JPH09182042A - クロック位相同期回路 - Google Patents
クロック位相同期回路Info
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- JPH09182042A JPH09182042A JP7336921A JP33692195A JPH09182042A JP H09182042 A JPH09182042 A JP H09182042A JP 7336921 A JP7336921 A JP 7336921A JP 33692195 A JP33692195 A JP 33692195A JP H09182042 A JPH09182042 A JP H09182042A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Electronic Switches (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 シリアルデジタル映像信号を入力する位相同
期回路において、書き込みクロックと読み出しクロック
の位相差が大きくなった場合に、画面にノイズが出ない
ように、位相差を初期状態に戻すリセット信号を出力す
る。 【解決手段】 書き込み分周クロック１０と読み出し分
周クロック１２の位相差のマージンが殆んどなくなる
と、クロック位相差検出回路９はリセット実行命令１４
を出力する。リセット信号発生回路１９はブランキング
期間にリセットタイミング信号１８が出力されている間
に、リセット実行命令１４に応じてリセット信号２０を
入力側カウンタ６に出力し、書き込み分周クロック１０
の位相を初期状態に設定する。
期回路において、書き込みクロックと読み出しクロック
の位相差が大きくなった場合に、画面にノイズが出ない
ように、位相差を初期状態に戻すリセット信号を出力す
る。 【解決手段】 書き込み分周クロック１０と読み出し分
周クロック１２の位相差のマージンが殆んどなくなる
と、クロック位相差検出回路９はリセット実行命令１４
を出力する。リセット信号発生回路１９はブランキング
期間にリセットタイミング信号１８が出力されている間
に、リセット実行命令１４に応じてリセット信号２０を
入力側カウンタ６に出力し、書き込み分周クロック１０
の位相を初期状態に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は位相同期回路に関
し、特にテレビジョン信号におけるシリアル・デジタル
映像信号のデータ受け渡しに用いられる位相同期回路に
関する。
し、特にテレビジョン信号におけるシリアル・デジタル
映像信号のデータ受け渡しに用いられる位相同期回路に
関する。
【０００２】
【従来の技術】図８は、シリアルデータの高速通信系に
用いられる位相同期回路のブロック図である。
用いられる位相同期回路のブロック図である。
【０００３】本位相同期回路はデータ入力端子５１と入
力クロック入力端子５２とデータ出力端子５３と出力ク
ロック入力端子５４とレジスタ５５と入力側カウンタ５
６と出力側カウンタ５７と選択出力回路５８とクロック
位相比較回路５９で構成されている。
力クロック入力端子５２とデータ出力端子５３と出力ク
ロック入力端子５４とレジスタ５５と入力側カウンタ５
６と出力側カウンタ５７と選択出力回路５８とクロック
位相比較回路５９で構成されている。
【０００４】データ入力端子５１に入力されたシリアル
・データの信号はレジスタ５５に入力される。レジスタ
５５は並列接続の複数のフリップフロップ回路（以下、
Ｆ／Ｆと記す）で構成され、入力データを順次蓄積す
る。１つのＦ／Ｆがデータを更新する周期はレジスタ５
５を構成するＦ／Ｆの段数によって決定される。例え
ば、レジスタ５５が１０段のＦ／Ｆによって構成される
とすれば、１つのＦ／Ｆについてデータ更新周期は１／
１０となり、時間的に１０倍に引き延ばされたことにな
る。選択出力回路５８は、出力側カウンタ５７からの選
択信号６２によってレジスタ５５を構成するＦ／Ｆの中
から１つのＦ／Ｆ出力データを選択し、データ出力端子
５３に出力する。入力データに同期したクロックは入力
クロック入力端子５２に入力され、入力側カウンタ５６
で１クロックずつ位相がずれた分周クロックを生成し、
レジスタ５５の書き込みクロック６０として出力する。
また、クロック位相比較回路５９に対して書き込み位相
信号６１を出力する。出力クロック入力端子５４に入力
された出力側クロックから出力側カウンタ５７で１クロ
ックずつ位相がずれた１０分周クロックを生成し、選択
出力回路５８の選択信号６２として出力される。また、
クロック位相比較回路５９に対して位相基準信号６３を
出力する。クロック位相比較回路５９では、書き込み位
相信号６１の位相基準信号６３との位相差を検出し、所
定の位相差マージンが確保されない場合入力側カウンタ
５６に対しリセット信号６４を出力し、入力側カウンタ
５６の書き込み分周クロック６０の位相を初期状態に変
更する。
・データの信号はレジスタ５５に入力される。レジスタ
５５は並列接続の複数のフリップフロップ回路（以下、
Ｆ／Ｆと記す）で構成され、入力データを順次蓄積す
る。１つのＦ／Ｆがデータを更新する周期はレジスタ５
５を構成するＦ／Ｆの段数によって決定される。例え
ば、レジスタ５５が１０段のＦ／Ｆによって構成される
とすれば、１つのＦ／Ｆについてデータ更新周期は１／
１０となり、時間的に１０倍に引き延ばされたことにな
る。選択出力回路５８は、出力側カウンタ５７からの選
択信号６２によってレジスタ５５を構成するＦ／Ｆの中
から１つのＦ／Ｆ出力データを選択し、データ出力端子
５３に出力する。入力データに同期したクロックは入力
クロック入力端子５２に入力され、入力側カウンタ５６
で１クロックずつ位相がずれた分周クロックを生成し、
レジスタ５５の書き込みクロック６０として出力する。
また、クロック位相比較回路５９に対して書き込み位相
信号６１を出力する。出力クロック入力端子５４に入力
された出力側クロックから出力側カウンタ５７で１クロ
ックずつ位相がずれた１０分周クロックを生成し、選択
出力回路５８の選択信号６２として出力される。また、
クロック位相比較回路５９に対して位相基準信号６３を
出力する。クロック位相比較回路５９では、書き込み位
相信号６１の位相基準信号６３との位相差を検出し、所
定の位相差マージンが確保されない場合入力側カウンタ
５６に対しリセット信号６４を出力し、入力側カウンタ
５６の書き込み分周クロック６０の位相を初期状態に変
更する。
【０００５】
【発明が解決しようとする課題】この位相同期回路をシ
リアルデジタル映像信号（以下、映像信号と記す）に使
用した場合、リセットが映像表示期間に実行され出力画
像にノイズが生じるという問題がある。その原因は、従
来の位相同期回路は主に高速通信系に用いられており、
入力クロックの位相が時間的に変化することは少なく大
抵の場合機器の立ち上げ時に一度リセットを行えばその
後リセットを行う必要はないかあるいは極めて少ないこ
とから、リセット実行のタイミングを制御する機能が含
まれていないためである。しかしながら、入力信号が映
像信号の場合には以下の理由により頻繁にリセットを行
う必要が生じることが考えられる。放送局内の映像信号
はブラックバースト信号と呼ばれる基準信号に同期して
動いており、その動作クロックもこのブラックバースト
信号から生成している。このクロックの生成にはＰＬＬ
回路が用いられるが、ジッタとよばれる時間的な位相揺
らぎが生じることはその原理上避けられない。また、基
準信号であるブラックバースト信号はアナログ信号であ
り、各装置に分配する過程でノイズの混入、歪みの発生
などクロックにジッタが生じる要因が含まれている。し
たがって、位相同期回路の書き込みクロックと読み出し
クロックの位相差は時間とともに数クロック分変動する
ことが予想されるので、映像信号に対し従来の位相同期
回路を用いると頻繁にリセットが実行され、それが映像
表示期間中に実行されれば映像信号にノイズとなって現
れるという問題がある。
リアルデジタル映像信号（以下、映像信号と記す）に使
用した場合、リセットが映像表示期間に実行され出力画
像にノイズが生じるという問題がある。その原因は、従
来の位相同期回路は主に高速通信系に用いられており、
入力クロックの位相が時間的に変化することは少なく大
抵の場合機器の立ち上げ時に一度リセットを行えばその
後リセットを行う必要はないかあるいは極めて少ないこ
とから、リセット実行のタイミングを制御する機能が含
まれていないためである。しかしながら、入力信号が映
像信号の場合には以下の理由により頻繁にリセットを行
う必要が生じることが考えられる。放送局内の映像信号
はブラックバースト信号と呼ばれる基準信号に同期して
動いており、その動作クロックもこのブラックバースト
信号から生成している。このクロックの生成にはＰＬＬ
回路が用いられるが、ジッタとよばれる時間的な位相揺
らぎが生じることはその原理上避けられない。また、基
準信号であるブラックバースト信号はアナログ信号であ
り、各装置に分配する過程でノイズの混入、歪みの発生
などクロックにジッタが生じる要因が含まれている。し
たがって、位相同期回路の書き込みクロックと読み出し
クロックの位相差は時間とともに数クロック分変動する
ことが予想されるので、映像信号に対し従来の位相同期
回路を用いると頻繁にリセットが実行され、それが映像
表示期間中に実行されれば映像信号にノイズとなって現
れるという問題がある。
【０００６】本発明の目的は、リセットの実行による画
像へのノイズの発生を抑制するクロック位相同期回路を
提供することにある。
像へのノイズの発生を抑制するクロック位相同期回路を
提供することにある。
【０００７】
【課題を解決するための手段】本発明のクロック位相同
期回路は、シリアル・デジタル映像信号が入力される映
像信号入力端子と、映像信号出力端子と、前記映像信号
入力端子から入力された映像信号のデータに同期した入
力クロックが入力される入力クロック入力端子と、出力
クロックが入力される出力クロック入力端子と、ブラッ
クバースト信号が入力されるタイミング基準信号入力端
子と、互いに並列に接続されたＮ個（Ｎは２以上）のフ
リップフロップから構成され、前記映像信号入力端子か
ら入力されたデータを一時蓄積するレジスタと、前記入
力クロック入力端子から入力された入力クロックを入力
し、１クロックずつ位相がずれたＮ個の書き込み分周ク
ロックを生成し、各書き込み分周クロックを対応する前
記フリップフロップに書き込みクロックとして供給する
入力側カウンタと、前記出力クロック入力端子から入力
された出力クロックを入力し、１クロックずつ位相がず
れたＮ個の読み出し分周クロックを生成し、選択信号と
して出力する出力側カウンタと、前記選択信号を入力
し、これに対応する前記フリップフロップの出力を選択
し、前記映像信号出力端子に出力する選択出力回路と、
前記書き込み分周クロックの、該書き込み分周クロック
を書き込みクロックとするフリップフロップに対応する
読み出し分周クロックに対する位相差を検出し、該位相
差が所定値以下のときリセット実行命令を出力するクロ
ック位相差検出回路と、前記タイミング基準信号入力端
子に入力されたブラックバースト信号からブランキング
期間を検出し、その期間にリセットタイミング信号を出
力するリセットタイミング信号発生回路と、前記リセッ
ト実行命令が出力されたとき、前記リセットタイミング
信号が出力されている期間に前記入力側カウンタにリセ
ット信号を出力し、前記読み出し分周クロックの位相を
強制的に初期状態に設定するリセット信号発生回路を有
する。
期回路は、シリアル・デジタル映像信号が入力される映
像信号入力端子と、映像信号出力端子と、前記映像信号
入力端子から入力された映像信号のデータに同期した入
力クロックが入力される入力クロック入力端子と、出力
クロックが入力される出力クロック入力端子と、ブラッ
クバースト信号が入力されるタイミング基準信号入力端
子と、互いに並列に接続されたＮ個（Ｎは２以上）のフ
リップフロップから構成され、前記映像信号入力端子か
ら入力されたデータを一時蓄積するレジスタと、前記入
力クロック入力端子から入力された入力クロックを入力
し、１クロックずつ位相がずれたＮ個の書き込み分周ク
ロックを生成し、各書き込み分周クロックを対応する前
記フリップフロップに書き込みクロックとして供給する
入力側カウンタと、前記出力クロック入力端子から入力
された出力クロックを入力し、１クロックずつ位相がず
れたＮ個の読み出し分周クロックを生成し、選択信号と
して出力する出力側カウンタと、前記選択信号を入力
し、これに対応する前記フリップフロップの出力を選択
し、前記映像信号出力端子に出力する選択出力回路と、
前記書き込み分周クロックの、該書き込み分周クロック
を書き込みクロックとするフリップフロップに対応する
読み出し分周クロックに対する位相差を検出し、該位相
差が所定値以下のときリセット実行命令を出力するクロ
ック位相差検出回路と、前記タイミング基準信号入力端
子に入力されたブラックバースト信号からブランキング
期間を検出し、その期間にリセットタイミング信号を出
力するリセットタイミング信号発生回路と、前記リセッ
ト実行命令が出力されたとき、前記リセットタイミング
信号が出力されている期間に前記入力側カウンタにリセ
ット信号を出力し、前記読み出し分周クロックの位相を
強制的に初期状態に設定するリセット信号発生回路を有
する。
【０００８】本発明は、放送局内のタイミング基準であ
るブラックバースト信号からビデオ信号のブランキング
期間（非表示期間）を検出し、この期間にリセットを実
行する。したがって、書き込みクロックと読み出しクロ
ックの位相差が大きくなり、リセットを実行する必要が
生じた場合、表示画像に影響を及ぼすことなくリセット
を実行することができる。
るブラックバースト信号からビデオ信号のブランキング
期間（非表示期間）を検出し、この期間にリセットを実
行する。したがって、書き込みクロックと読み出しクロ
ックの位相差が大きくなり、リセットを実行する必要が
生じた場合、表示画像に影響を及ぼすことなくリセット
を実行することができる。
【０００９】また、書き込みクロックと読み出しクロッ
クの位相差検出を多段階に行うことにより、システムの
クロック安定度に応じてリセットの実行頻度を変更する
ことができる。
クの位相差検出を多段階に行うことにより、システムの
クロック安定度に応じてリセットの実行頻度を変更する
ことができる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００１１】図１は本発明の一実施形態のクロック位相
同期回路の構成を示すブロック図である。
同期回路の構成を示すブロック図である。
【００１２】本クロック位相同期回路は映像信号入力端
子１と入力クロック入力端子２と映像信号出力端子３と
出力クロック入力端子４とレジスタ５と入力側カウンタ
６と出力側カウンタ７と選択出力回路８とクロック位相
差検出回路９とタイミング基準信号入力端子１５とリセ
ットタイミング信号発生回路１７とリセット信号発生回
路１９で構成されている。
子１と入力クロック入力端子２と映像信号出力端子３と
出力クロック入力端子４とレジスタ５と入力側カウンタ
６と出力側カウンタ７と選択出力回路８とクロック位相
差検出回路９とタイミング基準信号入力端子１５とリセ
ットタイミング信号発生回路１７とリセット信号発生回
路１９で構成されている。
【００１３】映像信号入力端子１にはシリアルデジタル
映像信号が入力される。入力クロック入力端子２にはシ
リアルデジタル映像信号に同期したクロック（入力クロ
ック）が入力される。
映像信号が入力される。入力クロック入力端子２にはシ
リアルデジタル映像信号に同期したクロック（入力クロ
ック）が入力される。
【００１４】レジスタ５は、図２に示すように、互いに
並列接続の１０個のフリップフロップＦ／Ｆ３１，Ｆ／
Ｆ３２，Ｆ／Ｆ３３，・・・，Ｆ／Ｆ４０から構成さ
れ、それぞれ１クロックずつ位相がずれている１０分周
書き込みクロックＷＣＫ１，ＷＣＫ２，ＷＣＫ３，・・
・，ＷＣＫ１０により映像信号入力端子１に入力された
データが順次書き込まれる。入力側カウンタ６は、入力
クロック入力端子２から入力された入力クロックを１０
分周して１０分周書き込みクロックＷＣＫ１，ＷＣＫ
２，ＷＣＫ３，・・・，ＷＣＫ１０を生成し、これらを
レジスタ５に出力するとともに、書き込みクロック位相
信号１１を出力する。図３は映像信号入力端子１にデー
タＤ１，Ｄ２，・・・，Ｄ１０が順次入力されたときに
１０分周書き込みクロックＷＣＫ１，ＷＣＫ２，・・
・，ＷＣＫ１０によりこれらデータＤ１，Ｄ２，・・
・，Ｄ１０がＦ／Ｆ３１，Ｆ／Ｆ３２，・・・，Ｆ／Ｆ
４０に保持される様子を示している。データＤ１，Ｄ
２，・・・，Ｄ１０は時間軸で１０倍伸長されてＦ／Ｆ
３１，Ｆ／Ｆ３２，・・・，Ｆ／Ｆ４０に保持されるこ
とがわかる。
並列接続の１０個のフリップフロップＦ／Ｆ３１，Ｆ／
Ｆ３２，Ｆ／Ｆ３３，・・・，Ｆ／Ｆ４０から構成さ
れ、それぞれ１クロックずつ位相がずれている１０分周
書き込みクロックＷＣＫ１，ＷＣＫ２，ＷＣＫ３，・・
・，ＷＣＫ１０により映像信号入力端子１に入力された
データが順次書き込まれる。入力側カウンタ６は、入力
クロック入力端子２から入力された入力クロックを１０
分周して１０分周書き込みクロックＷＣＫ１，ＷＣＫ
２，ＷＣＫ３，・・・，ＷＣＫ１０を生成し、これらを
レジスタ５に出力するとともに、書き込みクロック位相
信号１１を出力する。図３は映像信号入力端子１にデー
タＤ１，Ｄ２，・・・，Ｄ１０が順次入力されたときに
１０分周書き込みクロックＷＣＫ１，ＷＣＫ２，・・
・，ＷＣＫ１０によりこれらデータＤ１，Ｄ２，・・
・，Ｄ１０がＦ／Ｆ３１，Ｆ／Ｆ３２，・・・，Ｆ／Ｆ
４０に保持される様子を示している。データＤ１，Ｄ
２，・・・，Ｄ１０は時間軸で１０倍伸長されてＦ／Ｆ
３１，Ｆ／Ｆ３２，・・・，Ｆ／Ｆ４０に保持されるこ
とがわかる。
【００１５】一方、出力側カウンタ７は、図６に示すよ
うに、出力クロック入力端子４から入力された出力クロ
ックを１０分周して、それぞれＦ／Ｆ３１，Ｆ／Ｆ３
２，・・・，Ｆ／Ｆ４０の出力データを選択する１０分
周読み出しクロックＲＣＫ１，ＲＣＫ２，・・・，ＲＣ
Ｋ１０を生成し、選択信号１２として出力するとともに
位相差基準信号１３として読み出しクロックＲＣＫ１〜
ＲＣＫ３、ＲＣＫ８〜ＲＣＫ１０を出力する。
うに、出力クロック入力端子４から入力された出力クロ
ックを１０分周して、それぞれＦ／Ｆ３１，Ｆ／Ｆ３
２，・・・，Ｆ／Ｆ４０の出力データを選択する１０分
周読み出しクロックＲＣＫ１，ＲＣＫ２，・・・，ＲＣ
Ｋ１０を生成し、選択信号１２として出力するとともに
位相差基準信号１３として読み出しクロックＲＣＫ１〜
ＲＣＫ３、ＲＣＫ８〜ＲＣＫ１０を出力する。
【００１６】選択出力回路８はレジスタ５のＦ／Ｆ３
１，Ｆ／Ｆ３２，・・・，Ｆ／Ｆ４０の各出力の中から
選択信号１２にしたがって選択を行い、映像信号出力端
子３に出力する。
１，Ｆ／Ｆ３２，・・・，Ｆ／Ｆ４０の各出力の中から
選択信号１２にしたがって選択を行い、映像信号出力端
子３に出力する。
【００１７】レジスタ５に時間軸で１０倍に伸張されて
保持されたデータを読み出し側で書き込み側と適切な位
相差をもって順次選択すれば、伸張された分だけ書き込
みクロックと読み出しクロックの位相差マージンを稼ぐ
ことができる。これをＦ／Ｆ３１のデータを例にとり説
明する。図４において、書き込み分周クロックＷＣＫ１
によりＦ／Ｆ３１に保持されたデータＤ１は次の更新タ
イミングまで安定に保持される。この場合、書き込み側
クロックと読み出し側クロックの位相が変動することを
考えればデータ保持期間の中央でデータを選択し、出力
するように設定するのが位相の変動に対して最も強いこ
とがわかる。すなわち、Ｆ／Ｆに対する書き込みタイミ
ングと選択出力タイミングが１／２周期ずれた関係にあ
るときがクロックの位相差の最大マージンであり、この
場合前後ほぼ５クロック分までの位相ずれを吸収するこ
とができる。
保持されたデータを読み出し側で書き込み側と適切な位
相差をもって順次選択すれば、伸張された分だけ書き込
みクロックと読み出しクロックの位相差マージンを稼ぐ
ことができる。これをＦ／Ｆ３１のデータを例にとり説
明する。図４において、書き込み分周クロックＷＣＫ１
によりＦ／Ｆ３１に保持されたデータＤ１は次の更新タ
イミングまで安定に保持される。この場合、書き込み側
クロックと読み出し側クロックの位相が変動することを
考えればデータ保持期間の中央でデータを選択し、出力
するように設定するのが位相の変動に対して最も強いこ
とがわかる。すなわち、Ｆ／Ｆに対する書き込みタイミ
ングと選択出力タイミングが１／２周期ずれた関係にあ
るときがクロックの位相差の最大マージンであり、この
場合前後ほぼ５クロック分までの位相ずれを吸収するこ
とができる。
【００１８】このような最大マージンで位相同期回路が
動作している場合の書き込み分周Ｒ１、Ｒ２、・・・
（読み出力分周クロックＲＣＫ１、ＲＣＫ２、・・・）
クロックＷＣＫ１，ＷＣＫ２，・・・、選択信号及び出
力信号Ｄ１，Ｄ２，・・・，を図５に示す。図４で示し
たように書き込み分周クロックＷＣＫ１，ＷＣＫ２，・
・・，ＷＣＫ１０と読み出し分周クロックＲＣＫ１，Ｒ
ＣＫ２，・・・，ＲＣＫ１０は１／２周期ずれているこ
とが望ましいので、Ｆ／Ｆの選択信号としては図５に示
すように書き込み位相に対し１／２周期ずれることが必
要である。
動作している場合の書き込み分周Ｒ１、Ｒ２、・・・
（読み出力分周クロックＲＣＫ１、ＲＣＫ２、・・・）
クロックＷＣＫ１，ＷＣＫ２，・・・、選択信号及び出
力信号Ｄ１，Ｄ２，・・・，を図５に示す。図４で示し
たように書き込み分周クロックＷＣＫ１，ＷＣＫ２，・
・・，ＷＣＫ１０と読み出し分周クロックＲＣＫ１，Ｒ
ＣＫ２，・・・，ＲＣＫ１０は１／２周期ずれているこ
とが望ましいので、Ｆ／Ｆの選択信号としては図５に示
すように書き込み位相に対し１／２周期ずれることが必
要である。
【００１９】書き込み分周クロックＷＣＫ１，ＷＣＫ
２，・・・，ＷＣＫ１０と読み出し分周クロックＲＣＫ
１，ＲＣＫ２，・・・，ＲＣＫ１０の位相が固定してい
れば常にこの最大マージンの状態が保たれる。しかしな
がら、現実の装置では書き込み分周クロックＷＣＫ１，
ＷＣＫ２，・・・，ＷＣＫ１０と読み出し分周クロック
ＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０との間には多
少の揺らぎ（ジッタ成分）が含まれているので、書き込
み位相と読み出し位相は理想的な１／２周期ずれた位置
を中心に前後することになる。
２，・・・，ＷＣＫ１０と読み出し分周クロックＲＣＫ
１，ＲＣＫ２，・・・，ＲＣＫ１０の位相が固定してい
れば常にこの最大マージンの状態が保たれる。しかしな
がら、現実の装置では書き込み分周クロックＷＣＫ１，
ＷＣＫ２，・・・，ＷＣＫ１０と読み出し分周クロック
ＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０との間には多
少の揺らぎ（ジッタ成分）が含まれているので、書き込
み位相と読み出し位相は理想的な１／２周期ずれた位置
を中心に前後することになる。
【００２０】以上のように、レジスタ５は複数のＦ／Ｆ
を使用することによって書き込み分周クロックＷＣＫ
１，ＷＣＫ２，・・・，ＷＣＫ１０と読み出し分周クロ
ックＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０の位相差
を吸収し、データが正しく受け渡されるように動作す
る。吸収できる量はＦ／Ｆの段数Ｎに依存し、Ｎが大き
いほど大きな位相変動にも対応ができる。Ｎの値は予想
されるクロックの位相差を十分カバーできるように設定
されるが、時として許容範囲外の位相差が生じることが
ある。この場合には書き込み位相と読み出し位相の関係
をリセットし、最大マージンである１／２周期ずれた関
係に戻す必要がある。このため、書き込み位相と読み出
し位相の関係を監視するクロック位相差検出回路９とリ
セットを実行するリセット信号発生回路１９が設けられ
ている。
を使用することによって書き込み分周クロックＷＣＫ
１，ＷＣＫ２，・・・，ＷＣＫ１０と読み出し分周クロ
ックＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０の位相差
を吸収し、データが正しく受け渡されるように動作す
る。吸収できる量はＦ／Ｆの段数Ｎに依存し、Ｎが大き
いほど大きな位相変動にも対応ができる。Ｎの値は予想
されるクロックの位相差を十分カバーできるように設定
されるが、時として許容範囲外の位相差が生じることが
ある。この場合には書き込み位相と読み出し位相の関係
をリセットし、最大マージンである１／２周期ずれた関
係に戻す必要がある。このため、書き込み位相と読み出
し位相の関係を監視するクロック位相差検出回路９とリ
セットを実行するリセット信号発生回路１９が設けられ
ている。
【００２１】次に、図６を用いてクロック位相差検出回
路５の動作について説明する。位相差検出は読み出し分
周クロックＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０の
位相を基準に書き込み分周クロックＷＣＫ１，ＷＣＫ
２，・・・，ＷＣＫ１０の位相を検出することによって
行う。読み出し側も書き込み側と同様に１クロックの位
相差をもった１０分周読み出しクロックＲＣＫ１，ＲＣ
Ｋ２，・・・，ＲＣＫ１０で動作しており、この分周読
み出しクロックＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１
０から位相差検出パルスを生成する。
路５の動作について説明する。位相差検出は読み出し分
周クロックＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０の
位相を基準に書き込み分周クロックＷＣＫ１，ＷＣＫ
２，・・・，ＷＣＫ１０の位相を検出することによって
行う。読み出し側も書き込み側と同様に１クロックの位
相差をもった１０分周読み出しクロックＲＣＫ１，ＲＣ
Ｋ２，・・・，ＲＣＫ１０で動作しており、この分周読
み出しクロックＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１
０から位相差検出パルスを生成する。
【００２２】本実施形態では、書き込み位相と読み出し
位相は１／２周期ずれた状態が最大マージンであるので
これを安定状態、数クロックずれた状態を準安定状態、
前後のマージンが１クロック以下となった場合を危険状
態と定義する。なお、この定義は任意である。この状態
を検出するには位相基準パルスを２種類生成し、書き込
み側１０分周クロックを用いて値を保持すればよい。例
えば、図７に示すように、読み出し分周クロックＲＣＫ
１とＲＣＫ１０の論理和をＯＲゲート４１でとって第１
の位相差基準信号４５を生成し、これを書き込み１０分
周クロックＷＣＫ１でＦ／Ｆ４３に保持し、読み出し分
周クロックＲＣＫ２，ＲＣＫ３，ＲＣＫ８，ＲＣＫ９の
論理和をＯＲゲート４２でとって第２の位相差基準信号
４６を生成し、これを書き込み１０分周クロックＷＣＫ
１でＦ／Ｆ４４に保持する。そしてクロック位相差検出
回路９はこれら第１の位相差基準信号４５と第２の位相
差基準信号４６から表１に示すような位相差状態を検出
し、リセット実行の可否を判定する。
位相は１／２周期ずれた状態が最大マージンであるので
これを安定状態、数クロックずれた状態を準安定状態、
前後のマージンが１クロック以下となった場合を危険状
態と定義する。なお、この定義は任意である。この状態
を検出するには位相基準パルスを２種類生成し、書き込
み側１０分周クロックを用いて値を保持すればよい。例
えば、図７に示すように、読み出し分周クロックＲＣＫ
１とＲＣＫ１０の論理和をＯＲゲート４１でとって第１
の位相差基準信号４５を生成し、これを書き込み１０分
周クロックＷＣＫ１でＦ／Ｆ４３に保持し、読み出し分
周クロックＲＣＫ２，ＲＣＫ３，ＲＣＫ８，ＲＣＫ９の
論理和をＯＲゲート４２でとって第２の位相差基準信号
４６を生成し、これを書き込み１０分周クロックＷＣＫ
１でＦ／Ｆ４４に保持する。そしてクロック位相差検出
回路９はこれら第１の位相差基準信号４５と第２の位相
差基準信号４６から表１に示すような位相差状態を検出
し、リセット実行の可否を判定する。
【００２３】
【表１】 第１の位相差基準信号４５、第２の位相差基準信号４６
が共にＬＯＷの場合は安定期間であり、リセット実行の
必要はない。第１の位相差基準信号４５がＬＯＷ、第２
の位相差基準信号４６がＨＩＧＨの場合には準安定状態
で、リセットは不要である。ただし、システムの状況に
応じてリセットを行うことも有り得る。第１の位相差基
準信号４５がＨＩＧＨ、第２の位相差基準信号４６がＬ
ＯＷの場合は危険状態であり、位相差マージンがほとん
ど無い、リセットの実行が必要なことを示しており、リ
セット実行命令１４がリセット信号発生回路１９に出力
される。なお、ここでは、位相差状態を３段階に分類し
たが、同様の手法によって任意の段階に分類することが
可能である。
が共にＬＯＷの場合は安定期間であり、リセット実行の
必要はない。第１の位相差基準信号４５がＬＯＷ、第２
の位相差基準信号４６がＨＩＧＨの場合には準安定状態
で、リセットは不要である。ただし、システムの状況に
応じてリセットを行うことも有り得る。第１の位相差基
準信号４５がＨＩＧＨ、第２の位相差基準信号４６がＬ
ＯＷの場合は危険状態であり、位相差マージンがほとん
ど無い、リセットの実行が必要なことを示しており、リ
セット実行命令１４がリセット信号発生回路１９に出力
される。なお、ここでは、位相差状態を３段階に分類し
たが、同様の手法によって任意の段階に分類することが
可能である。
【００２４】リセットタイミング信号発生回路１７はタ
イミング基準信号入力端子１５から入力されたブラック
バースト信号１６からブランキング期間（画面非表示領
域）を検出し、その期間リセットタイミング信号１８を
出力する。
イミング基準信号入力端子１５から入力されたブラック
バースト信号１６からブランキング期間（画面非表示領
域）を検出し、その期間リセットタイミング信号１８を
出力する。
【００２５】リセット信号発生回路１９はクロック位相
差検出回路９がリセット実行命令１４を出力した場合、
リセットタイミング信号１８が出力されている間に入力
側カウンタ６にリセット信号２０を出力する。これによ
り、入力側カウンタ６では、書き込み側と読み出し側の
位相差マージンが減少して危険状態になった場合に書き
込み側の位相が強制的に初期状態（読み出し側と１／２
周期ずれた位相）に設定され、しかもリセットが実行さ
れた瞬間に映像信号にノイズが発生することが避けられ
る。
差検出回路９がリセット実行命令１４を出力した場合、
リセットタイミング信号１８が出力されている間に入力
側カウンタ６にリセット信号２０を出力する。これによ
り、入力側カウンタ６では、書き込み側と読み出し側の
位相差マージンが減少して危険状態になった場合に書き
込み側の位相が強制的に初期状態（読み出し側と１／２
周期ずれた位相）に設定され、しかもリセットが実行さ
れた瞬間に映像信号にノイズが発生することが避けられ
る。
【００２６】
【発明の効果】以上説明したように、本発明は、リセッ
ト動作をブランキング期間に制限することが可能なた
め、リセットの実行に伴う映像信号のノイズの発生を避
けることができる効果がある。
ト動作をブランキング期間に制限することが可能なた
め、リセットの実行に伴う映像信号のノイズの発生を避
けることができる効果がある。
【図１】本発明の一実施形態のクロック位相同期回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】レジスタ５の構成図である。
【図３】レジスタ５の動作を示すタイミングチャートで
ある。
ある。
【図４】選択出力回路８の動作を示すタイミングチャー
トである。
トである。
【図５】最大マージン時の入出力データの位相の説明図
である。
である。
【図６】クロック位相差検出回路９の動作を示すタイミ
ングチャートである。
ングチャートである。
【図７】クロック位相差検出回路９の構成図である。
【図８】従来例の位相同期回路の構成を示すブロック図
である。
である。
１ 映像信号入力端子 ２ 入力クロック入力端子 ３ 映像信号出力端子 ４ 出力クロック入力端子 ５ レジスタ ６ 入力側カウンタ ７ 出力側カウンタ ８ 出力選択回路 ９ クロック位相差検出回路 １０ 書き込み分周クロック １１ 書き込みクロック位相信号 １２ 選択信号 １３ 位相差基準信号 １４ リセット実行命令 １５ タイミング基準信号入力端子 １６ ブラックバースト信号 １７ リセットタイミング信号発生回路 １８ リセットタイミング信号 １９ リセット信号発生回路 ２０ リセット信号 ３１〜４０，４３，４４ Ｆ／Ｆ ４１，４２ ＯＲ回路 ４５，４６ 位相差基準信号 ＷＣＫ１，ＷＣＫ２，・・・，ＷＣＫ１０ 書き込み
分周クロック ＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０ 読み出し
分周クロック Ｄ１，Ｄ２，・・・，Ｄ１２ 入力データ
分周クロック ＲＣＫ１，ＲＣＫ２，・・・，ＲＣＫ１０ 読み出し
分周クロック Ｄ１，Ｄ２，・・・，Ｄ１２ 入力データ
Claims (3)
- 【請求項１】 シリアル・デジタル映像信号が入力され
る映像信号入力端子と、 映像信号出力端子と、 前記映像信号入力端子から入力された映像信号のデータ
に同期した入力クロックが入力される入力クロック入力
端子と、 出力クロックが入力される出力クロック入力端子と、 ブラックバースト信号が入力されるタイミング基準信号
入力端子と、 互いに並列に接続されたＮ個（Ｎは２以上）のフリップ
フロップから構成され、前記映像信号入力端子から入力
されたデータを一時蓄積するレジスタと、 前記入力クロック入力端子から入力された入力クロック
を入力し、１クロックずつ位相がずれたＮ個の書き込み
分周クロックを生成し、各書き込み分周クロックを対応
する前記フリップフロップに書き込みクロックとして供
給する入力側カウンタと、 前記出力クロック入力端子から入力された出力クロック
を入力し、１クロックずつ位相がずれたＮ個の読み出し
分周クロックを生成し、選択信号として出力する出力側
カウンタと、 前記選択信号を入力し、これに対応する前記フリップフ
ロップの出力を選択し、前記映像信号出力端子に出力す
る選択出力回路と、 前記書き込み分周クロックの、該書き込み分周クロック
を書き込みクロックとするフリップフロップに対応する
読み出し分周クロックに対する位相差を検出し、該位相
差が所定値以下のときリセット実行命令を出力するクロ
ック位相差検出回路と、 前記タイミング基準信号入力端子に入力されたブラック
バースト信号からブランキング期間を検出し、その期間
にリセットタイミング信号を出力するリセットタイミン
グ信号発生回路と、 前記リセット実行命令が出力されたとき、前記リセット
タイミング信号が出力されている期間に前記入力側カウ
ンタにリセット信号を出力し、前記読み出し分周クロッ
クの位相を強制的に初期状態に設定するリセット信号発
生回路を有するクロック位相同期回路。 - 【請求項２】 前記クロック位相差検出回路は、前記書
き込み分周クロックと前記読み出し分周クロックの位相
差を多段階に検出する、請求項１記載のクロック位相同
期回路。 - 【請求項３】 前記クロック位相差検出回路は、所定の
前記書き込み分周クロックとの位相差が最も小さい複数
の読み出しクロックの論理和をとる第１のＯＲ回路と、
前記所定の書き込み分周クロックとの位相差が次に小さ
い複数の読み出しクロックの論理和をとる第２のＯＲ回
路と、・・・それぞれ第１のＯＲ回路の出力、第２のＯ
Ｒ回路の出力、・・・を前記所定の書き込みクロックに
よりラッチする第１、第２、・・・、のフリップフロッ
プと、第１、第２、・・・、のフリップフロップの出力
に応じて前記書き込み分周クロックと前記読み出し分周
クロックの位相差を判定するクロック位相差判定回路を
含む、請求項２記載のクロック位相同期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336921A JP2861901B2 (ja) | 1995-12-25 | 1995-12-25 | クロック位相同期回路 |
| EP97105108A EP0868081B1 (en) | 1995-12-25 | 1997-03-26 | Clock phase synchronizing circuit |
| US08/828,704 US5856851A (en) | 1995-12-25 | 1997-03-31 | Clock phase synchronizing circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336921A JP2861901B2 (ja) | 1995-12-25 | 1995-12-25 | クロック位相同期回路 |
| EP97105108A EP0868081B1 (en) | 1995-12-25 | 1997-03-26 | Clock phase synchronizing circuit |
| US08/828,704 US5856851A (en) | 1995-12-25 | 1997-03-31 | Clock phase synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09182042A true JPH09182042A (ja) | 1997-07-11 |
| JP2861901B2 JP2861901B2 (ja) | 1999-02-24 |
Family
ID=27238174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336921A Expired - Fee Related JP2861901B2 (ja) | 1995-12-25 | 1995-12-25 | クロック位相同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5856851A (ja) |
| EP (1) | EP0868081B1 (ja) |
| JP (1) | JP2861901B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014192656A (ja) * | 2013-03-27 | 2014-10-06 | Mitsubishi Electric Corp | 情報処理装置及び起動方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177959B1 (en) * | 1997-12-31 | 2001-01-23 | Telecruz Technology, Inc. | Circuit and method for generating a clock signal synchronized with time reference signals associated with television signals |
| CN121091960A (zh) * | 2024-06-06 | 2025-12-09 | 普源精电科技股份有限公司 | 一种时钟同步系统 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148317A (en) * | 1977-05-31 | 1978-12-23 | Sony Corp | Error correction unit for time axis |
| JPS6043707B2 (ja) * | 1978-03-08 | 1985-09-30 | 株式会社東京放送 | 位相変換装置 |
| JPS5654613A (en) * | 1979-10-08 | 1981-05-14 | Trio Kenwood Corp | Address adjusting circuit of buffer memory in pcm recorder/reproducer |
| US4688081A (en) * | 1985-01-25 | 1987-08-18 | Hitachi, Ltd. | Apparatus for correcting time base error of video signal |
| JPH0817008B2 (ja) * | 1985-05-24 | 1996-02-21 | 日本放送協会 | 映像信号時間軸補正装置 |
| JPH04150484A (ja) * | 1990-10-11 | 1992-05-22 | Matsushita Electric Ind Co Ltd | 同期変換器 |
| NL9002426A (nl) * | 1990-11-08 | 1992-06-01 | Koninkl Philips Electronics Nv | Elastisch buffergeheugen. |
| JPH04286233A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | スタッフ同期回路 |
| US5528307A (en) * | 1991-07-18 | 1996-06-18 | Canon Kabushiki Kaisha | Clock generator |
| JP2882433B2 (ja) * | 1992-03-31 | 1999-04-12 | 日本ビクター株式会社 | 映像信号時間軸補正回路 |
| GB2275852B (en) * | 1993-03-05 | 1997-02-26 | Sony Broadcast & Communication | Signal synchroniser with resynchronise control |
| JP2783495B2 (ja) * | 1993-07-26 | 1998-08-06 | 沖電気工業株式会社 | クロック乗せ換え回路 |
-
1995
- 1995-12-25 JP JP7336921A patent/JP2861901B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-26 EP EP97105108A patent/EP0868081B1/en not_active Expired - Lifetime
- 1997-03-31 US US08/828,704 patent/US5856851A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014192656A (ja) * | 2013-03-27 | 2014-10-06 | Mitsubishi Electric Corp | 情報処理装置及び起動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5856851A (en) | 1999-01-05 |
| JP2861901B2 (ja) | 1999-02-24 |
| EP0868081A1 (en) | 1998-09-30 |
| EP0868081B1 (en) | 2003-07-09 |
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