JPH0918312A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0918312A JPH0918312A JP7188302A JP18830295A JPH0918312A JP H0918312 A JPH0918312 A JP H0918312A JP 7188302 A JP7188302 A JP 7188302A JP 18830295 A JP18830295 A JP 18830295A JP H0918312 A JPH0918312 A JP H0918312A
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Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】電流経路の切り換え時に容量の放電により消費
される電流を低減することによりスイッチングノイズを
低減する縦積み多段構成の半導体集積回路の提供。 【構成】縦積み多段構成の半導体集積回路において、カ
レントスイッチを構成しているトランジスタのエミッタ
が共通接続された節点の電位をダイオードまたはトラン
ジスタにより定電位にクランプする。
される電流を低減することによりスイッチングノイズを
低減する縦積み多段構成の半導体集積回路の提供。 【構成】縦積み多段構成の半導体集積回路において、カ
レントスイッチを構成しているトランジスタのエミッタ
が共通接続された節点の電位をダイオードまたはトラン
ジスタにより定電位にクランプする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に縦積み多段回路におけるスイッチングノイズを低減
する半導体集積回路に関する。
特に縦積み多段回路におけるスイッチングノイズを低減
する半導体集積回路に関する。
【０００２】
【従来の技術】縦積み多段回路構成の従来の半導体集積
回路を図７を参照して以下に説明する。
回路を図７を参照して以下に説明する。
【０００３】図７を参照して、出力端子Ｙは抵抗Ｒ１を
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。
【０００４】バイポーラトランジスタ（単に「トランジ
スタ」ともいう）Ｑ１のコレクタは出力端子Ｙに接続さ
れ、ベースは入力端子Ｄ１に接続され、エミッタは節点
（ノード）Ｅ１０１にてバイポーラトランジスタＱ２の
エミッタと共通接続され、バイポーラトランジスタＱ２
のコレクタは出力端子Ｚに接続され、ベースは基準電源
端子ＶＲ１に接続され、差動対のバイポーラトランジス
タＱ１、Ｑ２は、第１のカレントスイッチ１０１を構成
している。
スタ」ともいう）Ｑ１のコレクタは出力端子Ｙに接続さ
れ、ベースは入力端子Ｄ１に接続され、エミッタは節点
（ノード）Ｅ１０１にてバイポーラトランジスタＱ２の
エミッタと共通接続され、バイポーラトランジスタＱ２
のコレクタは出力端子Ｚに接続され、ベースは基準電源
端子ＶＲ１に接続され、差動対のバイポーラトランジス
タＱ１、Ｑ２は、第１のカレントスイッチ１０１を構成
している。
【０００５】また、バイポーラトランジスタＱ３のコレ
クタは出力端子Ｙに接続され、ベースは入力端子Ｄ２に
接続され、エミッタは節点Ｅ１０２にてバイポーラトラ
ンジスタＱ４のエミッタと共通接続され、バイポーラト
ランジスタＱ４のコレクタは出力端子Ｚに接続され、ベ
ースは基準電源端子ＶＲ１に接続され、バイポーラトラ
ンジスタＱ３とＱ４とで第２のカレントスイッチ１０２
を構成している。
クタは出力端子Ｙに接続され、ベースは入力端子Ｄ２に
接続され、エミッタは節点Ｅ１０２にてバイポーラトラ
ンジスタＱ４のエミッタと共通接続され、バイポーラト
ランジスタＱ４のコレクタは出力端子Ｚに接続され、ベ
ースは基準電源端子ＶＲ１に接続され、バイポーラトラ
ンジスタＱ３とＱ４とで第２のカレントスイッチ１０２
を構成している。
【０００６】バイポーラトランジスタＱ５のコレクタは
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ６のエミッタと共通接続され、バイポーラトラン
ジスタＱ６のコレクタは節点Ｅ１０２に接続され、ベー
スは基準電源端子ＶＲ２に接続されている。バイポーラ
トランジスタＱ５とＱ６とで第３のカレントスイッチ２
０１を構成し、節点Ｅ２０１は電流源Ｉｃｓを介して低
位側電源端子ＶＥＥに接続されている。
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ６のエミッタと共通接続され、バイポーラトラン
ジスタＱ６のコレクタは節点Ｅ１０２に接続され、ベー
スは基準電源端子ＶＲ２に接続されている。バイポーラ
トランジスタＱ５とＱ６とで第３のカレントスイッチ２
０１を構成し、節点Ｅ２０１は電流源Ｉｃｓを介して低
位側電源端子ＶＥＥに接続されている。
【０００７】電流源Ｉｃｓの電流は、第３のカレントス
イッチ２０１により経路を切り換えられ、入力端子Ｓ１
にハイレベルが入力された場合にはバイポーラトランジ
スタＱ５側を流れ、ローレベルが入力された場合にはト
ランジスタＱ６側を流れる。
イッチ２０１により経路を切り換えられ、入力端子Ｓ１
にハイレベルが入力された場合にはバイポーラトランジ
スタＱ５側を流れ、ローレベルが入力された場合にはト
ランジスタＱ６側を流れる。
【０００８】入力端子Ｓ１にハイレベルが入力されて電
流がトランジスタＱ５側に切り換えられた場合、電流は
更に第１のカレントスイッチ１０１によって切り換えら
れる。
流がトランジスタＱ５側に切り換えられた場合、電流は
更に第１のカレントスイッチ１０１によって切り換えら
れる。
【０００９】入力端子Ｄ１にハイレベルの信号が入力さ
れた場合にはトランジスタＱ１側を電流が流れ、抵抗Ｒ
１の電位降下により出力端子Ｙにはローレベルが出力さ
れ、出力端子Ｚにはハイレベルが出力される。
れた場合にはトランジスタＱ１側を電流が流れ、抵抗Ｒ
１の電位降下により出力端子Ｙにはローレベルが出力さ
れ、出力端子Ｚにはハイレベルが出力される。
【００１０】一方、入力端子Ｄ１にローレベルが入力さ
れた場合には、電流はトランジスタＱ２側を流れ、抵抗
Ｒ２の電位降下により出力端子Ｚにはローレベルが出力
され、出力端子Ｙにはハイレベルが出力される。
れた場合には、電流はトランジスタＱ２側を流れ、抵抗
Ｒ２の電位降下により出力端子Ｚにはローレベルが出力
され、出力端子Ｙにはハイレベルが出力される。
【００１１】入力端子Ｓ１にローレベルが入力されて電
流がトランジスタＱ６側に切り換えられた場合、電流は
更に第２のカレントスイッチ１０２によって切り換えら
れる。
流がトランジスタＱ６側に切り換えられた場合、電流は
更に第２のカレントスイッチ１０２によって切り換えら
れる。
【００１２】入力端子Ｄ２にハイレベルが入力された場
合には電流はトランジスタＱ３側を流れ、抵抗Ｒ１の電
位降下により出力端子Ｙにはローレベルが出力され、出
力端子Ｚにはハイレベルが出力される。
合には電流はトランジスタＱ３側を流れ、抵抗Ｒ１の電
位降下により出力端子Ｙにはローレベルが出力され、出
力端子Ｚにはハイレベルが出力される。
【００１３】入力端子Ｄ２にローレベルが入力された場
合には、電流はトランジスタＱ４側を流れ、抵抗Ｒ２の
電位降下により出力端子Ｚにはローレベルが出力され、
出力端子Ｙにはハイレベルが出力される。
合には、電流はトランジスタＱ４側を流れ、抵抗Ｒ２の
電位降下により出力端子Ｚにはローレベルが出力され、
出力端子Ｙにはハイレベルが出力される。
【００１４】上述の回路動作により、図７に示す回路
は、入力端子Ｓ１にハイレベルが入力された場合には、
入力端子Ｄ１に入力されたデータが出力端子Ｚに出力さ
れ、その反転出力が出力端子Ｙに出力され、入力端子Ｓ
１にローレベルが入力された場合には、入力端子Ｄ２に
入力されたデータが出力端子Ｚに出力され、その反転出
力が出力端子Ｙに出力される機能を有する。
は、入力端子Ｓ１にハイレベルが入力された場合には、
入力端子Ｄ１に入力されたデータが出力端子Ｚに出力さ
れ、その反転出力が出力端子Ｙに出力され、入力端子Ｓ
１にローレベルが入力された場合には、入力端子Ｄ２に
入力されたデータが出力端子Ｚに出力され、その反転出
力が出力端子Ｙに出力される機能を有する。
【００１５】このように、１つのカレントスイッチによ
り切り換えられた電流を更に別の階層に配置されるカレ
ントスイッチにより切り換える構成をとる回路を縦積み
多段回路という。
り切り換えられた電流を更に別の階層に配置されるカレ
ントスイッチにより切り換える構成をとる回路を縦積み
多段回路という。
【００１６】縦積み多段回路において、高位側電源端子
ＧＮＤから見て１段目のカレントスイッチを縦積み１段
部、２段目のカレントスイッチを縦積み２段部とし、縦
積み３段部以降も同様に定義する。
ＧＮＤから見て１段目のカレントスイッチを縦積み１段
部、２段目のカレントスイッチを縦積み２段部とし、縦
積み３段部以降も同様に定義する。
【００１７】そして、縦積み１段部のカレントスイッチ
のみを有する回路を縦積み１段回路とし、縦積み１段部
及び２段部のカレントスイッチを有する回路を縦積み２
段回路とし、縦積み３段回路以降も同様に定義をする。
のみを有する回路を縦積み１段回路とし、縦積み１段部
及び２段部のカレントスイッチを有する回路を縦積み２
段回路とし、縦積み３段回路以降も同様に定義をする。
【００１８】この定義に従うと、図７に示す回路は縦積
み２段回路で、第１、第２のカレントスイッチ１０１、
１０２は縦積み１段部、第３のカレントスイッチ２０１
は縦積み２段部に相当する。縦積み多段回路はＥＣＬ
（Emitter Coupled Logic：エミッタ結合論理）、ＣＭ
Ｌ（Current Mode Logic：電流モード論理）等で用いら
れる。
み２段回路で、第１、第２のカレントスイッチ１０１、
１０２は縦積み１段部、第３のカレントスイッチ２０１
は縦積み２段部に相当する。縦積み多段回路はＥＣＬ
（Emitter Coupled Logic：エミッタ結合論理）、ＣＭ
Ｌ（Current Mode Logic：電流モード論理）等で用いら
れる。
【００１９】図８に、縦積み３段回路の従来回路を示
す。
す。
【００２０】図８を参照して、出力端子Ｙは抵抗Ｒ１を
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。
【００２１】バイポーラトランジスタＱ１のコレクタは
出力端子Ｙに接続され、ベースは入力端子Ｄ１に接続さ
れ、エミッタは節点Ｅ１０１にてバイポーラトランジス
タＱ２のエミッタと共通接続され、バイポーラトランジ
スタＱ２のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
出力端子Ｙに接続され、ベースは入力端子Ｄ１に接続さ
れ、エミッタは節点Ｅ１０１にてバイポーラトランジス
タＱ２のエミッタと共通接続され、バイポーラトランジ
スタＱ２のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
【００２２】バイポーラトランジスタＱ１とＱ２とで縦
積み１段部の第１のカレントスイッチ１０１を構成して
いる。
積み１段部の第１のカレントスイッチ１０１を構成して
いる。
【００２３】バイポーラトランジスタＱ３のコレクタは
出力端子Ｙに接続され、ベースは入力端子Ｄ２に接続さ
れ、エミッタは節点Ｅ１０２にてバイポーラトランジス
タＱ３のエミッタと共通接続され、バイポーラトランジ
スタＱ４のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
出力端子Ｙに接続され、ベースは入力端子Ｄ２に接続さ
れ、エミッタは節点Ｅ１０２にてバイポーラトランジス
タＱ３のエミッタと共通接続され、バイポーラトランジ
スタＱ４のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
【００２４】バイポーラトランジスタＱ３とＱ４とで縦
積み１段部の第２のカレントスイッチ１０２を構成して
いる。
積み１段部の第２のカレントスイッチ１０２を構成して
いる。
【００２５】バイポーラトランジスタＱ５のコレクタは
出力端子Ｙに接続され、ベースは入力端子Ｄ３に接続さ
れ、エミッタは節点Ｅ１０３にてバイポーラトランジス
タＱ６のエミッタに共通接続され、バイポーラトランジ
スタＱ６のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
出力端子Ｙに接続され、ベースは入力端子Ｄ３に接続さ
れ、エミッタは節点Ｅ１０３にてバイポーラトランジス
タＱ６のエミッタに共通接続され、バイポーラトランジ
スタＱ６のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
【００２６】バイポーラトランジスタＱ５とＱ６とで縦
積み１段部の第３のカレントスイッチ１０３を構成して
いる。
積み１段部の第３のカレントスイッチ１０３を構成して
いる。
【００２７】バイポーラトランジスタＱ７のコレクタは
出力端子Ｙに接続され、ベースは入力端子Ｄ４に接続さ
れ、エミッタは節点Ｅ１０４にてバイポーラトランジス
タＱ８のエミッタと共通接続され、バイポーラトランジ
スタＱ８のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
出力端子Ｙに接続され、ベースは入力端子Ｄ４に接続さ
れ、エミッタは節点Ｅ１０４にてバイポーラトランジス
タＱ８のエミッタと共通接続され、バイポーラトランジ
スタＱ８のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続されている。
【００２８】バイポーラトランジスタＱ７とＱ８とで縦
積み１段部の第４のカレントスイッチ１０４を構成し、
積み１段部の第４のカレントスイッチ１０４を構成し、
【００２９】バイポーラトランジスタＱ９のコレクタは
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ１０のエミッタと共通接続され、バイポーラトラ
ンジスタＱ１０のコレクタは節点Ｅ１０２に接続され、
ベースは基準電源端子ＶＲ２に接続されている。
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ１０のエミッタと共通接続され、バイポーラトラ
ンジスタＱ１０のコレクタは節点Ｅ１０２に接続され、
ベースは基準電源端子ＶＲ２に接続されている。
【００３０】バイポーラトランジスタＱ９とＱ１０とで
縦積み２段部カレントスイッチ２０１を構成する。
縦積み２段部カレントスイッチ２０１を構成する。
【００３１】バイポーラトランジスタＱ１１のコレクタ
は節点Ｅ１０３に接続され、ベースは入力端子Ｓ１に接
続され、エミッタは節点Ｅ２０２にてバイポーラトラン
ジスタＱ１２のエミッタと共通接続され、バイポーラト
ランジスタＱ１２のコレクタは節点Ｅ１０４に接続さ
れ、ベースは基準電源端子ＶＲ２に接続されている。
は節点Ｅ１０３に接続され、ベースは入力端子Ｓ１に接
続され、エミッタは節点Ｅ２０２にてバイポーラトラン
ジスタＱ１２のエミッタと共通接続され、バイポーラト
ランジスタＱ１２のコレクタは節点Ｅ１０４に接続さ
れ、ベースは基準電源端子ＶＲ２に接続されている。
【００３２】バイポーラトランジスタＱ１１とＱ１２と
で縦積み２段部カレントスイッチ２０２を構成する。
で縦積み２段部カレントスイッチ２０２を構成する。
【００３３】バイポーラトランジスタＱ１３のコレクタ
は節点Ｅ２０１に接続され、ベースは入力端子Ｓ２に接
続され、エミッタは節点Ｅ３０１にてバイポーラトラン
ジスタＱ１４のエミッタに共通接続され、バイポーラト
ランジスタＱ１４のコレクタは節点Ｅ２０２に接続さ
れ、ベースは節点ＶＲ３に接続されている。
は節点Ｅ２０１に接続され、ベースは入力端子Ｓ２に接
続され、エミッタは節点Ｅ３０１にてバイポーラトラン
ジスタＱ１４のエミッタに共通接続され、バイポーラト
ランジスタＱ１４のコレクタは節点Ｅ２０２に接続さ
れ、ベースは節点ＶＲ３に接続されている。
【００３４】バイポーラトランジスタＱ１３とＱ１４と
で縦積み３段部カレントスイッチ３０１を構成してい
る。
で縦積み３段部カレントスイッチ３０１を構成してい
る。
【００３５】バイポーラトランジスタＱ１５のコレクタ
は高位側電源ＧＮＤに接続され、ベースは基準電源端子
ＶＲ２に接続され、エミッタは節点ＶＲ３に接続されて
いる。
は高位側電源ＧＮＤに接続され、ベースは基準電源端子
ＶＲ２に接続され、エミッタは節点ＶＲ３に接続されて
いる。
【００３６】節点ＶＲ３は電流源Ｉｃｓ２を介して低位
側電源端子ＶＥＥに接続され、節点Ｅ３０１は電流源Ｉ
ｃｓを介して低位側電源端子ＶＥＥに接続されている。
側電源端子ＶＥＥに接続され、節点Ｅ３０１は電流源Ｉ
ｃｓを介して低位側電源端子ＶＥＥに接続されている。
【００３７】電流源Ｉｃｓの電流は、縦積み３段部カレ
ントスイッチ３０１により経路を切り換えられ、入力端
子Ｓ２にハイレベルが入力された場合はトランジスタＱ
１３側を流れ、ローレベルが入力された場合はトランジ
スタＱ１４側を流れる。
ントスイッチ３０１により経路を切り換えられ、入力端
子Ｓ２にハイレベルが入力された場合はトランジスタＱ
１３側を流れ、ローレベルが入力された場合はトランジ
スタＱ１４側を流れる。
【００３８】入力端子Ｓ２にハイレベルが入力されて電
流がトランジスタＱ１３側に切り換えられた場合、電流
は更に縦積み２段部カレントスイッチ２０１及び縦積み
１段部カレントスイッチ１０１、１０２で切り換えられ
る。
流がトランジスタＱ１３側に切り換えられた場合、電流
は更に縦積み２段部カレントスイッチ２０１及び縦積み
１段部カレントスイッチ１０１、１０２で切り換えられ
る。
【００３９】縦積み２段部カレントスイッチ２０１及び
縦積み１段部カレントスイッチ１０１、１０２は、図７
に示す回路と同じ構成をとり、同様の電流経路切り換え
動作を行う。
縦積み１段部カレントスイッチ１０１、１０２は、図７
に示す回路と同じ構成をとり、同様の電流経路切り換え
動作を行う。
【００４０】入力端子Ｓ２にローレベルが入力されて電
流がトランジスタＱ１４側に切り換えられた場合、電流
は更に縦積み２段部カレントスイッチ２０２及び縦積み
１段部カレントスイッチ１０３、１０４で切り換えられ
る。縦積み２段部カレントスイッチ２０２及び縦積み１
段部カレントスイッチ１０３、１０４は、図７に示す回
路と同じ構成をとり、同様の電流経路切り換え動作を行
う。
流がトランジスタＱ１４側に切り換えられた場合、電流
は更に縦積み２段部カレントスイッチ２０２及び縦積み
１段部カレントスイッチ１０３、１０４で切り換えられ
る。縦積み２段部カレントスイッチ２０２及び縦積み１
段部カレントスイッチ１０３、１０４は、図７に示す回
路と同じ構成をとり、同様の電流経路切り換え動作を行
う。
【００４１】上述の回路動作により、図８に示す回路
は、入力端子Ｓ１、Ｓ２に共にハイレベルが入力された
場合には、入力端子Ｄ１への入力が出力端子Ｚに出力さ
れ、その反転出力が出力端子Ｙに出力される。
は、入力端子Ｓ１、Ｓ２に共にハイレベルが入力された
場合には、入力端子Ｄ１への入力が出力端子Ｚに出力さ
れ、その反転出力が出力端子Ｙに出力される。
【００４２】入力端子Ｓ１、Ｓ２にそれぞれローレベ
ル、ハイレベルが入力された場合は、入力端子Ｄ２への
入力が出力端子Ｚに出力され、その反転出力が出力端子
Ｙに出力され、入力端子Ｓ１、Ｓ２にそれぞれハイレベ
ル、ローレベルが入力された場合は、入力端子Ｄ３への
入力が出力端子Ｚに出力され、その反転出力が出力端子
Ｙに出力される。
ル、ハイレベルが入力された場合は、入力端子Ｄ２への
入力が出力端子Ｚに出力され、その反転出力が出力端子
Ｙに出力され、入力端子Ｓ１、Ｓ２にそれぞれハイレベ
ル、ローレベルが入力された場合は、入力端子Ｄ３への
入力が出力端子Ｚに出力され、その反転出力が出力端子
Ｙに出力される。
【００４３】入力端子Ｓ１、Ｓ２に共にローレベルが入
力された場合には、入力端子Ｄ４への入力が出力端子Ｚ
に出力され、その反転出力が出力端子Ｙに出力されると
いう機能を有する。
力された場合には、入力端子Ｄ４への入力が出力端子Ｚ
に出力され、その反転出力が出力端子Ｙに出力されると
いう機能を有する。
【００４４】
【発明が解決しようとする課題】図７に示す従来の縦積
み２段回路において、入力端子Ｓ１の入力信号をハイレ
ベルからローレベルに切り換えた場合、出力端子Ｚの出
力は入力端子Ｄ１への入力信号から入力端子Ｄ２への入
力信号に変化する。この時、入力端子Ｄ１、Ｄ２に共に
ローレベルが入力されれば、出力端子Ｚの出力信号は変
化せずローレベルのままである。しかし、ローレベル出
力に正のパルスのノイズが生じる場合がある。
み２段回路において、入力端子Ｓ１の入力信号をハイレ
ベルからローレベルに切り換えた場合、出力端子Ｚの出
力は入力端子Ｄ１への入力信号から入力端子Ｄ２への入
力信号に変化する。この時、入力端子Ｄ１、Ｄ２に共に
ローレベルが入力されれば、出力端子Ｚの出力信号は変
化せずローレベルのままである。しかし、ローレベル出
力に正のパルスのノイズが生じる場合がある。
【００４５】入力端子Ｄ１、Ｄ２にローレベルを入力
し、入力端子Ｓ１の入力信号をハイレベルからローレベ
ルに切り換えた場合、電流はトランジスタＱ２→Ｑ５の
経路からトランジスタＱ４→Ｑ６の経路に切り換わる。
し、入力端子Ｓ１の入力信号をハイレベルからローレベ
ルに切り換えた場合、電流はトランジスタＱ２→Ｑ５の
経路からトランジスタＱ４→Ｑ６の経路に切り換わる。
【００４６】その際、切り換え前には電流の流れていな
かった経路の節点Ｅ１０２の負荷容量やトランジスタＱ
４の寄生容量の放電に電流が消費され、抵抗Ｒ２を流れ
る電流が過渡的に減少して電位降下量が減少して、正の
パルスのノイズが発生する。
かった経路の節点Ｅ１０２の負荷容量やトランジスタＱ
４の寄生容量の放電に電流が消費され、抵抗Ｒ２を流れ
る電流が過渡的に減少して電位降下量が減少して、正の
パルスのノイズが発生する。
【００４７】図８に示す従来の縦積み３段回路におい
て、入力端子Ｄ１、Ｄ４にローレベルが入力され、入力
端子Ｓ１、Ｓ２の入力信号を同時にハイレベルからロー
に切り換えた場合、出力端子Ｚにはローの出力が期待さ
れるが、節点Ｅ１０４、Ｅ２０２の負荷容量やトランジ
スタＱ８、Ｑ１２の寄生容量の放電に電流が消費され、
抵抗Ｒ２での電流が過渡的に減少して電位降下量が減少
して、正のパルスのノイズが発生する。
て、入力端子Ｄ１、Ｄ４にローレベルが入力され、入力
端子Ｓ１、Ｓ２の入力信号を同時にハイレベルからロー
に切り換えた場合、出力端子Ｚにはローの出力が期待さ
れるが、節点Ｅ１０４、Ｅ２０２の負荷容量やトランジ
スタＱ８、Ｑ１２の寄生容量の放電に電流が消費され、
抵抗Ｒ２での電流が過渡的に減少して電位降下量が減少
して、正のパルスのノイズが発生する。
【００４８】この時、電流はトランジスタＱ２→Ｑ９→
Ｑ１３の経路から、トランジスタＱ８→Ｑ１２→Ｑ１４
の経路に切り換わるが、縦積み３段回路では放電すべき
箇所が縦積み２段回路よりも多く、容量の放電により多
くの電流が消費されるため、抵抗Ｒ２における電流の減
少量も大きくなり、ノイズも大きくなる。
Ｑ１３の経路から、トランジスタＱ８→Ｑ１２→Ｑ１４
の経路に切り換わるが、縦積み３段回路では放電すべき
箇所が縦積み２段回路よりも多く、容量の放電により多
くの電流が消費されるため、抵抗Ｒ２における電流の減
少量も大きくなり、ノイズも大きくなる。
【００４９】図９に、図８に示した回路で生ずるノイズ
の一例の波形図を示す。図８を参照して、入力端子Ｄ１
〜Ｄ４にローレベルが入力され、入力端子Ｓ１、Ｓ２の
入力信号が同時にハイレベルからローに切り換えられた
際に、出力端子Ｚはローレベルの出力が期待されるが、
図中２点鎖線（Ｚで指示）で示すような大きなノイズが
発生し、このような大きなノイズのピークは基準電位Ｖ
Ｒ１を超えており、ハイレベルと認識される。
の一例の波形図を示す。図８を参照して、入力端子Ｄ１
〜Ｄ４にローレベルが入力され、入力端子Ｓ１、Ｓ２の
入力信号が同時にハイレベルからローに切り換えられた
際に、出力端子Ｚはローレベルの出力が期待されるが、
図中２点鎖線（Ｚで指示）で示すような大きなノイズが
発生し、このような大きなノイズのピークは基準電位Ｖ
Ｒ１を超えており、ハイレベルと認識される。
【００５０】このようなノイズが例えばフリップフロッ
プのクロックに入力された場合、ノイズがクロック信号
と認識され、回路が誤動作する危険性がある。
プのクロックに入力された場合、ノイズがクロック信号
と認識され、回路が誤動作する危険性がある。
【００５１】以上の説明の通り、ノイズの発生は電流経
路の切り換え時に経路上の容量の放電に電流が消費され
て出力部での電流が過渡的に減少することに起因してい
るため、容量の放電量を低減できればノイズを小さく出
来る。
路の切り換え時に経路上の容量の放電に電流が消費され
て出力部での電流が過渡的に減少することに起因してい
るため、容量の放電量を低減できればノイズを小さく出
来る。
【００５２】電流が流れているカレントスイッチにおい
て、カレントスイッチを構成しているトランジスタのエ
ミッタが共通に接続された節点の電位は、カレントスイ
ッチを構成するトランジスタの中で入力端子であるベー
スにハイレベルが入力されて電流が流れているトランジ
スタのベース電位から、そのトランジスタを流れる電流
に対応したベース−エミッタ間電圧ＶBE分だけ下がった
値になっている。
て、カレントスイッチを構成しているトランジスタのエ
ミッタが共通に接続された節点の電位は、カレントスイ
ッチを構成するトランジスタの中で入力端子であるベー
スにハイレベルが入力されて電流が流れているトランジ
スタのベース電位から、そのトランジスタを流れる電流
に対応したベース−エミッタ間電圧ＶBE分だけ下がった
値になっている。
【００５３】電流が流れていないトランジスタのベース
−エミッタ間電圧ＶBEは、電流が流れているトランジス
タのベース−エミッタ間電圧ＶBEに比べて小さくなって
いるため、電流が流れていないカレントスイッチにおい
ては、カレントスイッチを構成しているトランジスタの
エミッタが共通に接続された節点の電位は、電流が流れ
ているカレントスイッチの該当部（トランジスタのエミ
ッタが共通接続された節点）に比べて浮き上がってお
り、その節点の負荷容量の放電にはより多くの電流が消
費される。
−エミッタ間電圧ＶBEは、電流が流れているトランジス
タのベース−エミッタ間電圧ＶBEに比べて小さくなって
いるため、電流が流れていないカレントスイッチにおい
ては、カレントスイッチを構成しているトランジスタの
エミッタが共通に接続された節点の電位は、電流が流れ
ているカレントスイッチの該当部（トランジスタのエミ
ッタが共通接続された節点）に比べて浮き上がってお
り、その節点の負荷容量の放電にはより多くの電流が消
費される。
【００５４】従って、本発明は、上記問題点を解消し、
電流経路の切り換え時に容量の放電により消費される電
流を低減することによりスイッチングノイズを低減する
縦積み多段構成の半導体集積回路を提供することを目的
とする。
電流経路の切り換え時に容量の放電により消費される電
流を低減することによりスイッチングノイズを低減する
縦積み多段構成の半導体集積回路を提供することを目的
とする。
【００５５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、同一電流源の電流経路を切り換える第１
及び第２のカレントスイッチを少なくとも含み、前記第
１のカレントスイッチを構成するバイポーラトランジス
タのエミッタが共通接続された節点に、前記第２のカレ
ントスイッチを構成する一のバイポーラトランジスタの
コレクタが接続されてなる縦積み型の回路構成とされ、
アノードが前記節点に接続され、カソードが定電圧発生
回路に接続されたダイオードを、有することを特徴とす
る半導体集積回路を提供する。
め、本発明は、同一電流源の電流経路を切り換える第１
及び第２のカレントスイッチを少なくとも含み、前記第
１のカレントスイッチを構成するバイポーラトランジス
タのエミッタが共通接続された節点に、前記第２のカレ
ントスイッチを構成する一のバイポーラトランジスタの
コレクタが接続されてなる縦積み型の回路構成とされ、
アノードが前記節点に接続され、カソードが定電圧発生
回路に接続されたダイオードを、有することを特徴とす
る半導体集積回路を提供する。
【００５６】本発明は、同一電流源の電流経路を切り換
える第１及び第２のカレントスイッチを少なくとも含
み、前記第１のカレントスイッチを構成するバイポーラ
トランジスタのエミッタが共通接続された節点に、前記
第２のカレントスイッチを構成する一のバイポーラトラ
ンジスタのコレクタが接続されてなる縦積み型の回路構
成とされ、ベースが前記節点に接続され、コレクタが電
源に接続され、エミッタが定電圧発生回路に接続された
バイポーラトランジスタを、有することを特徴とする半
導体集積回路を提供する。
える第１及び第２のカレントスイッチを少なくとも含
み、前記第１のカレントスイッチを構成するバイポーラ
トランジスタのエミッタが共通接続された節点に、前記
第２のカレントスイッチを構成する一のバイポーラトラ
ンジスタのコレクタが接続されてなる縦積み型の回路構
成とされ、ベースが前記節点に接続され、コレクタが電
源に接続され、エミッタが定電圧発生回路に接続された
バイポーラトランジスタを、有することを特徴とする半
導体集積回路を提供する。
【００５７】本発明は、同一電流源の電流経路を切り換
える第１及び第２のカレントスイッチを少なくとも含
み、前記第１のカレントスイッチを構成するＭＯＳトラ
ンジスタのソースが共通接続された節点に、前記第２の
カレントスイッチを構成する一のＭＯＳトランジスタの
ドレインが接続されてなる縦積み型の回路構成とされ、
アノードが前記節点に接続され、カソードが定電圧発生
回路に接続されたダイオードを、有することを特徴とす
る半導体集積回路を提供する。
える第１及び第２のカレントスイッチを少なくとも含
み、前記第１のカレントスイッチを構成するＭＯＳトラ
ンジスタのソースが共通接続された節点に、前記第２の
カレントスイッチを構成する一のＭＯＳトランジスタの
ドレインが接続されてなる縦積み型の回路構成とされ、
アノードが前記節点に接続され、カソードが定電圧発生
回路に接続されたダイオードを、有することを特徴とす
る半導体集積回路を提供する。
【００５８】本発明は、同一電流源の電流経路を切り換
える第１及び第２のカレントスイッチを少なくとも含
み、前記第１のカレントスイッチを構成するＭＯＳトラ
ンジスタのソースが共通接続された節点に、前記第２の
カレントスイッチを構成する一のＭＯＳトランジスタの
ドレインが接続されてなる縦積み型の回路構成とされ、
ベースが前記節点に接続され、コレクタが電源に接続さ
れ、エミッタが定電圧発生回路に接続されたバイポーラ
トランジスタを、有することを特徴とする半導体集積回
路を提供する。
える第１及び第２のカレントスイッチを少なくとも含
み、前記第１のカレントスイッチを構成するＭＯＳトラ
ンジスタのソースが共通接続された節点に、前記第２の
カレントスイッチを構成する一のＭＯＳトランジスタの
ドレインが接続されてなる縦積み型の回路構成とされ、
ベースが前記節点に接続され、コレクタが電源に接続さ
れ、エミッタが定電圧発生回路に接続されたバイポーラ
トランジスタを、有することを特徴とする半導体集積回
路を提供する。
【００５９】本発明は、第１の信号端子が互いに共通接
続された差動対トランジスタからなり、制御端子の信号
電位に基づき同一電流源の電流経路を切り換えるカレン
トスイッチが第１の電位の電源と第２の電位の電源との
間に複数段縦積みに配設され、一の段のカレントスイッ
チの一のトランジスタの第２の信号端子が他の段のカレ
ントスイッチの差動対トランジスタの前記第１の信号端
子の共通接続点に接続され、前記カレントスイッチ群に
より切り換えられた電流が負荷抵抗素子に流れる際の電
位降下に基づき出力信号を取り出すようにした半導体集
積回路において、前記差動対トランジスタの前記第１の
信号端子の共通接続点を所定の電位にクランプする手段
を備え、電流経路切り換え時における放電に消費される
電流を抑えるようにしたことを特徴とする半導体集積回
路を提供する。
続された差動対トランジスタからなり、制御端子の信号
電位に基づき同一電流源の電流経路を切り換えるカレン
トスイッチが第１の電位の電源と第２の電位の電源との
間に複数段縦積みに配設され、一の段のカレントスイッ
チの一のトランジスタの第２の信号端子が他の段のカレ
ントスイッチの差動対トランジスタの前記第１の信号端
子の共通接続点に接続され、前記カレントスイッチ群に
より切り換えられた電流が負荷抵抗素子に流れる際の電
位降下に基づき出力信号を取り出すようにした半導体集
積回路において、前記差動対トランジスタの前記第１の
信号端子の共通接続点を所定の電位にクランプする手段
を備え、電流経路切り換え時における放電に消費される
電流を抑えるようにしたことを特徴とする半導体集積回
路を提供する。
【００６０】
【作用】本発明によれば、カレントスイッチを構成する
トランジスタのエミッタが共通に接続された節点の電位
をクランプすることにより、電流経路の切り換わり時に
過渡的に消費される放電電流を低減し、スイッチング時
に生ずるノイズの大幅な低減を達成している。
トランジスタのエミッタが共通に接続された節点の電位
をクランプすることにより、電流経路の切り換わり時に
過渡的に消費される放電電流を低減し、スイッチング時
に生ずるノイズの大幅な低減を達成している。
【００６１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００６２】
【実施例１】図１は、本発明の第１の実施例の半導体集
積回路の回路構成を示す図である。
積回路の回路構成を示す図である。
【００６３】図１を参照して、出力端子Ｙは抵抗Ｒ１を
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。バイポーラトランジスタＱ１のコレクタは出力端子
Ｙに接続され、ベースは入力端子Ｄ１に接続され、エミ
ッタは節点Ｅ１０１にてバイポーラトランジスタＱ２の
エミッタと共通接続され、バイポーラトランジスタＱ２
のコレクタは出力端子Ｚに接続され、ベースは基準電源
端子ＶＲ１に接続され、差動対のバイポーラトランジス
タＱ１、Ｑ２は、縦積み１段部の第１のカレントスイッ
チ１０１を構成している。
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。バイポーラトランジスタＱ１のコレクタは出力端子
Ｙに接続され、ベースは入力端子Ｄ１に接続され、エミ
ッタは節点Ｅ１０１にてバイポーラトランジスタＱ２の
エミッタと共通接続され、バイポーラトランジスタＱ２
のコレクタは出力端子Ｚに接続され、ベースは基準電源
端子ＶＲ１に接続され、差動対のバイポーラトランジス
タＱ１、Ｑ２は、縦積み１段部の第１のカレントスイッ
チ１０１を構成している。
【００６４】バイポーラトランジスタＱ３のコレクタは
出力端子Ｙに接続され、ベースは入力端子Ｄ２に接続さ
れ、エミッタは節点Ｅ１０２にてバイポーラトランジス
タＱ４のエミッタと共通接続され、バイポーラトランジ
スタＱ４のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続され、差動対のバイポーラト
ランジスタＱ３、Ｑ４は縦積み１段部の第２のカレント
スイッチ１０２を構成している。
出力端子Ｙに接続され、ベースは入力端子Ｄ２に接続さ
れ、エミッタは節点Ｅ１０２にてバイポーラトランジス
タＱ４のエミッタと共通接続され、バイポーラトランジ
スタＱ４のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続され、差動対のバイポーラト
ランジスタＱ３、Ｑ４は縦積み１段部の第２のカレント
スイッチ１０２を構成している。
【００６５】バイポーラトランジスタＱ５のコレクタは
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ６のエミッタと共通接続され、バイポーラトラン
ジスタＱ６のコレクタは節点Ｅ１０２に接続され、ベー
スは基準電源端子ＶＲ２に接続され、バイポーラトラン
ジスタＱ５、Ｑ６は、縦積み２段部カレントスイッチ２
０１を構成し、差動対のバイポーラトランジスタＱ５、
Ｑ６のエミッタの共通接続点である節点Ｅ２０１は電流
源Ｉｃｓを介して低位側電源端子ＶＥＥに接続されてい
る。
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ６のエミッタと共通接続され、バイポーラトラン
ジスタＱ６のコレクタは節点Ｅ１０２に接続され、ベー
スは基準電源端子ＶＲ２に接続され、バイポーラトラン
ジスタＱ５、Ｑ６は、縦積み２段部カレントスイッチ２
０１を構成し、差動対のバイポーラトランジスタＱ５、
Ｑ６のエミッタの共通接続点である節点Ｅ２０１は電流
源Ｉｃｓを介して低位側電源端子ＶＥＥに接続されてい
る。
【００６６】本実施例においては、第１のカレントスイ
ッチを構成するバイポーラトランジスタＱ１、Ｑ２のエ
ミッタの共通接続点である節点Ｅ１０１と定電圧発生回
路４０１とには、第１のダイオードＤＩ２のアノードと
カソードとがそれぞれ接続されている。また、第２のカ
レントスイッチを構成するバイポーラトランジスタＱ
３、Ｑ４のエミッタの共通接続点である節点Ｅ１０２と
定電圧発生回路４０１とには、第２のダイオードＤＩ１
のアノードとカソードとがそれぞれ接続されている。
ッチを構成するバイポーラトランジスタＱ１、Ｑ２のエ
ミッタの共通接続点である節点Ｅ１０１と定電圧発生回
路４０１とには、第１のダイオードＤＩ２のアノードと
カソードとがそれぞれ接続されている。また、第２のカ
レントスイッチを構成するバイポーラトランジスタＱ
３、Ｑ４のエミッタの共通接続点である節点Ｅ１０２と
定電圧発生回路４０１とには、第２のダイオードＤＩ１
のアノードとカソードとがそれぞれ接続されている。
【００６７】次に、図１を参照して、本実施例の半導体
集積回路の動作を説明する。
集積回路の動作を説明する。
【００６８】本実施例によれば、入力端子Ｓ１の入力に
より一方には電流が流れなくなる縦積み１段部カレント
スイッチ１０１、１０２において、カレントスイッチを
構成するトランジスタのエミッタが共通に接続された節
点をダイオードを介して定電圧発生回路４０１に接続す
ることにより、節点Ｅ１０１、Ｅ１０２の電位が、それ
それ定電圧発生回路４０１の電位から、第１、第２のダ
イオードＤＩ１、ＤＩ２がオンするアノード−カソード
間電圧分よりも上昇した場合、該ダイオードがオンして
電流が流れ、電位の上昇を防いでいる。
より一方には電流が流れなくなる縦積み１段部カレント
スイッチ１０１、１０２において、カレントスイッチを
構成するトランジスタのエミッタが共通に接続された節
点をダイオードを介して定電圧発生回路４０１に接続す
ることにより、節点Ｅ１０１、Ｅ１０２の電位が、それ
それ定電圧発生回路４０１の電位から、第１、第２のダ
イオードＤＩ１、ＤＩ２がオンするアノード−カソード
間電圧分よりも上昇した場合、該ダイオードがオンして
電流が流れ、電位の上昇を防いでいる。
【００６９】このため、電流経路の切り換わり時におけ
る節点Ｅ１０１、Ｅ１０２の負荷容量の放電に消費され
る電流を低減し、スイッチング時に発生するノイズを抑
えることが出来る。
る節点Ｅ１０１、Ｅ１０２の負荷容量の放電に消費され
る電流を低減し、スイッチング時に発生するノイズを抑
えることが出来る。
【００７０】
【実施例２】図２は、本発明の第２の実施例の半導体集
積回路の回路構成を示す図である。
積回路の回路構成を示す図である。
【００７１】図２を参照して、出力端子Ｙは抵抗Ｒ１を
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。バイポーラトランジスタＱ１のコレクタは出力端子
Ｙに接続され、ベースは入力端子Ｄ１に接続され、エミ
ッタは節点Ｅ１０１にてバイポーラトランジスタＱ２の
エミッタと共通接続され、バイポーラトランジスタＱ２
のコレクタは出力端子Ｚに接続され、ベースは基準電源
端子ＶＲ１に接続され、バイポーラトランジスタＱ１と
Ｑ２とで縦積み１段部の第１のカレントスイッチ１０１
を構成している。
介して高位側電源端子ＧＮＤに接続され、出力端子Ｚは
抵抗Ｒ２を介して高位側電源端子ＧＮＤに接続されてい
る。バイポーラトランジスタＱ１のコレクタは出力端子
Ｙに接続され、ベースは入力端子Ｄ１に接続され、エミ
ッタは節点Ｅ１０１にてバイポーラトランジスタＱ２の
エミッタと共通接続され、バイポーラトランジスタＱ２
のコレクタは出力端子Ｚに接続され、ベースは基準電源
端子ＶＲ１に接続され、バイポーラトランジスタＱ１と
Ｑ２とで縦積み１段部の第１のカレントスイッチ１０１
を構成している。
【００７２】バイポーラトランジスタＱ３のコレクタは
出力端子Ｙに接続され、ベースは入力端子Ｄ２に接続さ
れ、エミッタは節点Ｅ１０２にてバイポーラトランジス
タＱ４のエミッタと共通接続され、バイポーラトランジ
スタＱ４のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続され、バイポーラトランジス
タＱ３とＱ４とで縦積み１段部の第２のカレントスイッ
チ１０２を構成している。
出力端子Ｙに接続され、ベースは入力端子Ｄ２に接続さ
れ、エミッタは節点Ｅ１０２にてバイポーラトランジス
タＱ４のエミッタと共通接続され、バイポーラトランジ
スタＱ４のコレクタは出力端子Ｚに接続され、ベースは
基準電源端子ＶＲ１に接続され、バイポーラトランジス
タＱ３とＱ４とで縦積み１段部の第２のカレントスイッ
チ１０２を構成している。
【００７３】バイポーラトランジスタＱ５のコレクタは
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ６のエミッタと共通接続され、バイポーラトラン
ジスタＱ６のコレクタは節点Ｅ１０２に接続され、ベー
スは基準電源端子ＶＲ２に接続され、バイポーラトラン
ジスタＱ５とＱ６とで縦積み２段部カレントスイッチ２
０１を構成し、バイポーラトランジスタＱ５、Ｑ６のエ
ミッタの共通接続点である節点Ｅ２０１は電流源Ｉｃｓ
を介して低位側電源端子ＶＥＥに接続されている。
節点Ｅ１０１に接続され、ベースは入力端子Ｓ１に接続
され、エミッタは節点Ｅ２０１にてバイポーラトランジ
スタＱ６のエミッタと共通接続され、バイポーラトラン
ジスタＱ６のコレクタは節点Ｅ１０２に接続され、ベー
スは基準電源端子ＶＲ２に接続され、バイポーラトラン
ジスタＱ５とＱ６とで縦積み２段部カレントスイッチ２
０１を構成し、バイポーラトランジスタＱ５、Ｑ６のエ
ミッタの共通接続点である節点Ｅ２０１は電流源Ｉｃｓ
を介して低位側電源端子ＶＥＥに接続されている。
【００７４】本実施例においては、バイポーラトランジ
スタＱ７のベースは節点Ｅ１０１に接続され、コレクタ
が高位側電源端子ＧＮＤに接続され、エミッタが定電圧
発生回路４０１に接続されている。また、バイポーラト
ランジスタＱ８のベースが節点Ｅ１０２に接続され、コ
レクタが高位側電源端子ＧＮＤに接続され、エミッタは
定電圧発生回路４０１に接続されている。
スタＱ７のベースは節点Ｅ１０１に接続され、コレクタ
が高位側電源端子ＧＮＤに接続され、エミッタが定電圧
発生回路４０１に接続されている。また、バイポーラト
ランジスタＱ８のベースが節点Ｅ１０２に接続され、コ
レクタが高位側電源端子ＧＮＤに接続され、エミッタは
定電圧発生回路４０１に接続されている。
【００７５】次に、図２を参照して、本発明の第２の実
施例の半導体集積回路の動作を説明する。
施例の半導体集積回路の動作を説明する。
【００７６】本実施例の半導体集積回路は、入力端子Ｓ
１の入力により一方には電流が流れなくなる縦積み１段
部カレントスイッチ１０１、１０２において、カレント
スイッチを構成するトランジスタのエミッタが共通に接
続された節点Ｅ１０１、Ｅ１０２を、エミッタが定電圧
発生回路４０１に接続されたトランジスタＱ７、Ｑ８の
ベースに接続したことにより、節点Ｅ１０１、Ｅ１０２
の電位が、定電圧発生回路４０１の電位からトランジス
タＱ７、Ｑ８をオンするベース−エミッタ間電圧分より
も上昇した場合に、トランジスタがオンして電流が流れ
電位の上昇を防いでいる。このため、電流経路切り換わ
り時における節点Ｅ１０１、Ｅ１０２の負荷容量の放電
に消費される電流を低減し、発生するノイズを抑えるこ
とが出来る。
１の入力により一方には電流が流れなくなる縦積み１段
部カレントスイッチ１０１、１０２において、カレント
スイッチを構成するトランジスタのエミッタが共通に接
続された節点Ｅ１０１、Ｅ１０２を、エミッタが定電圧
発生回路４０１に接続されたトランジスタＱ７、Ｑ８の
ベースに接続したことにより、節点Ｅ１０１、Ｅ１０２
の電位が、定電圧発生回路４０１の電位からトランジス
タＱ７、Ｑ８をオンするベース−エミッタ間電圧分より
も上昇した場合に、トランジスタがオンして電流が流れ
電位の上昇を防いでいる。このため、電流経路切り換わ
り時における節点Ｅ１０１、Ｅ１０２の負荷容量の放電
に消費される電流を低減し、発生するノイズを抑えるこ
とが出来る。
【００７７】図２に示す本実施例の回路において、節点
Ｅ１０１、Ｅ１０２のレベル上昇の際のレベル調整時
に、回路側からはベース電流分しか流れず、本来の回路
動作に与える影響は、前記第１の実施例の回路よりも小
さくなる。
Ｅ１０１、Ｅ１０２のレベル上昇の際のレベル調整時
に、回路側からはベース電流分しか流れず、本来の回路
動作に与える影響は、前記第１の実施例の回路よりも小
さくなる。
【００７８】図３は、前記第２の実施例に従い縦積み３
段回路を構成した回路構成の一例を示す図である。
段回路を構成した回路構成の一例を示す図である。
【００７９】図３を参照して、本実施例は、図８に示し
た前記従来の回路に、図２に示した前記第２の実施例の
構成を適用した回路構成とされ、図８に示す構成に加え
て、縦積み３段部の基準電位を有する節点ＶＲ３に抵抗
Ｒ３を介して接続された節点ＶＲ４を出力とする定電圧
発生回路４０１を有し、ベースが節点Ｅ１０１、Ｅ１０
２、Ｅ１０３、Ｅ１０４にそれぞれ接続され、コレクタ
が高位側電源端子ＧＮＤに共通接続され、エミッタが節
点ＶＲ４に共通接続されたトランジスタＱ１６、Ｑ１
７、Ｑ１８、Ｑ１９を備えている。
た前記従来の回路に、図２に示した前記第２の実施例の
構成を適用した回路構成とされ、図８に示す構成に加え
て、縦積み３段部の基準電位を有する節点ＶＲ３に抵抗
Ｒ３を介して接続された節点ＶＲ４を出力とする定電圧
発生回路４０１を有し、ベースが節点Ｅ１０１、Ｅ１０
２、Ｅ１０３、Ｅ１０４にそれぞれ接続され、コレクタ
が高位側電源端子ＧＮＤに共通接続され、エミッタが節
点ＶＲ４に共通接続されたトランジスタＱ１６、Ｑ１
７、Ｑ１８、Ｑ１９を備えている。
【００８０】図３に示す本実施例は、節点Ｅ１０１、Ｅ
１０２、Ｅ１０３、Ｅ１０４の電位上昇を抑えることに
より、放電電流を低減し、ノイズを小さくしている。図
４は、図３に示す本実施例の動作波形を示す波形図であ
り、図８に示した前記従来の回路の動作例を示す波形図
である図９に対応している。
１０２、Ｅ１０３、Ｅ１０４の電位上昇を抑えることに
より、放電電流を低減し、ノイズを小さくしている。図
４は、図３に示す本実施例の動作波形を示す波形図であ
り、図８に示した前記従来の回路の動作例を示す波形図
である図９に対応している。
【００８１】図４を図９と比較して、本実施例において
は、入力端子Ｓ１、Ｓ２がハイレベルからローレベルへ
のスイッチング時における出力端子Ｚのノイズを、前記
従来例と比較して大きく低減している。
は、入力端子Ｓ１、Ｓ２がハイレベルからローレベルへ
のスイッチング時における出力端子Ｚのノイズを、前記
従来例と比較して大きく低減している。
【００８２】
【実施例３】図５は、本発明の第３の実施例の半導体集
積回路の回路構成を示す図である。
積回路の回路構成を示す図である。
【００８３】図５を参照して、本実施例は、図１に示す
前記第１の実施例の半導体集積回路のカレントスイッチ
を構成するバイポーラトランジスタをいずれもＭＯＳト
ランジスタで置き換えた構成とされていいる。
前記第１の実施例の半導体集積回路のカレントスイッチ
を構成するバイポーラトランジスタをいずれもＭＯＳト
ランジスタで置き換えた構成とされていいる。
【００８４】本実施例は、前記第１の実施例と同様の動
作をするため、説明は省略する。
作をするため、説明は省略する。
【００８５】
【実施例４】図６は、本発明の第４の実施例の半導体集
積回路の回路構成を示す図である。
積回路の回路構成を示す図である。
【００８６】図６を参照して、本実施例は、図２に示す
前記第２の実施例の半導体集積回路のカレントスイッチ
を構成するバイポーラトランジスタをＭＯＳトランジス
タに置き換えた構成になっており、前記第２の実施例と
同様の動作をする。
前記第２の実施例の半導体集積回路のカレントスイッチ
を構成するバイポーラトランジスタをＭＯＳトランジス
タに置き換えた構成になっており、前記第２の実施例と
同様の動作をする。
【００８７】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００８８】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、カレントスイッチを構成するトランジスタの
エミッタが共通に接続された節点の電位をクランプする
ことにより、電流経路の切り換わり時に過渡的に消費さ
れる放電電流を抑えて、スイッチング時に生ずるノイズ
を大幅に低減するという効果を有する。
積回路は、カレントスイッチを構成するトランジスタの
エミッタが共通に接続された節点の電位をクランプする
ことにより、電流経路の切り換わり時に過渡的に消費さ
れる放電電流を抑えて、スイッチング時に生ずるノイズ
を大幅に低減するという効果を有する。
【図１】本発明の第１の実施例に係る半導体集積回路の
回路構成を示す図である。
回路構成を示す図である。
【図２】本発明の第２の実施例に係る半導体集積回路の
回路構成を示す図である。
回路構成を示す図である。
【図３】本発明の第２の実施例の構成を用いた縦積み３
段回路の一例を示す回路図である。
段回路の一例を示す回路図である。
【図４】本発明の第２の実施例（図３に示す半導体集積
回路）の動作の一例を示す波形図である。
回路）の動作の一例を示す波形図である。
【図５】本発明の第３の実施例の半導体集積回路の回路
構成を示す図である。
構成を示す図である。
【図６】本発明の第４の実施例の半導体集積回路の回路
構成を示す図である。
構成を示す図である。
【図７】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図８】従来の半導体集積回路を用いた縦積み３段回路
の一例を示す回路図である。
の一例を示す回路図である。
【図９】図８に示す半導体集積回路の動作の一例を示す
波形図である。
波形図である。
Ｑ１、Ｑ２、…、Ｑ１９ バイポーラトランジスタ Ｍ１、Ｍ２、…、Ｍ６ ＭＯＳトランジスタ Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｉｃｓ、Ｉｃｓ２ 電流源 ＤＩ１、ＤＩ２ ダイオード ＧＮＤ 高位側電源端子 ＶＥＥ 低位側電源端子 ＶＲ１、ＶＲ２ 基準電源端子 Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｓ１、Ｓ２ 入力端子 Ｚ、Ｙ 出力端子 Ｅ１０１、Ｅ１０２、Ｅ１０３、Ｅ１０４、Ｅ２０１、
Ｅ２０２、Ｅ３０１、ＶＲ３、ＶＲ４ 節点 １０１、１０２、１０３、１０４ 縦積み１段部カレン
トスイッチ ２０１、２０２ 縦積み２段部カレントスイッチ ３０１ 縦積み３段部カレントスイッチ ４０１ 定電圧発生回路
Ｅ２０２、Ｅ３０１、ＶＲ３、ＶＲ４ 節点 １０１、１０２、１０３、１０４ 縦積み１段部カレン
トスイッチ ２０１、２０２ 縦積み２段部カレントスイッチ ３０１ 縦積み３段部カレントスイッチ ４０１ 定電圧発生回路
Claims (5)
- 【請求項１】同一電流源の電流経路を切り換える第１及
び第２のカレントスイッチを少なくとも含み、前記第１
のカレントスイッチを構成するバイポーラトランジスタ
のエミッタが共通接続された節点に、前記第２のカレン
トスイッチを構成する一のバイポーラトランジスタのコ
レクタが接続されてなる縦積み型の回路構成とされ、 アノードが前記節点に接続され、カソードが定電圧発生
回路に接続されたダイオードを、有することを特徴とす
る半導体集積回路。 - 【請求項２】同一電流源の電流経路を切り換える第１及
び第２のカレントスイッチを少なくとも含み、前記第１
のカレントスイッチを構成するバイポーラトランジスタ
のエミッタが共通接続された節点に、前記第２のカレン
トスイッチを構成する一のバイポーラトランジスタのコ
レクタが接続されてなる縦積み型の回路構成とされ、 ベースが前記節点に接続され、コレクタが電源に接続さ
れ、エミッタが定電圧発生回路に接続されたバイポーラ
トランジスタを、有することを特徴とする半導体集積回
路。 - 【請求項３】同一電流源の電流経路を切り換える第１及
び第２のカレントスイッチを少なくとも含み、前記第１
のカレントスイッチを構成するＭＯＳトランジスタのソ
ースが共通接続された節点に、前記第２のカレントスイ
ッチを構成する一のＭＯＳトランジスタのドレインが接
続されてなる縦積み型の回路構成とされ、 アノードが前記節点に接続され、カソードが定電圧発生
回路に接続されたダイオードを、有することを特徴とす
る半導体集積回路。 - 【請求項４】同一電流源の電流経路を切り換える第１及
び第２のカレントスイッチを少なくとも含み、前記第１
のカレントスイッチを構成するＭＯＳトランジスタのソ
ースが共通接続された節点に、前記第２のカレントスイ
ッチを構成する一のＭＯＳトランジスタのドレインが接
続されてなる縦積み型の回路構成とされ、 ベースが前記節点に接続され、コレクタが電源に接続さ
れ、エミッタが定電圧発生回路に接続されたバイポーラ
トランジスタを、有することを特徴とする半導体集積回
路。 - 【請求項５】第１の信号端子が互いに共通接続された差
動対トランジスタからなり、制御端子の信号電位に基づ
き同一電流源の電流経路を切り換えるカレントスイッチ
が第１の電位の電源と第２の電位の電源との間に複数段
縦積みに配設され、 一の段のカレントスイッチの一のトランジスタの第２の
信号端子が他の段のカレントスイッチの差動対トランジ
スタの前記第１の信号端子の共通接続点に接続され、 前記カレントスイッチ群により切り換えられた電流が負
荷抵抗素子に流れる際の電位降下に基づき出力信号を取
り出すようにした半導体集積回路において、 前記差動対トランジスタの前記第１の信号端子の共通接
続点を所定の電位にクランプする手段を備え、 電流経路切り換え時における放電に消費される電流を抑
えるようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7188302A JP2858548B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7188302A JP2858548B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918312A true JPH0918312A (ja) | 1997-01-17 |
| JP2858548B2 JP2858548B2 (ja) | 1999-02-17 |
Family
ID=16221240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7188302A Expired - Fee Related JP2858548B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858548B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916421A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | スイッチング回路 |
| JPS5935281A (ja) * | 1982-08-23 | 1984-02-25 | Matsushita Electric Ind Co Ltd | 光学式読取り装置 |
| JPH0191523A (ja) * | 1987-10-02 | 1989-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| JP3121726U (ja) * | 2006-03-06 | 2006-05-25 | 永裕 莊 | 焦点調節モジュール |
-
1995
- 1995-06-30 JP JP7188302A patent/JP2858548B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916421A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | スイッチング回路 |
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|---|---|---|---|---|
| WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
| JPWO2006038612A1 (ja) * | 2004-10-05 | 2008-08-07 | 日本電気株式会社 | 論理回路 |
| US7671652B2 (en) | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
| JP4683234B2 (ja) * | 2004-10-05 | 2011-05-18 | 日本電気株式会社 | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858548B2 (ja) | 1999-02-17 |
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