JPH09185132A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 読出アドレスと書込アドレスとのアドレスの
逆転を検知できるデータ処理装置を提供する。 【解決手段】 データ書込とデータ読出とを同時に実行
可能な記憶手段であるＦＩＦＯメモリ１０２と，ＦＩＦ
Ｏメモリ１０２へのデータ書込を書込開始信号の入力に
より開始するデータ書込手段としての画像入力部１０１
と，ＦＩＦＯメモリ１０２からのデータ読出を読出開始
信号の入力により開始するデータ読出手段としての印刷
制御部１０３と，読出開始信号と書込開始信号との位相
を相対的に可変する開始信号位相可変手段としての位相
変更回路１０７と，試験データを発生する試験書込デー
タ発生手段としてのテストデータ発生回路１２７と，試
験的に読み出したデータを試験データと比較し，等しく
なければエラー信号を発生する比較手段としてのデータ
比較回路１０９とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，デジタル複写機，
プリンタ，ファクシミリ等の分野で利用されるデータ処
理装置に関する。

【０００２】

【従来の技術】従来のデータ処理装置の一例であるデジ
タル複写機としては，例えば，図１６に示すものがあ
る。図１６は，従来のデジタル複写機の構成図である。
デジタル複写機１６０１は，大別すると，原稿（図示せ
ず）の印刷画像を読み取り入力する画像読取部１６０２
と，画像読取部１６０２で入力した画像データに各種処
理を実行する信号処理部１６０３と，信号処理部１６０
３から出力される画像データを印刷用紙（図示せず）に
印刷出力する画像印刷部１６０４とから構成され，これ
らを順次接続した構造である。

【０００３】具体的には，画像読取部１６０２は，コン
タクトガラス１６０５下に，主走査方向に細長いライン
光源１６０６および反射ミラー１６０７からなる第１走
査ユニット１６０８と，一対の反射ミラー１６０９，１
６１０からなる第２走査ユニット１６１１とを，速度比
が二対一となるよう副走査方向に移動自在に支持し，結
像光学系１６１２とＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌ
ｅｄ Ｄｅｖｉｃｅ）センサ１６１３とを順次配置した
構造となっている。

【０００４】また，信号処理部１６０３は，画像読取部
１６０２のＣＣＤセンサ１６１３と接続されたアンプ１
６１４に，Ａ／ＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ
Ｃｏｎｖｅｒｔｏｒ）１６１５，画像データに各種処理
を実行する画像処理部１６１６，画像データを一時記憶
するバッファメモリ１６１７，データ読出の開始タイミ
ングを制御する印刷制御部１６１８，画像データの基づ
いて画像印刷部１６０４を駆動制御するＬＤ（Ｌａｓｅ
ｒ Ｄｉｏｄｅ）変調部１６１９等を順次接続した構造
となっている。

【０００５】さらに，画像印刷部１６０４は，信号処理
部１６０３のＬＤ変調部１６１９と接続されたＬＤ１６
２０の出射光路に，コリメータレンズ１６２１やシリン
ドカルレンズ１６２２を介して主走査方向に回転自在な
ポリゴンミラー１６２３の反射面を位置させ，ポリゴン
ミラー１６２３の主走査方向にｆθレンズ１６２４や反
射ミラー１６２５を介して副走査方向に回転自在な感光
ドラム１６２６の被走査面を位置させた構造となってい
る。

【０００６】なお，この画像印刷部１６０４は，ポリゴ
ンミラー１６２３の主走査光が感光ドラム１６２６に入
射する直前の位置にフォトセンサからなる同期検知器１
６２７が配置されており，この同期検知器１６２７の出
力端子が信号処理部１６０３の印刷制御部１６１８にフ
ィードバック接続されている。

【０００７】以上の構成において，デジタル複写機１６
０１は，原稿から画像データを画像読取部１６０２で読
み取り入力して画像印刷部１６０４で印刷用紙に印刷出
力するようになっており，この過程で画像データを信号
処理部１６０３で一時記憶して画像読取部１６０２の入
力速度と画像印刷部１６０４の出力速度とを調停するよ
うになっている。

【０００８】より詳細には，従来のデジタル複写機１６
０１において，画像読取部１６０２は，コンタクトガラ
ス１６０５に載置された原稿の印刷画像を第１走査ユニ
ット１６０８，第２走査ユニット１６１１で副走査方向
に読み取り走査し，結像光学系１６１２でＣＣＤセンサ
１６１３に結像する。したがって，ＣＣＤセンサ１６１
３は，副走査方向に連続する主走査ラインとしてドット
マトリクスの画像データを１ラインずつ信号処理部１６
０３に出力する。

【０００９】この時，ＣＣＤセンサ１６１３は，１ライ
ンの画像データをライン同期信号ＬＳＹＮＣによりアド
レスをリセットしてから所定の画像クロックで主走査方
向に一画像ずつ出力することになり，この画像データ
は，第１走査ユニット１６０８，第２走査ユニット１６
１１の走査速度やＣＣＤセンサ１６１３の読取周期等に
起因した所定のライン周期で信号処理部１６０３に１ラ
インずつ出力される。

【００１０】そこで，信号処理部１６０３では，１ライ
ンずつ入力される画像データをアンプ１６１４で増幅し
てＡ／ＤＣ１６１５でアナログ値からデジタル値に変換
し，画像処理部１６１６で明度補正処理や変倍処理や編
集処理などの各種処理を実行してからバッファメモリ１
６１７に入力する。その後，詳細は後述するが，印刷制
御部１６１８がバッファメモリ１６１７にタイミング制
御信号を出力するので，このタイミング制御信号にした
がってバッファメモリ１６１７の画像データが印刷制御
部１６１８に読み出される。

【００１１】そこで，印刷制御部１６１８は，範囲制限
やパターン合成などの各種処理を実行してから画像デー
タをＬＤ変調部１６１９に出力するので，ＬＤ変調部１
６１９は，画像データに対応して変調する駆動電流を画
像印刷部１６０４のＬＤ１６２０に出力することにな
る。

【００１２】そして，画像印刷部１６０４では，画像デ
ータに対応して駆動されるＬＤ１６２０の出射光をコリ
メータレンズ１６２１，シリンドカルレンズ１６２２で
収束してポリゴンミラー１６２３で偏向走査し，その走
査光をｆθレンズ１６２４で補正して感光ドラム１６２
６の副走査方向に移動する被走査面に結像する。そこ
で，感光ドラム１６２６の被走査面にドットマトリクス
の静電潜像が形成されるので，これをトナー（図示せ
ず）で現像して印刷用紙に転写することで画像印刷が実
行される。

【００１３】ここで，画像印刷部１６０４では，ポリゴ
ンミラー１６２３の主走査光が感光ドラム１６２６の直
前に入射する同期検知器１６２７が同期検知信号ＤＥＰ
Ｔを出力するので，これが入力される信号処理部１６０
３の印刷制御部１６１８がバッファメモリ１６１７にタ
イミング制御信号を出力するようになっている。このよ
うにすることで，信号処理部１６０３のバッファメモリ
１６１７で一時記憶された画像データは，画像印刷部１
６０４の印刷出力に適正なタイミングで順次読み出され
ることになる。

【００１４】なお，このようなデジタル複写機１６０１
は，画像読取部１６０２から信号処理部１６０３に画像
データを書き込むことと，信号処理部１６０３から画像
印刷部１６０４に画像データを読み出すこととを連続的
に実行するため，信号処理部１６０３のバッファメモリ
１６１７を二系統として２ラインの画像データを１ライ
ンずつ別個に入出力できるようにしている。そこで，一
方のバッファメモリ１６１７に１ラインの画像データを
書き込んでいる時間に，他方のバッファメモリ１６１７
から事前に書き込まれた１ラインの画像データを読み出
すようにし，このようなデータ読出とデータ書込とを二
系統のバッファメモリ１６１７で交互に実行するように
なっている。

【００１５】ところが，デジタル複写機１６０１では，
データ書込の切り替えタイミングより以前にデータ読出
が終了すように設定してあるため，データ読出の速度が
データ書込より遅い場合には対応不能であるという不都
合があった。

【００１６】このため，これを解決した従来のデータ処
理装置として，特開平４−１７０８５７号公報に開示さ
れたものがある。特開平４−１７０８５７号公報のデー
タ処理装置によれば，バッファメモリを二系統のＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリと
して，データ書込とデータ読出とを非同期に開始して同
一周期で実行できるようにし，データ書込よりデータ読
出が高速となるようにしている。

【００１７】このようにすることで，一方のバッファメ
モリにデータ書込とデータ読出とが同時に実行される場
合でも，データ書込よりデータ読出が高速なので書込ア
ドレスが読出アドレスに追い付いたり追い越すようなこ
とがない。

【００１８】また，バッファメモリへの書込タイミング
と読出タイミングの位相を相対的に可変としたことによ
って，１ライン分の記憶容量を持つ一系統のＦＩＦＯ
で，バッファメモリを実現できるものも提案されてい
る。

【００１９】また，１ライン未満の記憶容量を持つ一系
統のＦＩＦＯで，バッファメモリを実現することができ
るものも提案されている。

【００２０】

【発明が解決しようとする課題】しかしながら，従来の
ＦＩＦＯを用いたデータ処理装置によれば，ＦＩＦＯの
長さは，理論的には１ラインの画像データの長さに書込
クロックと読出クロックの周波数差の比をかけた長さ
に，ＦＩＦＯの書込と読出に必要なクロック数を足した
長さでよいが，ＦＩＦＯの記憶容量が１ラインの画像デ
ータに対して短いほど，また，クロックの周波数が離れ
ているほど余裕分が小さくなるため，読出アドレスが書
込アドレスに追い付いてアドレスの逆転が起き，正しく
データ転送ができなくなるという問題点があった。

【００２１】また，書込タイミングと読出タイミングの
位相を変化させる量は，画素密度，紙サイズに応じた値
をソフトウェアにより設定するが，画像入力部の画像遅
延量が大きく変化し，逆転の余裕分を越えた場合には逆
転が起き，正しくデータ転送ができなくなるという問題
点があった。

【００２２】また，画素密度，紙サイズが増えた場合に
は，設定値のテーブルを増やしたり，計算で求めること
をしなければならないという問題点があった。

【００２３】さらに，前記画素密度，紙サイズが増えた
場合の設定を間違えて逆転が起きたとしても，それを検
出する方法がないという問題点があった。

【００２４】本発明は上記に鑑みてなされたものであっ
て，読出アドレスと書込アドレスとのアドレスの逆転を
検知できるデータ処理装置を提供することを目的とす
る。

【００２５】また，本発明は上記に鑑みてなされたもの
であって，読出アドレスと書込アドレスとのアドレスの
逆転が起きないデータ処理装置を提供することを目的を
する。

【００２６】

【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るデータ処理装置は，所定周期の書
込クロックで書込アドレスに対応したデータ書込と前記
書込クロックとは独立した所定周期の読出クロックで読
出アドレスに対応したデータ読出とが同時に実行可能な
記憶手段と，前記記憶手段への前記データ書込を書込開
始信号の入力により開始するデータ書込手段と，前記記
憶手段からの前記データ読出を読出開始信号の入力によ
り開始するデータ読出手段と，前記データ読出手段の読
出開始信号と前記データ書込手段の書込開始信号との位
相を相対的に可変する開始信号位相可変手段と，前記記
憶手段に試験的に書き込む試験データを発生する試験書
込データ発生手段と，前記記憶手段から試験的に読み出
したデータを前記試験データと比較し，等しくなければ
エラー信号を発生する比較手段と，を備えたものであ
る。

【００２７】また，請求項２に係るデータ処理装置は，
前記試験書込データ発生手段が，発生する試験データを
１ライン毎に変化させるものである。

【００２８】また，請求項３に係るデータ処理装置は，
前記試験書込データ発生手段が，発生する試験データを
前記記憶手段の書込アドレスが０に戻る毎に変化させる
ものである。

【００２９】また，請求項４に係るデータ処理装置は，
所定周期の書込クロックで書込アドレスに対応したデー
タ書込と前記書込クロックとは独立した所定周期の読出
クロックで読出アドレスに対応したデータ読出とが同時
に実行可能な記憶手段と，前記記憶手段への前記データ
書込を書込開始信号の入力により開始するデータ書込手
段と，前記記憶手段からの前記データ読出を読出開始信
号の入力により開始するデータ読出手段と，前記データ
読出手段の読出開始信号と前記データ書込手段の書込開
始信号との位相を相対的に可変する開始信号位相可変手
段と，前記記憶手段に試験的に書き込む試験データを発
生する試験書込データ発生手段と，前記記憶手段から試
験的に読み出したデータを前記試験データと比較し等し
くなければエラー信号を発生する比較手段と，を備え，
前記開始信号位相可変手段は，前記比較手段の比較結果
に基づいて，前記位相変更量を変更するものである。

【００３０】また，請求項５に係るデータ処理装置は，
前記試験書込データ発生手段の動作および前記開始信号
位相可変手段の位相変更を，印字用紙幅または画素密度
の変更時に行うものである。

【００３１】また，請求項６に係るデータ処理装置は，
前記開始信号位相可変手段が，前記位相変更量の変化を
除々に行なうとともに，前記比較手段でエラー信号が発
生しなくなるまで位相を変化させ，前記比較手段の比較
結果が等しければ，位相の変化をやめて，前記位相変更
量を決定するものである。

【００３２】また，請求項７に係るデータ処理装置は，
前記開始信号位相可変手段が，前記比較手段でエラー信
号の発生するタイミングに応じて，前記位相変化量を決
定するものである。

【００３３】

【発明の実施の形態】以下，本発明のデータ処理装置を
デジタル複写機に適用した場合を一例として，図面を参
照して詳細に説明する。

【００３４】図１は，本実施例のデジタル複写機の全体
構成図である。本実施例のデジタル複写機は，データ書
込手段としての画像入力部１０１と，記憶手段としての
ＦＩＦＯメモリ１０２と，データ読出手段としての印刷
制御部１０３と，を備えている。

【００３５】さらに，印刷制御部１０３はＬＤ変調部１
０４と接続され，ＬＤ変調部１０４はＬＤ１０５を変調
駆動する。また，ＬＤ１０５から出射されたレーザビー
ムを検知する同期検知器１０６は，印刷制御部１０３と
開始信号位相可変手段としての位相変更回路１０７とに
接続されており，位相変更回路１０７は，画像入力部１
０１と接続されている。

【００３６】また，試験書込データ発生手段としてのテ
ストデータ発生回路１０８がＦＩＦＯメモリ１０２のデ
ータ書込部に，比較手段としてのデータ比較回路１０９
がＦＩＦＯメモリ１０２のデータ読出部に接続されてお
り，データ比較回路１０９のエラー信号出力がＣＰＵ
（図示せず）に接続されている。

【００３７】画像入力部１０１は，ポリゴンモータ同期
信号ＸＰＭＳＹＮＣにより，１ラインの画像データの読
み込みおよび画像処理を開始する。そして，所定の処理
時間後に，書込開始信号ＸＬＳＹＮＣを発生し，所定周
期の書込クロックＷＣＬＫで書込アドレスを順次インク
リメントしてＦＩＦＯメモリ１０２への画像データのデ
ータ書込を開始し，１ラインの画像データをＦＩＦＯメ
モリ１０２へ書き込む。であるから，ポリゴンモータ同
期信号ＸＰＭＳＹＮＣから書込開始信号ＸＬＳＹＮＣの
間には，位相差が存在する。画像処理の処理時間はシス
テムやモードによって異なるので，ポリゴンモータ同期
信号ＸＰＭＳＹＮＣから書込開始信号ＸＬＳＹＮＣの間
の位相差は，システムやモードにより変化し一定しな
い。

【００３８】ＦＩＦＯメモリ１０２は，画像データの主
走査方向の１ライン未満あるいは１ライン以上の記憶容
量を有し，所定周期の書込クロックＷＣＬＫで書込アド
レスに対応したデータ書込と，その書込クロックＷＣＬ
Ｋとは独立した所定周期の読出クロックＲＣＬＫで読出
アドレスに対応したデータ読出とが同時に実行される。

【００３９】このＦＩＦＯメモリ１０２は，書込データ
入力端子Ｄｉｎ，読出画像データ出力端子Ｄｏｕｔ，書
込み用および読出し用のイネーブル入力端子ＸＷＥ，Ｘ
ＲＥ，リセット入力端子ＸＷＲＥＳ，ＸＲＲＥＳ，クロ
ック入力端子ＷＣＬＫ，ＲＣＬＫがそれぞれ設けられて
いる。なお，各英字の頭のＸはアクティブローであるこ
とを表し，各端子の英字名を信号名とする。

【００４０】また，ＦＩＦＯメモリ１０２には，書込ア
ドレスポインタと読出アドレスポインタとが内蔵されて
おり，各ポインタは各リセット信号ＸＷＲＥＳ，ＸＲＲ
ＥＳにより，ポインタアドレス値が０にリセットされ，
また，各々のイネーブル信号ＸＷＥ，ＸＲＥがアクティ
ブな時に，各クロック信号ＷＣＬＫ，ＲＣＬＫによりポ
インタアドレス値がインクリメントされる。各アドレス
ポインタがＦＩＦＯメモリ１０２の記憶容量に相当する
最終アドレスに達した時点で，それぞれのアドレスポイ
ンタは０に戻り，さらに，順次インクリメントしてい
く。

【００４１】印刷制御部１０３は，同期検知信号ＸＤＥ
ＰＴにより作られる読出開始信号ＸＲＲＥＳにより，画
像入力部１０１とは独立した所定周期の読出クロックＲ
ＣＬＫで読出アドレスを順次インクリメントしてＦＩＦ
Ｏメモリ１０２から画像データのデータ読出を開始す
る。読出開始信号ＸＲＲＥＳは，同期検知信号ＸＤＥＰ
Ｔを整形しただけの信号であるので，同期検知信号ＸＤ
ＥＰＴと読出開始信号ＸＲＲＥＳの間には位相差はほと
んど存在しない。

【００４２】位相変更回路１０７は，同期検知信号ＸＤ
ＥＰＴが入力されることにより，その同期検知信号ＸＤ
ＥＰＴの位相を異なった状態で出力させる。この位相が
異なった信号は，画像入力部１０１のＸＰＭＳＹＮＣ端
子に入力される。ここでは，ＸＰＭＳＹＮＣ端子の信号
をポリゴンモータ同期信号ＸＰＭＳＹＮＣという。

【００４３】ポリゴンモータ同期信号ＸＰＭＳＹＮＣの
所定の処理時間後には，書込開始信号ＸＬＳＹＮＣが発
生する。一方，同期検知信号ＸＤＥＰＴは，印刷制御部
１０３のＸＤＥＴＰ端子に入力される。ここで，同期検
知信号ＸＤＥＰＴは整形されて読出開始信号ＸＲＲＥＳ
となる。したがって，読出開始信号ＸＲＲＥＳは，同期
検知信号ＸＤＥＰＴと同位相であるのに対して，書込開
始信号ＸＬＳＹＮＣの位相とは相対的に異なった状態と
なる。この場合，相対的に位相が異なった書込開始信号
ＸＬＳＹＮＣと読出開始信号ＸＲＲＥＳを用いることに
よってＦＩＦＯメモリ１０２の任意のアドレスに対し
て，画像データの書き込みと読み出しが交互にアクセス
できるように制御される。

【００４４】つまり，画像入力部１０１は，入力される
ポリゴンモータ同期信号ＸＰＭＳＹＮＣの所定の処理時
間後に発生する書込開始信号ＸＬＳＹＮＣを書込リセッ
ト信号として画像データをＦＩＦＯメモリ１０２に書き
込み，印刷制御部１０３は，同期検知パルス信号ＸＤＥ
ＰＴ（以下，同期検知信号ＸＤＥＰＴを同期検知パルス
信号ＸＤＥＰＴと記す）を読出開始信号ＸＲＲＥＳとし
てＦＩＦＯメモリ１０２から画像データを読み出すが，
このようなＦＩＦＯメモリ１０２のデータ書込とデータ
読出とは，周期が相違したクロックで独立して実行され
るので，これを無秩序に実行するとデータ書込とデータ
読出のアドレスが交差してエラーを発生することにな
る。

【００４５】画像入力部１０１は，ここでは画像読取部
１１０にアンプ１１１やＡ／Ｄコンバータ１１２を介し
て画像印刷部１１３を接続したような構造となってお
り，図２に示すように，ＦＩＦＯメモリ１０２の書込ク
ロックＷＣＬＫとなる入力画素クロックＳＣＬＫを発生
するクロック発生回路１１４を具備している。図２は，
画像入力部１０１の入出力を示した説明図である。

【００４６】さらに，画像入力部１０１は，ポリゴンモ
ータ同期信号ＸＰＭＳＹＮＣの入力端子，ＦＩＦＯメモ
リ１０２に書き込む画像データの出力端子，ＦＩＦＯメ
モリ１０２の書込のイネーブル信号ＸＷＥとなる主走査
有効領域信号ＸＬＧＡＴＥの出力端子，ＦＩＦＯメモリ
１０２の書込リセット信号ＸＷＲＥＳとなる書込開始信
号ＸＬＳＹＮＣの出力端子等を具備している。

【００４７】印刷制御部１０３は，ＦＩＦＯメモリ１０
２から読み出す画像データの入力端子，ＦＩＦＯメモリ
１０２の読出イネーブル信号ＸＲＥとなるＸＲＥ信号の
出力端子，ＦＩＦＯメモリ１０２の読出リセット信号Ｘ
ＲＲＥＳとなるＸＲＲＥＳ信号の出力端子，ＦＩＦＯメ
モリ１０２の読出クロックＲＣＬＫとなる出力端子，Ｌ
Ｄ変調部１０４を介して画像印刷部１１３に画像データ
を伝送する出力端子，ＬＤ変調部１０４を介して画像印
刷部１１３に画像データを伝送する印刷画素クロックＰ
ＣＬＫの出力端子，読出開始信号となる画像印刷部１１
３の同期検知パルス信号ＸＤＥＰＴの入力端子等を具備
している。

【００４８】そこで，このデジタル複写機の各部の詳細
な説明を，その作用とともに以下に順次説明する。図３
は，デジタル複写機の各信号のタイミングを示す説明図
である。まず，デジタル複写機の画像印刷部１１３で
は，ポリゴンミラー１１５の回転数は，次式として設定
される。

【００４９】

【数１】

【００５０】そこで，このようなポリゴンミラー１１５
がＬＤ１０５の出射光を偏向走査して主走査を形成する
が，この出射光は感光ドラム１１６に入射する直前に同
期検知器１０６に入射するので，この時の同期検知器１
０６は受光に対応して印刷制御部１０３に同期検知パル
ス信号ＸＤＥＰＴを出力する。つまり，同期検知パルス
信号ＸＤＥＰＴは，画像印刷部１１３の１ラインの主走
査毎に一回ずつ出力されることになり，その周期は画像
印刷のライン周期と同一である。そこでこのライン周期
は，次式となる。

【００５１】

【数２】

【００５２】そして，このようなライン周期で画像印刷
部１１３が出力する同期検知パルス信号ＸＤＥＰＴが，
印刷制御部１０３に読出開始信号として入力されること
になる。

【００５３】そこで，印刷制御部１０３は，図４に示す
ように，画像印刷部１１３から同期検知パルス信号ＸＤ
ＥＰＴが入力されるクロック同期回路１１７にクロック
発生回路１１４が接続されており，クロック発生回路１
１４が印刷画素クロックＰＣＬＫを出力するようになっ
ている。図４は，印刷画素クロックＰＣＬＫの出力を示
した説明図である。ここで，印刷画素クロックＰＣＬＫ
はＬＤ印刷周波数でもあり，次式となる。

【００５４】

【数３】

【００５５】なお，この有効走査期間率は，レーザプリ
ンタの場合は通常７０〜８０（％）である。そこで，印
刷制御部１０３では，上述のようにしてクロック発生回
路１１４が発生する印刷画素クロックＰＣＬＫを，クロ
ック同期回路１１７が同期検知パルス信号ＸＤＥＰＴの
入力タイミングに位相を同期させて出力する。なお，ク
ロック発生回路１１４は水晶やセラミックの発振器を利
用してもよいが，ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）周波数シンセサイザを利用すれば周波数を可
変できるので，画素密度や線速の変更に対応することが
できる。

【００５６】また，図１に示したように，画像印刷部１
１３が出力する同期検知パルス信号ＸＤＥＰＴは位相変
更回路１０７にも入力されるので，この位相変更回路１
０７は，同期検知パルス信号ＸＤＥＰＴの周期は変更す
ることなく位相を変更し，ポリゴンモータ同期信号ＸＰ
ＭＳＹＮＣとして画像入力部１０１に出力する。

【００５７】ここで，画像入力部１０１で，クロック発
生回路１１４が発生する入力画素クロックＳＣＬＫの入
力画素周波数が，次式で求められるようになる。

【００５８】

【数４】

【００５９】なお，有効画像率はＣＣＤセンサ１１８に
存在する無効な素子のために発生する期間から算定され
るが，この無効な期間は全体の数％しか必要ないので，
有効画像率は１００（％）に近くなる。そして，画像入
力部１０１では，入力されるポリゴンモータ同期信号Ｘ
ＰＭＳＹＮＣを入力画素クロックＳＣＬＫに同期させ，
ＣＣＤセンサ１１８にシフトパルスとして出力する。

【００６０】そこで，ＣＣＤセンサ１１８では，内蔵し
たシフトレジスタ（図示せず）がシフトパルスでリセッ
トされ，無効なＣＣＤの画素に連続して有効なＣＣＤの
画像データを順次出力するので，この画像データは画像
入力部１０１で各種処理を実行されてからＦＩＦＯメモ
リ１０２に書き込まれる。この時画像入力部１０１で
は，データ伝送が各種処理のために，副走査方向で数ラ
イン，主走査方向で数十から数百ドット遅延するので，
この遅延量に対応して有効な一画素目で主走査有効領域
信号ＸＬＧＡＴＥがアクティブになる。

【００６１】なお，この主走査有効領域信号ＸＬＧＡＴ
Ｅは主走査方向の有効画像領域を示し，これがアクティ
ブになる所定のクロック数前に書込開始信号ＸＬＳＹＮ
Ｃが出力される。そこで，上述のようにして画像入力部
１０１から主走査有効領域信号ＸＬＧＡＴＥと書込開始
信号ＸＬＳＹＮＣとが入力されるＦＩＦＯメモリ１０２
は，画像入力部１０１の入力画素クロックＳＣＬＫを書
込クロックＷＣＬＫとして画像データを順次記憶するこ
とになる。

【００６２】そこで，印刷制御部１０３は，上述のよう
にして画像入力部１０１からＦＩＦＯメモリ１０２に書
き込まれた画像データを読み出してＬＤ変調部１０４か
ら画像印刷部１１３に伝送する機能と，ＦＩＦＯメモリ
１０２のデータ読出を制御する機能とを具備している。

【００６３】まず，図４に示し前述したように，クロッ
ク発生回路１１４が発生する印刷画素クロックは，クロ
ック同期回路１１７で画像印刷部１１３から入力される
同期検知パルス信号ＸＤＥＰＴの入力タイミングに位相
が同期されてＰＣＬＫとなり，ＸＤＥＴＰはＰＣＬＫと
同期されて所定のパルス幅のＸＤＥＴＰ１信号になる。
そこで，クロック同期回路１１７が出力するＸＤＥＴＰ
１信号は，ＸＲＲＥＳ信号としてＦＩＦＯメモリ１０２
に出力され，このＦＩＦＯメモリ１０２で読出リセット
信号ＸＲＲＥＳとなって読出アドレスをリセットするこ
とになる。

【００６４】また，クロック同期回路１１７が出力する
ＸＤＥＴＰ１信号は，読出カウンタである主走査カウン
タ１１９のリセット端子にも出力され，主走査カウンタ
１１９もリセットすることになる。

【００６５】ここで，主走査カウンタ１１９は，ＸＤＥ
ＴＰ１信号でリセットされてＰＣＬＫでインクリメント
されるバイナリーカウンタで，そのカウント値によりレ
ーザビームの主走査位置が判明するようになっている。
そして，主走査カウンタ１１９は，１ラインの走査中に
オーバーフローしないビット数を具備しており，この時
のビット数は，画像印刷部１１３が縦送りするＡ３サイ
ズの印刷用紙に８００ｄｐｉで画像を印刷するならば１
４ビット必要となる。

【００６６】そして，主走査カウンタ１１９には，３個
のコンパレータ１２０，１２１，１２２が接続されてお
り，第１のコンパレータ１２０は，同期検知のためのＬ
Ｄ１０５の強制駆動信号を発生するようになっている。
そこで，第１のコンパレータ１２０には，これに数値を
可変自在に設定する数値設定手段であるＣＰＵ１２３が
Ｉ／Ｆレジスタ１２４を介して接続されており，主走査
カウンタ１１９のカウント値ＡとＣＰＵ１２３で可変自
在にあらかじめ設定された数値Ｂとを比較し，設定した
数値Ｂをカウント値Ａが超過すると出力がアクティブに
なる。そこで，この出力はＢＤ（Ｂｅａｍ Ｄｅｔｅｃ
ｔ）信号として論理和手段である論理和ゲート１２５で
画像データと論理和され，この出力によってＬＤ１０５
は強制的に発光駆動される。

【００６７】この時，ＬＤ１０５の強制駆動のタイミン
グは，主走査光が有効印刷領域を通過してから次の主走
査光が同期検知器１０６に到達する以前とする必要があ
り，また，フレアを防止する必要もあるので，通常は同
期検知器１０６より数（ｍｍ）から十数（ｍｍ）ほど手
前に設定する。そして，上述のようにして強制的に駆動
されるＬＤ１０５の主走査光が同期検知器１０６に入射
すると，同期検知器１０６が出力する同期検知パルス信
号ＸＤＥＰＴがアクティブとなって主走査カウンタ１１
９がリセットされる。そこで，主走査カウンタ１１９が
リセットされるとカウントを再開するので，このカウン
トは画像印刷部１１３のライン周期毎に繰り返されるこ
とになる。

【００６８】また，第２のコンパレータ１２１は，画像
データの印刷タイミングと有効印刷領域とを規定するた
めに設けられており，ＣＰＵ１２３であらかじめ可変自
在に設定される２つの数値Ｃ，Ｄ（Ｃ＜Ｄ）と主走査カ
ウンタ１１９のカウント値Ａとを比較する。そして，カ
ウント値Ａが設定した数値Ｃを超過すると，出力信号Ｘ
ＲＧＡＴＥがアクティブになり，また，カウント値Ａが
設定した数値Ｄを超過すると出力信号ＸＲＧＡＴＥがネ
ガティブとなる。この出力信号ＸＲＧＡＴＥは反転信号
であり，この反転とＦＩＦＯメモリ１０２から読み出さ
れる画像データとを論理積ゲート１２６で論理積するこ
とで，画像データが選択的にマスクされて有効印刷領域
より外方の位置の画像データは遮断される。また，出力
信号ＸＲＧＡＴＥは，ＸＲＥＦ信号としてＦＩＦＯメモ
リ１０２に出力され，このＦＩＦＯメモリ１０２で読出
イネーブル信号ＸＲＥとなって読出動作をイネーブルす
ることになる。つまり，設定した数値Ｃにより画像デー
タの主走査の開始位置が決定され，設定した数値Ｄによ
り主走査の終了位置が決定されるので，これらの数値は
印刷用紙の横幅や搬送位置により変更され，機械誤差の
調整にも利用される。

【００６９】さらに，第３のコンパレータ１２２は，Ｃ
ＰＵ１２３で可変自在にあらかじめ設定される数値Ｅと
主走査カウンタ１１９のカウント値Ａとを比較し，これ
が一致するとパルス信号を発生し，書込開始信号である
ポリゴンミラー同期パルス信号ＸＰＭＳＹＮＣとして画
像入力部１０１に入力される。

【００７０】なお，上述のようなコンパレータ１２０，
１２１，１２２の設定した数値Ｂ，Ｃ，Ｄ，ＥはＣＰＵ
１２３で可変自在に設定することができる。

【００７１】テストデータ発生回路１０８は，ＦＩＦＯ
メモリ１０２のデータ書込部に接続され，書込開始信号
ＸＬＳＹＮＣ，主走査有効領域信号ＸＬＧＡＴＥ，書込
クロックＷＣＬＫが入力される。テストデータ発生回路
１０８では，主走査有効領域信号ＸＬＧＡＴＥがアクテ
ィブな期間，試験データを発生し，試験データは，ＦＩ
ＦＯメモリ１０２の書込データ入力端子Ｄｉｎに出力さ
れる。

【００７２】なお，試験データは，多ビットのデータで
もよいが，後述するようなデータの場合，１ビットのデ
ータでもよい。その場合，ＦＩＦＯメモリ１０２の書込
データ入力端子Ｄｉｎの１ビットのみを接続する。

【００７３】データ比較回路１０９は，ＦＩＦＯメモリ
１０２のデータ読出部に接続され，読出開始信号ＸＲＲ
ＥＳ，読出イネーブル信号ＸＲＥ，読出クロックＲＣＬ
Ｋ，ＦＩＦＯメモリ１０２の読出画像データ出力端子Ｄ
ｏｕｔから出力される読出データが入力される。

【００７４】データ比較回路１０９では，読出イネーブ
ル信号ＸＲＥがアクティブな期間，ＦＩＦＯメモリ１０
２の読出画像データ出力端子Ｄｏｕｔから出力される読
出データを，期待値と比較し，一致しなければエラー信
号を発生する。ＦＩＦＯメモリ１０２の読出画像データ
出力端子Ｄｏｕｔからデータ比較回路１０９に接続され
るデータのビットは，試験データのビットと同じビット
である。エラー信号はＣＰＵ（図示せず）に接続され，
ＣＰＵはデータ転送が正しく行えるかどうかを検知する
ことができる。

【００７５】図５にデータ比較回路１０９の一実施例を
示す。読出開始信号ＸＲＲＥＳ，読出イネーブル信号Ｘ
ＲＥ，読出クロックＲＣＬＫが接続されている第２のテ
ストデータ発生回路１２８は，書込開始信号ＸＬＳＹＮ
Ｃ，主走査有効領域信号ＸＬＧＡＴＥ，書込クロックＷ
ＣＬＫが接続される前述のテストデータ発生回路１０８
と同じもので，読出側の制御信号のタイミングで，前述
のテストデータ発生回路１０８が書込側の制御信号のタ
イミングで出力するのと同じテストデータを期待値とし
て出力する。この期待値はコンパレータ１２９に接続さ
れる。

【００７６】一方，ＦＩＦＯメモリ１０２から読み出さ
れたデータもコンパレータ１２９に接続され，前述の期
待値と比較され，一致しなければ不一致信号を出力す
る。不一致信号はアンドゲート１３７に入力され，アン
ドゲート１３７の他方の入力には，読出イネーブル信号
ＸＲＥをインバータ１３８で反転した信号が接続され，
読出イネーブル信号ＸＲＥがアクティブな期間のみ，ア
ンドゲート１３０から不一致信号が出力される。

【００７７】この出力信号は，オアゲート１３１とＤフ
リップフロップ１３２により構成されるラッチ回路（図
示せず）に入力され，エラー信号として出力される。エ
ラー信号はＣＰＵ（図示せず）に接続され，ＣＰＵはデ
ータ転送が正しく行えるか否かを検知するとができる。
またＤフリップフロップ１３２のリセット端子にはＣＰ
Ｕからのリセット信号が接続され，エラー信号の解除が
できるようになっている。

【００７８】ＦＩＦＯメモリ１０２の記憶容量が，１ラ
イン以上ある場合は，非常に簡単な方法で本発明が実現
できる。画像印刷部１１３が縦送りするＡ３サイズの印
刷用紙に４００ｄｐｉで画像を印刷する場合で，約５ｋ
ワードのライン長のＦＩＦＯメモリ１０２を用いた場合
について，図６〜９を用いて説明する。この場合の有効
印刷画素数は次式で求められ４６７７になる。

【００７９】

【数５】

【００８０】一方，５ｋワードのＦＩＦＯメモリ１０２
のワード数が５０４８ドットであるとすれば，ＦＩＦＯ
メモリ１０２は有効印刷画素数以上あることになる。

【００８１】図６はそのテストデータ発生回路１０８の
一実施例である。ＪＫフリップフロップ１３３のＪ入力
とＫ入力はハイレベルに固定されている。出力端子Ｑは
ＦＩＦＯメモリ１０２の書込データ入力端子Ｄｉｎの１
ビットに接続される。ＪＫフリップフロップ１３３は，
クロック入力端子Ｃに接続された書込開始信号ＸＬＳＹ
ＮＣによりトグル動作をする。そして，１ラインおきに
０と１が交互にＦＩＦＯメモリ１０２に書き込まれる。
１ライン中にはデータの変化はない。

【００８２】図７は，データ比較回路１０９の一実施例
である。ＦＩＦＯメモリ１０２の読出画像データ出力端
子Ｄｏｕｔの１ビットは，第１のＤフリップフロップ１
３４のＤ入力端子とエクスクルーシブオア（排他的論理
和）１３５に入力され，前述のテストデータ発生回路１
０８によりＦＩＦＯメモリ１０２に書き込まれたデータ
が読み出される。

【００８３】第１のＤフリップフロップ１３４のクロッ
ク入力端子Ｃには，読出クロックＲＣＬＫが接続される
ので，第１のＤフリップフロップ１３４の出力に１画素
遅れたデータが出力される。その出力はエクスクルーシ
ブオア１３５の入力端子に入力されるので，主走査方向
に隣接する画素が異なる場合にエクスクルーシブオア１
３５の出力はハイになる。

【００８４】すなわち，ＦＩＦＯメモリ１０２の読出デ
ータが０か１，あるいは１から０に変化すると信号がア
クティブになる。これが，前述の不一致信号となる。第
２のＤフリップフロップ１３６のＤ入力端子には読出イ
ネーブル信号ＸＲＥが接続され，クロック入力端子Ｃに
は，読出クロックＲＣＬＫが接続されるので，第２のＤ
フリップフロップ１３６のＸＱ出力端子は読出イネーブ
ル信号ＸＲＥが１画素遅れて反転して出力される。

【００８５】この出力とエクスクルーシブオア１３５の
出力はアンドゲート１３７に入力され，読出イネーブル
信号ＸＲＥがアクティブな期間のみ，アンドゲート１３
７から不一致信号が出力される。

【００８６】ＦＩＦＯメモリ１０２に書き込んだテスト
データは１ライン中に変化しないので，不一致信号がア
クティブになったということは，ＦＩＦＯメモリ１０２
からデータを正しく読めなかったことになる。その出力
信号は，オアゲート１３９とＤフリップフロップ１４０
により構成されるラッチ回路に入力され，エラー信号と
して出力される。

【００８７】エラー信号はＣＰＵ（図示せず）に接続さ
れ，ＣＰＵはデータ転送が正しく行えるか否かを検知す
ることができる。Ｄフリップフロップ１４０のリセット
端子にはＣＰＵからのリセット信号が接続され，エラー
信号の解除ができるようになっている。また，エラー信
号は第３のＤフリップフロップ１４１のクロック入力端
子Ｃに入力される。第３のＤフリップフロップ１４１の
入力端子Ｄには，主走査カウンタ１１９の出力が接続さ
れており，エラー信号がアクティブになるタイミングで
主走査カウンタ１１９の値をラッチする。第３のＤフリ
ップフロップ１４１の出力をＣＰＵが読める構成にする
ことにより，ＣＰＵはエラーの起きた主走査位置を知る
ことができる。主走査位置が分かるということは，ＦＩ
ＦＯメモリ１０２のアドレスも容易に知ることができ
る。この値により，位相変化量を制御することも可能で
ある。

【００８８】ここで，ＦＩＦＯメモリ１０２の画像デー
タのアドレスを縦軸として画像印刷部１１３の画像印刷
の主走査位置を横軸としたグラフをタイムチャートと共
に特性図として図８および図９に例示する。なお，これ
らのグラフでは，破線はＦＩＦＯメモリ１０２に書き込
む画像データの書込アドレスを意味しており，実線はＦ
ＩＦＯメモリ１０２から読み出す画像データの読出アド
レスを意味している。また，これらのグラフは，最大サ
イズの印刷用紙の場合を示している。さらに，これらの
グラフは，データ書込の書込クロックＷＣＬＫの周波数
が，データ読出の読出クロックＲＣＬＫの周波数よりも
低い場合を例示しているが，データ書込の書込クロック
ＷＣＬＫの周波数が，データ読出の読出クロックＲＣＬ
Ｋの周波数よりも高い場合も同じ構成で実現できる。

【００８９】そこで，印刷制御部１０３がＦＩＦＯメモ
リ１０２から１ラインの画像データを読み出す場合は，
最初に読出リセット信号ＸＲＲＥＳで読出アドレスをリ
セットしてから，読出イネーブル信号ＸＲＥがアクティ
ブな状態で読出クロックＲＣＬＫにしたがって読出アド
レスで画像データを読み出し，この読出動作を実行する
毎に読出アドレスをインクリメントする。そして，読出
イネーブル信号ＸＲＥがアクティブな期間，読出アドレ
スポインタはインクリメントする。Ａ３サイズの短辺の
４００ｄｐｉに対応する画素数である４６７７画素を読
み出すこの例の場合，読出アドレスポインタが４６７７
に達するまでインクリメントされる。

【００９０】ここで，読出イネーブル信号ＸＲＥは，印
刷用紙の主走査方向幅に対応して開始と終了とのタイミ
ングが制御されるので，印刷用紙が最大サイズの場合に
は，図８および図９に示すように，有効走査期間の最初
にアクティブとなって最後にネガティブとなる。また，
印刷用紙が小サイズの場合には，主走査動作と感光ドラ
ム１１６との中央が一致するようアクティブとネガティ
ブとのタイミングが調整される。したがって，印刷用紙
が小サイズの場合には，読み出す画像の画素数が少なく
なるので読出イネーブル信号ＸＲＥのアクティブな時間
は短くなる。

【００９１】一方，ＦＩＦＯメモリ１０２に１ラインの
画像データを書き込む場合は，書込アドレスは，同期検
知パルス信号ＸＤＥＰＴを遅延して作られた書込リセッ
ト信号ＸＷＲＥＳにより書込アドレスがリセットされて
から，書込イネーブル信号ＸＷＥがアクティブな状態で
書込クロックＷＣＬＫにしたがってＦＩＦＯメモリ１０
２に画像データが書き込まれ，この書込動作を実行する
毎に書込アドレスがインクリメントされる。そして，書
込イネーブル信号ＸＷＥがアクティブな期間，書込アド
レスポインタはインクリメントする。Ａ３サイズの短辺
の４００ｄｐｉに対応する画素数である４６７７画素を
書き込むこの例の場合，書込アドレスポインタが４６７
７に達するまでのインクリメントされる。

【００９２】ここで，書込イネーブル信号ＸＷＥは，読
出イネーブル信号ＸＲＥと同様に印刷用紙の主走査方向
幅に対応した期間アクティブになる。印刷用紙が大サイ
ズの場合には，書き込む画像データの画素数が多くなる
ので，書込イネーブル信号ＸＷＥのアクティブ期間は長
くなり，印刷用紙が小サイズの場合には，読み出す画像
の画素数が少なくなるので，書込イネーブル信号ＸＷＥ
のアクティブな時間は短くなる。

【００９３】上述のようなＦＩＦＯメモリ１０２のデー
タ書込とデータ読出とをアドレスで表現すると図８およ
び図９のグラフとなる。これらの例示したグラフでは，
書込クロックＷＣＬＫの周波数が最低で画像入力部１０
１の有効画像が１００（％）に近い場合となっているの
で，破線として例示するように，書込アドレスの図示の
傾斜が最も緩慢となっている。つまり，この書込アドレ
スの傾斜は書込周波数ｆｗと読出周波数ｆｒとの比率で
決定されるので，例えば，書込周波数ｆｗが高くなるに
したがい書込アドレスの傾斜は順次増大する。

【００９４】図８および図９のグラフにおいて，ＦＩＦ
Ｏメモリ１０２の書込動作を示す破線と読出動作を示す
実線が交差することがないようにすれば，同時に独立し
て実行するデータ書込とデータ読出とが干渉しないこと
になる。

【００９５】図８は，位相変化量がほとんどない場合
で，書込動作を示す破線と読出動作を示す実線が交差し
ている。前述のように，書込テストデータは書込リセッ
ト信号ＸＷＲＥＳでトグルしている。この図の場合，左
側の書込サイクルでは１ラインにわたって０を，右側の
書込サイクルでは１ラインから１を書き込んでいる。こ
の図の範囲外になるのがさらに前の書込サイクルでは１
を１ライン書き込んでいる。書込動作と読出動作の交差
する前は，書込動作が読出動作に先行しているので，０
が読め，書込動作と読出動作が交差した後では，読出動
作が書込動作に先行しているので，前のラインのデー
タ，１が読める。

【００９６】すなわち，読出データが１ラインの読出サ
イクルの中で変化する。そこでエラー信号がアクティブ
になるので，ＣＰＵはＦＩＦＯメモリ１０２によるデー
タ転送がエラーを起こしたことを検知することができ
る。また，前述のように，エラーの起きた主走査位置を
知ることできるので，この値により，位相変化量を制御
することも可能である。

【００９７】図９は，位相変更回路１０７により，位相
を変化させて，書込動作を示す破線と読出動作を示す実
線が交差しないようにした場合のタイムチャートであ
る。書込側の制御は図８と同様である。書込動作と読出
動作が交差せず読出動作が書込動作に先行しているの
で，図の左側の読出サイクルでは，前のラインのデー
タ，１が１ラインの読出期間にわたって読める。すなわ
ち読出データが１ラインの読出サイクルの中で変化しな
い。そこでエラー信号はネガティブなままなので，ＣＰ
ＵはＦＩＦＯメモリ１０２によるデータ転送が正しく行
われたことを検知することができる。

【００９８】次に，画像印刷部１１３が縦送りするＡ３
サイズの印刷用紙に８００ｄｐｉで画像を印刷する場合
で，約５ｋワードのライン長のＦＩＦＯメモリ１０２を
用いた場合について，グラフおよびタイムチャートを用
いて説明する。この場合の有効印刷画素数は次式で求め
られ９３５４になる。

【００９９】

【数６】

【０１００】一方，５ｋワードのＦＩＦＯメモリ１０２
のワード数が５０４８ドットであるとすると，ＦＩＦＯ
メモリ１０２は有効印刷画素数の１／２強のライン長し
か持たないことになる。

【０１０１】ここで，ＦＩＦＯメモリ１０２の画像デー
タのアドレスを縦軸として画像印刷部１１３の画像印刷
の主走査位置を横軸としたグラフをタイムチャートと共
に特性図として図１０および図１１に例示する。なお，
これらのグラフの横軸の１周期Ｔは，画像印刷部１１３
のライン周期に相当し，これは副走査方向の画素密度と
線速とで決定される。また，これらのグラフの縦軸の最
大値ＡＰｍａｘはＦＩＦＯメモリ１０２のワード数，す
なわちアドレスポインタの最大値で決定される。アドレ
スポインタの最大値は，ワード数が５０４８のＦＩＦＯ
メモリ１０２を使用したこの例では５０４７になる。

【０１０２】なお，これらのグラフでは，破線はＦＩＦ
Ｏメモリ１０２に書き込む画像データの書込アドレスを
意味しており，実線はＦＩＦＯメモリ１０２から読み出
す画像データの読出アドレスを意味している。また，こ
れらのグラフは，最大サイズの印刷用紙の場合を示して
いる。さらに，図１０のグラフは，データ書込の書込ク
ロックＷＣＬＫの周波数が，データ読出の読出クロック
ＲＣＬＫの周波数よりも低い場合を例示しており，図１
１のグラフは，データ書込の書込クロックＷＣＬＫの周
波数が，データ読出の読出クロックＲＣＬＫの周波数よ
りも高い場合を例示している。

【０１０３】そこで，印刷制御部１０３がＦＩＦＯメモ
リ１０２からｎライン目の画像データを読み出す場合
は，最初に読出リセット信号ＸＲＲＥＳで読出アドレス
をリセットしてから，読出イネーブル信号ＸＲＥがアク
ティブな状態で読出クロックＲＣＬＫにしたがって読出
アドレスで画像データを読み出し，この読出動作を実行
する毎に読出アドレスをインクリメントする。そして，
読出アドレスがＦＩＦＯメモリ１０２の読出アドレスポ
インタの最大値に達すると，この例の場合，読出アドレ
スが５０４７になった次の読出クロックＲＣＬＫで，読
出アドレスポインタは“０”に復帰し，さらにインクリ
メントを続ける。そして，読出イネーブル信号ＸＲＥが
アクティブな期間，読出アドレスポインタはインクリメ
ントする。Ａ３サイズの短辺の８００ｄｐｉに対応する
画素数である９３５４画素を読み出すこの例の場合，読
出アドレスポインタが４３０５に達するまでインクリメ
ントされる。

【０１０４】ここで，読出イネーブル信号ＸＲＥは，印
刷用紙の主走査方向幅に対応して開始と終了とのタイミ
ングが制御されるので，印刷用紙が最大サイズの場合に
は，図１０および図１１に示すように，有効走査期間の
最初にアクティブとなって最後にネガティブとなる。ま
た，印刷用紙が小サイズの場合には，主走査動作と感光
ドラム１４２との中央が一致するようアクティブとネガ
ティブとのタイミングが調整される。したがって，印刷
用紙が小サイズの場合には，読み出す画像の画素数が少
なくなるので，読出イネーブル信号ＸＲＥのアクティブ
な時間は短くなる。

【０１０５】一方，ＦＩＦＯメモリ１０２にｎライン目
の画像データを書き込む場合は，書込アドレスは，ｎ−
１ライン目の同期検知パルス信号ＸＤＥＰＴを遅延して
作られた書込リセット信号ＸＷＲＥＳにより書込アドレ
スがリセットされてから，書込イネーブル信号ＸＷＥが
アクティブな状態で書込クロックＷＣＬＫにしたがって
インクリメントされる。

【０１０６】そして，書込アドレスがＦＩＦＯメモリ１
０２の書込アドレスポインタの最大値に達すると，この
例の場合，書込アドレスが５０４７になった次の書込ク
ロックＷＣＬＫで，書込アドレスポインタは“０”に復
帰し，さらにインクリメントを続ける。そして，書込イ
ネーブル信号ＸＷＥがアクティブな期間，書込アドレス
ポインタはインクリメントする。Ａ３サイズの短辺の８
００ｄｐｉに対応する画素数である９３５４画素を書き
込むこの例の場合，書込アドレスポインタが４３０５に
達するまでインクリメントされる。

【０１０７】ここで，書込イネーブル信号ＸＷＥは，読
出イネーブル信号ＸＲＥと同様に印刷用紙の主走査方向
幅に対応した期間アクティブになる。印刷用紙が大サイ
ズの場合には，書き込む画像データの画素数が多くなる
ので，書込イネーブル信号ＸＷＥのアクティブ期間は長
くなり，印刷用紙が小サイズの場合には，読み出す画像
の画素数が少なくなるので，書込イネーブル信号ＸＷＥ
のアクティブな時間は短くなる。

【０１０８】上述のようなＦＩＦＯメモリ１０２のデー
タ書込とデータ読出とをアドレスで表現すると図１０お
よび図１１のグラフとなる。図１０に例示したグラフで
は，書込クロックＷＣＬＫの周波数が最低で画像入力部
１０１の有効画像が１００（％）に近い場合となってい
るので，これは図１０の破線として例示するように，書
込アドレスの図示の傾斜が最も緩慢となっている。つま
り，この書込アドレスの傾斜は書込周波数ｆｗと読出周
波数ｆｒとの比率で決定されるので，例えば，書込周波
数ｆｗが高くなるにしたがい，書込アドレスの傾斜は順
次増大する。書込周波数ｆｗが読出周波数ｆｒより高い
場合を，図１１に例示する。

【０１０９】図１０および図１１のグラフで，１ライン
の書込動作において，ＦＩＦＯメモリ１０２の１度目の
書込動作を示す破線と２度目の書込動作を示す破線との
間に，ＦＩＦＯメモリ１０２の１度目の読出動作を示す
実線が交差することがないようにし，また，２度目の書
込動作を示す破線の後に２度目の読出動作を示す実線が
交差することがないようにすれば，一度読み出した同じ
アドレスに新しいデータを書き込み，２度目の読出動作
時には新しい画像データを読み出すことが可能になるの
で，同時に独立して実行するデータ書込とデータ読出と
が干渉しないことになる。そこで，同図から容易に確認
できるように，書込リセット信号ＸＷＲＥＳの出力タイ
ミングを適正に調整することで，ＦＩＦＯメモリ１０２
のデータ書込にデータ読出が追い付くことを防止でき
る。

【０１１０】なお，実際にはＦＩＦＯメモリ１０２のデ
ータ書込からデータ読出までは若干の時間を必要とする
ので，これを考慮する必要がある。

【０１１１】図１０および図１１は，位相変更回路１０
７の設定を適正にして，画像データの読出が正しく行わ
れる場合を表している。この位相変更回路１０７の設定
を正しく行うために，テストデータ発生回路１０８とデ
ータ比較回路１０９の動作を図１２から図１５のタイム
チャートを用いて説明する。

【０１１２】図１２から図１５は，図１０の場合と同様
の条件で，書込周波数ｆｗが読出周波数ｆｒより低い場
合で，ＦＩＦＯメモリ１０２を１ラインに２回転する場
合を示している。書込テストデータは，１ラインの書込
の内，１回目の書込データを０とし，ＦＩＦＯメモリ１
０２の書込アドレスが１周して０に戻ってからの２回目
の書込データは１としている。それによって読み出しが
正しく行われれば，読出データは，１ラインの読出の初
めは０で，ＦＩＦＯメモリ１０２の記憶容量を越えたら
２回目から１になるはずである。そこで，データ比較回
路１０９の比較データをそのように発生する。

【０１１３】図１２は，位相変化量がほとんどない場合
を示している。１回目の読出サイクルと１回目の書込サ
イクルで，書込動作を示す破線と読出動作を示す実線が
交差している。書込動作と読出動作の交差する前は書込
動作が読出動作に先行しているので０が読め，書込動作
と読出動作が交差した後では読出動作が書込動作に先行
しているので前のラインの２度目の書込データ１が読め
る。

【０１１４】２回目の書込はアドレス４０３５までしか
書き込まないので，１回目の読出のアドレス４０３６以
降は，前の１回目に書き込まれたデータ０が読める。さ
らに２回目の読出では，１回目に書き込まれたデータが
読めるので０が読める。読出データは，比較データと比
較され，一致しないと，そこでエラー信号がアクティブ
になるので，ＣＰＵはＦＩＦＯメモリ１０２によるデー
タ転送がエラーを起こしたことを検知することができ
る。この例の場合，書込動作と読出動作が交差したタイ
ミングで，エラー信号がアクティブになる。

【０１１５】図１３は，位相変更回路１０７の位相変更
量を図１２より大きくし，１回目の読出サイクルと１回
目の書込サイクルで，書込動作を示す破線と読出動作を
示す実線が交差しないように制御した場合を示してい
る。ただし，ＦＩＦＯメモリ１０２の１度目の書込動作
を示す破線と２度目の書込動作を示す破線との間に，Ｆ
ＩＦＯメモリ１０２の１度目の読出動作を示す実線が入
ってなく，ＦＩＦＯメモリ１０２の２度目の読出動作が
入っているので正しい転送は行えない。ＦＩＦＯメモリ
１０２の１度目の読出動作は１度目の書込動作に先行し
ているので，前のラインの２度目の書込データ１が読め
る。さらに，図１２の場合と同様に，１回目の読出のア
ドレス４０３６以降は０が読め，２回目の読出でも０が
読める。この例の場合，１回目の読出で１が読めた時点
でエラー信号がアクティブになる。

【０１１６】図１４は，位相変更回路１０７の位相変更
量を図１３よりさらに大きくした場合で，１回目の書込
サイクルと２回目の読出サイクルで，書込動作を示す破
線と読出動作を示す実線が交差する場合を示している。
図１３と同様に，ＦＩＦＯメモリ１０２の１度目の読出
動作は１度目の書込動作に先行しているので，前のライ
ンの２度目の書込データ１が読める。さらに，図１２の
場合と同様に，１回目の読出のアドレス４０３６以降は
０が読め，２回目の読出でも書込動作と読出動作の交差
する前は書込動作が読出動作に先行しているので１回目
の書き込みの０が読め，書込動作と読出動作が交差した
後では読出動作が書込動作に先行しているので前のライ
ンの２度目の書込データ１が読める。この例の場合，図
１３の場合と同様に１回目の読出で１が読めた時点でエ
ラー信号がアクティブになる。

【０１１７】図１５は，位相変更回路１０７の位相変更
量を図１４よりさらに大きくした場合で，正しくデータ
転送が行われる場合，すなわち，１ラインの書込動作に
おいて，ＦＩＦＯメモリ１０２の１度目の書込動作を示
す破線と２度目の書込動作を示す破線との間に，ＦＩＦ
Ｏメモリ１０２の１度目の読出動作を示す実線が交差し
ないようにし，２度目の書込動作を示す破線の後に２度
目の読出動作を示す実線が交差することがないようにし
た場合を示している。書込動作と読出動作が交互に行わ
れるので，比較データと同じデータが読み出せる。この
場合，エラー信号はネガティブなままなので，ＣＰＵは
ＦＩＦＯメモリ１０２によるデータ転送が正しく行われ
たことを検知することができる。

【０１１８】図１２から図１５に示したように，位相変
更回路１０７の位相変更量を除々に変化させ，データ比
較回路１０９でエラー信号を発生しなくなるまで位相を
変化し，データ比較回路１０９で等しい結果が得られれ
ば位相の変更をやめることにより，適正な位相変更量を
決定することができる。

【０１１９】これまでは，印刷用紙幅が最大の場合につ
いて説明したが，前述のように，印刷用紙の主走査方向
幅に対応してＦＩＦＯメモリ１０２への読出イネーブル
信号ＸＲＥの開始と終了のタイミングが制御されるの
で，印刷用紙の主走査方向幅が小さい場合には，読出イ
ネーブル信号ＸＲＥの開始タイミングは遅れ，終了タイ
ミングは早まることになる。この場合，ＦＩＦＯメモリ
１０２への書込開始タイミングもあわせて遅らせない
と，書込アドレスと読出アドレスの交差が起き，エラー
が発生する可能性がある。そのため，書込開始信号のタ
イミングを印刷用紙の主走査方向幅に対応して調整す
る。

【０１２０】このテストデータの書込，読出，エラーの
検出および位相変更量の設定は，印刷ジョブ間，すなわ
ち紙間の印字用紙幅や画素密度が変更されたときに実行
される。

【０１２１】なお，本実施例ではデータ処理装置として
デジタル複写機を例示し，ＣＣＤセンサ１１８で光学入
力する画像データをＦＩＦＯメモリ１０２にデータ書込
する画像入力部１０１をデータ書込手段として例示し，
ＦＩＦＯメモリ１０２からデータ読出する画像データを
画像印刷部１１３で印刷出力する印刷制御部１０３をデ
ータ読出手段として例示したが，本発明は上記実施例に
限定されるものではない。例えば，ホストコンピュータ
から受信する画像データをＦＩＦＯメモリ１０２にデー
タ書込するものや，ＦＩＦＯメモリ１０２からデータ読
出する画像データをディスプレイで表示出力するものを
具備したＤＴＰ（Ｄｅｓｋ Ｔｏｐ Ｐｕｂｌｉｓｈｉ
ｎｇ）システムなどもデータ処理装置として実現可能で
ある。

【０１２２】

【発明の効果】以上説明したように，本発明のデータ処
理装置（請求項１）によれば，所定周期の書込クロック
で書込アドレスに対応したデータ書込と前記書込クロッ
クとは独立した所定周期の読出クロックで読出アドレス
に対応したデータ読出とが同時に実行可能な記憶手段
と，前記記憶手段への前記データ書込を書込開始信号の
入力により開始するデータ書込手段と，前記記憶手段か
らの前記データ読出を読出開始信号の入力により開始す
るデータ読出手段と，前記データ読出手段の読出開始信
号と前記データ書込手段の書込開始信号との位相を相対
的に可変する開始信号位相可変手段と，前記記憶手段に
試験的に書き込む試験データを発生する試験書込データ
発生手段と，前記記憶手段から試験的に読み出したデー
タを前記試験データと比較し，等しくなければエラー信
号を発生する比較手段と，を備えたため，データ書込手
段が記憶手段に試験書込データ発生手段が発生した試験
データを書き込んで，データ読出手段がそれを読み出し
て，さらに，比較手段が比較することにより，記憶手段
のアドレスの逆転を検知することができる。

【０１２３】また，本発明のデータ処理装置（請求項
２）によれば，前記試験書込データ発生手段が，発生す
る試験データを，１ライン毎に変化させるため，１ライ
ン以上の記憶容量を持つ記憶手段の画像データのアドレ
スの逆転を検知することができる。

【０１２４】また，本発明のデータ処理装置（請求項
３）によれば，前記試験書込データ発生手段が，発生す
る試験データを，前記記憶手段の書込アドレスが０に戻
る毎に変化させるため，１ライン未満の記憶容量を持つ
記憶手段の画像データのアドレスの逆転を検知すること
ができる。

【０１２５】また，本発明のデータ処理装置（請求項
４）によれば，所定周期の書込クロックで書込アドレス
に対応したデータ書込と前記書込クロックとは独立した
所定周期の読出クロックで読出アドレスに対応したデー
タ読出とが同時に実行可能な記憶手段と，前記記憶手段
への前記データ書込を書込開始信号の入力により開始す
るデータ書込手段と，前記記憶手段からの前記データ読
出を読出開始信号の入力により開始するデータ読出手段
と，前記データ読出手段の読出開始信号と前記データ書
込手段の書込開始信号との位相を相対的に可変する開始
信号位相可変手段と，前記記憶手段に試験的に書き込む
試験データを発生する試験書込データ発生手段と，前記
記憶手段から試験的に読み出したデータを前記試験デー
タと比較し等しくなければエラー信号を発生する比較手
段と，を備え，前記開始信号位相可変手段は，前記比較
手段の比較結果に基づいて，前記位相変更量を変更する
ため，データ書込手段が記憶手段に試験書込データ発生
手段が発生した試験データを書き込んで，データ読出手
段がそれを読み出して，さらに，比較手段が比較するこ
とにより，記憶手段のアドレスの逆転を検知することが
できるとともに，書込と読出の位相を制御するので，記
憶手段のアドレスの逆転が起きないようにすることがで
きる。

【０１２６】また，本発明のデータ処理装置（請求項
５）によれば，前記試験書込データ発生手段の動作およ
び前記開始信号位相可変手段の位相変更を，印字用紙幅
または画素密度の変更時に行うため，記憶手段のアドレ
スの逆転が起きないように位相を適正に設定することが
できるので，記憶手段のアドレスの逆転が起きないよう
にすることができる。

【０１２７】また，本発明のデータ処理装置（請求項
６）によれば，前記開始信号位相可変手段が，前記位相
変更量の変化を除々に行なうとともに，前記比較手段で
エラー信号が発生しなくなるまで位相を変化し，前記比
較手段で比較した結果が等しければ変化をやめ，前記位
相変更量を決定する，すなわち，開始信号位相可変手段
の位相変更量を除々に変化させ，比較手段でエラー信号
の発生しなくなるまで位相を変化し，比較手段で等しい
結果が得られれば変化をやめ，位相変更量を決定するた
め，計算することない，換言すれば，容易に，記憶手段
のアドレスの逆転が起きないように位相を適正に設定す
ることができる。

【０１２８】また，本発明のデータ処理装置（請求項
７）によれば，前記開始信号位相可変手段が，前記比較
手段でエラー信号の発生するタイミングに応じて，前記
位相変化量を決定する，すなわち，比較手段でエラー信
号を発生するタイミングに応じて，開始信号位相可変手
段が位相変化量を決定するため，早い動作で記憶手段の
アドレスの逆転が起きないように位相を適正に設定する
ことができる。

【図面の簡単な説明】

【図１】本実施例のデータ処理装置の全体を示した構成
図である。

【図２】画像入力部の入出力を示した説明図である。

【図３】データ処理装置の各信号のタイミングを示した
説明図である。

【図４】印刷画素クロックＰＣＬＫの出力を示した説明
図である。

【図５】データ比較回路の一実施例を示した構成図であ
る。

【図６】テストデータ発生回路の一実施例を示した構成
図である。

【図７】データ比較回路の一実施例を示した構成図であ
る。

【図８】位相変化量がほとんどない場合で，書込動作を
示す破線と読出動作を示す実線が交差している場合を示
した説明図である。

【図９】位相変更回路により位相を変化させて，書込動
作を示す破線と読出動作を示す実線が交差しないように
した場合のタイムチャートを示した説明図である。

【図１０】データ書込の書込クロックＷＣＬＫの周波数
が，データ読出の読出クロックＲＣＬＫの周波数よりも
低い場合を示した説明図である。

【図１１】データ書込の書込クロックＷＣＬＫの周波数
が，データ読出の読出クロックＲＣＬＫの周波数よりも
高い場合を示した説明図である。

【図１２】位相変化量がほとんどない場合を示した説明
図である。

【図１３】位相変更回路の位相変更量を図１２より大き
くし，１回目の読出サイクルと１回目の書込サイクル
で，書込動作を示す破線と読出動作を示す実線が交差し
ないように制御した場合を示した説明図である。

【図１４】位相変更回路の位相変更量を図１３よりさら
に大きくした場合で，１回目の書込サイクルと２回目の
読出サイクルで，書込動作を示す破線と読出動作を示す
実線が交差する場合を示した説明図である。

【図１５】位相変更回路の位相変更量を図１４よりさら
に大きくした場合で，正しくデータ転送が行われる場合
で，正しくデータ転送が行われる場合を示した説明図で
ある。

【図１６】従来のデジタル複写機の構成図である。

【符号の説明】

１０１ 画像入力部 １０２ ＦＩＦＯメモリ １０３ 印刷制御部 １０７ 位相変更回路 １０８，１２８ テストデータ発生回路 １０９ データ比較回路 １１０ 画像読取部 １１３ 画像印刷部 １１４ クロック発生回路 １１７ クロック同期回路 ＰＣＬＫ 印刷画素クロック ＲＣＬＫ 読出クロック ＳＣＬＫ 入力画像クロック ＷＣＬＫ 書込クロック ＸＷＥ 書込イネーブル信号 ＸＲＥ 読出イネーブル信号 ＸＷＲＥＳ 書込リセット信号 ＸＲＲＥＳ 読出開始信号または読出リセット信号 ＸＤＥＰＴ 同期検知信号または同期検知パルス信号 ＸＬＳＹＮＣ 書込開始信号 ＸＬＧＡＴＥ 主走査有効領域信号 ＸＲＧＡＴＥ 出力信号 ＸＰＭＳＹＮＣ ポリゴンモータ同期信号またはポリ
ゴンミラー同期パルス信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 3/12 Ｇ０６Ｆ 3/12 Ｋ Ｈ０４Ｎ 1/00 Ｈ０４Ｎ 1/00 Ｅ 1/19 1/21 1/21 1/387 1/387 1/04 １０３Ｚ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 所定周期の書込クロックで書込アドレス
   に対応したデータ書込と前記書込クロックとは独立した
   所定周期の読出クロックで読出アドレスに対応したデー
   タ読出とが同時に実行可能な記憶手段と，前記記憶手段
   への前記データ書込を書込開始信号の入力により開始す
   るデータ書込手段と，前記記憶手段からの前記データ読
   出を読出開始信号の入力により開始するデータ読出手段
   と，前記データ読出手段の読出開始信号と前記データ書
   込手段の書込開始信号との位相を相対的に可変する開始
   信号位相可変手段と，前記記憶手段に試験的に書き込む
   試験データを発生する試験書込データ発生手段と，前記
   記憶手段から試験的に読み出したデータを前記試験デー
   タと比較し，等しくなければエラー信号を発生する比較
   手段と，を備えたことを特徴とするデータ処理装置。
2. 【請求項２】 前記試験書込データ発生手段は，発生す
   る試験データを，１ライン毎に変化させることを特徴と
   する請求項１記載のデータ処理装置。
3. 【請求項３】 前記試験書込データ発生手段は，発生す
   る試験データを，前記記憶手段の書込アドレスが０に戻
   る毎に変化させることを特徴とする請求項１記載のデー
   タ処理装置。
4. 【請求項４】 所定周期の書込クロックで書込アドレス
   に対応したデータ書込と前記書込クロックとは独立した
   所定周期の読出クロックで読出アドレスに対応したデー
   タ読出とが同時に実行可能な記憶手段と，前記記憶手段
   への前記データ書込を書込開始信号の入力により開始す
   るデータ書込手段と，前記記憶手段からの前記データ読
   出を読出開始信号の入力により開始するデータ読出手段
   と，前記データ読出手段の読出開始信号と前記データ書
   込手段の書込開始信号との位相を相対的に可変する開始
   信号位相可変手段と，前記記憶手段に試験的に書き込む
   試験データを発生する試験書込データ発生手段と，前記
   記憶手段から試験的に読み出したデータを前記試験デー
   タと比較し等しくなければエラー信号を発生する比較手
   段と，を備え，前記開始信号位相可変手段は，前記比較
   手段の比較結果に基づいて，前記位相変更量を変更する
   ことを特徴とするデータ処理装置。
5. 【請求項５】 前記試験書込データ発生手段の動作およ
   び前記開始信号位相可変手段の位相変更は，印字用紙幅
   または画素密度の変更時に行うことを特徴とする請求項
   ４記載のデータ処理装置。
6. 【請求項６】 前記開始信号位相可変手段は，前記位相
   変更量の変化を除々に行なうとともに，前記比較手段で
   エラー信号が発生しなくなるまで位相を変化させ，前記
   比較手段の比較結果が等しければ，位相の変化をやめ
   て，前記位相変更量を決定することを特徴とする請求項
   ４記載のデータ処理装置。
7. 【請求項７】 前記開始信号位相可変手段は，前記比較
   手段でエラー信号の発生するタイミングに応じて，前記
   位相変化量を決定することを特徴とする請求項４記載の
   データ処理装置。