JPH09186195A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09186195A JPH09186195A JP7354176A JP35417695A JPH09186195A JP H09186195 A JPH09186195 A JP H09186195A JP 7354176 A JP7354176 A JP 7354176A JP 35417695 A JP35417695 A JP 35417695A JP H09186195 A JPH09186195 A JP H09186195A
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- Japan
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- semiconductor device
- substrate
- electrical inspection
- electrical
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 実装後も電気検査が行える電気検査用パッド
の配線が高密度でなかった。 【解決手段】 半導体チップ４の外周部のプリント配線
基板１に実装後の電気検査のための電気検査用パッド１
１を設ける。これらの電気検査用パッド１１は２列に配
線され、また、千鳥状に配列されている。
の配線が高密度でなかった。 【解決手段】 半導体チップ４の外周部のプリント配線
基板１に実装後の電気検査のための電気検査用パッド１
１を設ける。これらの電気検査用パッド１１は２列に配
線され、また、千鳥状に配列されている。
Description
【０００１】
【発明の属する技術分野】本発明はたとえばボールグリ
ッドアレイ（ＢＧＡ）型の半導体装置、特に、その電気
検査に関する。
ッドアレイ（ＢＧＡ）型の半導体装置、特に、その電気
検査に関する。
【０００２】
【従来の技術】従来のＢＧＡ型半導体装置を図５，図６
を参照して説明する。なお、図５の（Ａ），（Ｂ）は上
面図、下面図であり、図６の（Ａ）は断面図である。ま
た、図６の（Ｂ）はプリント配線基板（ＰＣＢ）の上面
図である。厚さ０．１〜２mm、外形寸法２０〜５０mmの
ＰＣＢ１の表面には、銅等よりなる導電配線２が形成さ
れ、ビスマレイミドトリアジン（ＢＴ樹脂）を含浸した
ガラスが敷布されている。また、ＰＣＢ１の上面の素子
搭載部３には半導体チップ４が銀ペーストにより装着さ
れ、この半導体チップ４の電気パッド４ａと導電配線２
のインナリード５とがボンディングワイヤ６によって電
気的に接続されている。半導体チップ４はボンディング
ワイヤ６と共にトランスファモールドによってモールド
樹脂層７によって封止される。
を参照して説明する。なお、図５の（Ａ），（Ｂ）は上
面図、下面図であり、図６の（Ａ）は断面図である。ま
た、図６の（Ｂ）はプリント配線基板（ＰＣＢ）の上面
図である。厚さ０．１〜２mm、外形寸法２０〜５０mmの
ＰＣＢ１の表面には、銅等よりなる導電配線２が形成さ
れ、ビスマレイミドトリアジン（ＢＴ樹脂）を含浸した
ガラスが敷布されている。また、ＰＣＢ１の上面の素子
搭載部３には半導体チップ４が銀ペーストにより装着さ
れ、この半導体チップ４の電気パッド４ａと導電配線２
のインナリード５とがボンディングワイヤ６によって電
気的に接続されている。半導体チップ４はボンディング
ワイヤ６と共にトランスファモールドによってモールド
樹脂層７によって封止される。
【０００３】他方、ＰＣＢ１の裏面においては、直径
０．５〜０．８mmの半田ボール端子８が１．２７mmピッ
チで格子状に配列されており、これら半田ボール端子８
は半田ボールパッド（図示せず）上に形成され、導電配
線９及びビアホール１０を介してＰＣＢ１の表面の導電
配線２に接続されている。
０．５〜０．８mmの半田ボール端子８が１．２７mmピッ
チで格子状に配列されており、これら半田ボール端子８
は半田ボールパッド（図示せず）上に形成され、導電配
線９及びビアホール１０を介してＰＣＢ１の表面の導電
配線２に接続されている。
【０００４】図５、図６のＢＰＧ型半導体装置において
は、実装前にあっては、半田ボール端子８に測定用フロ
ーブを直接当てることにより電気検査を行うことができ
る。
は、実装前にあっては、半田ボール端子８に測定用フロ
ーブを直接当てることにより電気検査を行うことができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、図５、
図６のＢＰＧ型半導体装置においては、実装後において
は、半田ボール端子８が半導体装置と実装基板（図示せ
ず）との間の０．４〜０．８mm程度のに格子状に存在す
るので、半田ボール端子８に測定用プローグを当てるこ
とはできず、従って、電気検査を行うことができない。
なお、実装後も電気検査を行えるように基板の上面に１
列の電気検査用パッドを設けることが知られているが
（参照：特開平１−２２０８５５号）、電気検査用パッ
ドの配列が効率的でなかった。従って、本発明の目的
は、半導体装置において、実装後も電気検査が行える電
気検査用パッドの効率的な配列を提供するものである。
図６のＢＰＧ型半導体装置においては、実装後において
は、半田ボール端子８が半導体装置と実装基板（図示せ
ず）との間の０．４〜０．８mm程度のに格子状に存在す
るので、半田ボール端子８に測定用プローグを当てるこ
とはできず、従って、電気検査を行うことができない。
なお、実装後も電気検査を行えるように基板の上面に１
列の電気検査用パッドを設けることが知られているが
（参照：特開平１−２２０８５５号）、電気検査用パッ
ドの配列が効率的でなかった。従って、本発明の目的
は、半導体装置において、実装後も電気検査が行える電
気検査用パッドの効率的な配列を提供するものである。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、基板と、基板の一主面に搭載された半導
体チップとを有する半導体装置において、基板の一主面
上の半導体チップの外周部に配列された複数列の電気検
査用パッドを設けたものである。また、電気検査用パッ
ドを千鳥状に配列する。さらに、基板が複数段に形成さ
れているときに、電気検査用パッドを格段に設ける。こ
れにより、電気検査用パッドが効率よく配列される。
めに本発明は、基板と、基板の一主面に搭載された半導
体チップとを有する半導体装置において、基板の一主面
上の半導体チップの外周部に配列された複数列の電気検
査用パッドを設けたものである。また、電気検査用パッ
ドを千鳥状に配列する。さらに、基板が複数段に形成さ
れているときに、電気検査用パッドを格段に設ける。こ
れにより、電気検査用パッドが効率よく配列される。
【０００７】
【発明の実施の形態】図１、図２は本発明に係るＢＧＡ
型半導体装置の第１の実施の形態を示す。なお、図１の
（Ａ），（Ｂ）は上面図、下面図であり、図２の（Ａ）
は断面図である。また、図２の（Ｂ）はＰＣＢの上面図
である。すなわち、半導体チップ４の外周部のＰＣＢ１
上に２列の電気検査用パッド１１が千鳥状に配列されて
いる。その詳細を図２の（Ｂ）に示すように、各電気検
査用パッド１１はビアホール１０に電気的に接続されて
いる。従って、各電気検査用パッド１１は導電配線２及
びインナリード５を介して半導体チップ４に電気的に接
続されると共に、導電配線９を介して半田ボール端子８
に電気的に接続されている。なお、電気検査用パッド１
１の表面はニッケルもしくは金メッキを施してある。
型半導体装置の第１の実施の形態を示す。なお、図１の
（Ａ），（Ｂ）は上面図、下面図であり、図２の（Ａ）
は断面図である。また、図２の（Ｂ）はＰＣＢの上面図
である。すなわち、半導体チップ４の外周部のＰＣＢ１
上に２列の電気検査用パッド１１が千鳥状に配列されて
いる。その詳細を図２の（Ｂ）に示すように、各電気検
査用パッド１１はビアホール１０に電気的に接続されて
いる。従って、各電気検査用パッド１１は導電配線２及
びインナリード５を介して半導体チップ４に電気的に接
続されると共に、導電配線９を介して半田ボール端子８
に電気的に接続されている。なお、電気検査用パッド１
１の表面はニッケルもしくは金メッキを施してある。
【０００８】このように、図１、図２においては、電気
検査用パッド１１は２列かつ千鳥状にして高密度に配列
されているので、実装後も測定用プローブを電気検査用
パッド１１に当てることにより電気検査できる高密度実
装の効率化を達成できる。なお、図１、図２において
は、電気検査用パッド１１を３列以上にすることもでき
る。また、ＰＣＢ１が多層の場合、各層の段差に電気検
査用パッドを設けることもできる。
検査用パッド１１は２列かつ千鳥状にして高密度に配列
されているので、実装後も測定用プローブを電気検査用
パッド１１に当てることにより電気検査できる高密度実
装の効率化を達成できる。なお、図１、図２において
は、電気検査用パッド１１を３列以上にすることもでき
る。また、ＰＣＢ１が多層の場合、各層の段差に電気検
査用パッドを設けることもできる。
【０００９】図３、図４は本発明に係るＢＧＡ型半導体
装置の第２の実施の形態を示し、キャビティダウン型プ
ラスチックＢＧＡ型半導体装置に適用したものである。
尚、図３の（Ａ），（Ｂ）は上面図、下面図であり、図
４は断面図である。図３、図４においては、３層のＰＣ
Ｂ１ａ，１ｂ，１ｃの中央の貫通孔上にヒートシンク２
１を設け、このヒートシンク２１に半導体チップ４を銀
ペーストにより装着する。半導体チップ４の電気パッド
４ａとＰＣＢ１ｂ，１ｃの導電配線のインナリード（図
示せず）とがボンディングワイヤ６によって電気的に接
続されている。ＰＣＢ１ａ，１ｂ，１ｃ，ヒートシンク
２１によて囲まれたキャビティ２２には液状樹脂２３を
流し込み、半導体チップ４及びボンディングワイヤ６を
蓋２４により封入する。
装置の第２の実施の形態を示し、キャビティダウン型プ
ラスチックＢＧＡ型半導体装置に適用したものである。
尚、図３の（Ａ），（Ｂ）は上面図、下面図であり、図
４は断面図である。図３、図４においては、３層のＰＣ
Ｂ１ａ，１ｂ，１ｃの中央の貫通孔上にヒートシンク２
１を設け、このヒートシンク２１に半導体チップ４を銀
ペーストにより装着する。半導体チップ４の電気パッド
４ａとＰＣＢ１ｂ，１ｃの導電配線のインナリード（図
示せず）とがボンディングワイヤ６によって電気的に接
続されている。ＰＣＢ１ａ，１ｂ，１ｃ，ヒートシンク
２１によて囲まれたキャビティ２２には液状樹脂２３を
流し込み、半導体チップ４及びボンディングワイヤ６を
蓋２４により封入する。
【００１０】さらに、ＰＣＢ１ｂの外周部に電気検査用
パッド２５を設けている。この電気検査用パッド２５は
ビアホール１０ａに電気的に接続されている。従って、
電気検査用パッド２５はＰＣＢ１ｂ上の導電配線及びイ
ンナリードを介して半導体チップ４に電気的に接続され
ると共に、半田ボール端子８に電気的に接続されてい
る。同様に、ＰＣＢ１ｃの外周部に電気検査用パッド２
６を設けている。この電気検査用パッド２５はビアホー
ル１０ｂに電気的に接続されている。従って、電気検査
用パッド２６はＰＣＢ１ｃ上の導電配線及びインナリー
ドを介して半導体チップ４に電気的に接続されると共
に、半田ボール端子８に電気的に接続されている。
パッド２５を設けている。この電気検査用パッド２５は
ビアホール１０ａに電気的に接続されている。従って、
電気検査用パッド２５はＰＣＢ１ｂ上の導電配線及びイ
ンナリードを介して半導体チップ４に電気的に接続され
ると共に、半田ボール端子８に電気的に接続されてい
る。同様に、ＰＣＢ１ｃの外周部に電気検査用パッド２
６を設けている。この電気検査用パッド２５はビアホー
ル１０ｂに電気的に接続されている。従って、電気検査
用パッド２６はＰＣＢ１ｃ上の導電配線及びインナリー
ドを介して半導体チップ４に電気的に接続されると共
に、半田ボール端子８に電気的に接続されている。
【００１１】このように、図３、図４においては、電気
検査用パッド２５，２６はＰＣＢ１ｂ，１ｃの段を跨い
で２列かつ千鳥状にして高密度に配列されているので、
実装後も測定用プローブを電気検査用パッド２５，２６
に当てることにより電気検査できる高密度実装の効率化
を達成できる。また、図３、図４においては、ＰＣＢが
より多層となって内層に多くの配線を設けるようになっ
ても、各端子のメッキ引出線も多層となるので、これを
利用している。従って、無駄な配線の引回し、ビアホー
ルはなく、動作周波数が高い半導体チップ４に特に有効
である。また、各層に電気検査用パッド２５，２６を設
けているので、電源線、接地線、信号線のインダクタン
スの低減にも有効である。
検査用パッド２５，２６はＰＣＢ１ｂ，１ｃの段を跨い
で２列かつ千鳥状にして高密度に配列されているので、
実装後も測定用プローブを電気検査用パッド２５，２６
に当てることにより電気検査できる高密度実装の効率化
を達成できる。また、図３、図４においては、ＰＣＢが
より多層となって内層に多くの配線を設けるようになっ
ても、各端子のメッキ引出線も多層となるので、これを
利用している。従って、無駄な配線の引回し、ビアホー
ルはなく、動作周波数が高い半導体チップ４に特に有効
である。また、各層に電気検査用パッド２５，２６を設
けているので、電源線、接地線、信号線のインダクタン
スの低減にも有効である。
【００１２】なお、上述の実施の形態においては、電気
検査用パッドを用いて半田ボール端子の電気的接続の検
査もできる。
検査用パッドを用いて半田ボール端子の電気的接続の検
査もできる。
【００１３】
【発明の効果】以上説明したように本発明によれば、実
装後も電気検査できる高密度実装の効率化を達成でき
る。
装後も電気検査できる高密度実装の効率化を達成でき
る。
【図１】本発明に係るＢＧＡ型半導体装置の第１の実施
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
【図２】本発明に係るＢＧＡ型半導体装置の第１の実施
の形態を示し、（Ａ）は断面図、（Ｂ）はＰＣＢの上面
図である。
の形態を示し、（Ａ）は断面図、（Ｂ）はＰＣＢの上面
図である。
【図３】本発明に係るＢＧＡ型半導体装置の第２の実施
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
【図４】本発明に係るＢＧＡ型半導体装置の第２の実施
の形態を示す断面図である。
の形態を示す断面図である。
【図５】従来のＢＧＡ型半導体装置を示し、（Ａ）は上
面図、（Ｂ）は下面図である。
面図、（Ｂ）は下面図である。
１，１ａ，１ｂ，１ｃ…ＰＣＢ ２…電気配線 ３…素子搭載部 ４…半導体チップ ４ａ…電気パッド ５…インナリード ６…ボンディングワイヤ ７…モールド樹脂層 ８…半田ボール端子 ９…導電配線 １０…ビアホール １１…電気検査用パッド ２１…ヒートシンク ２２…キャビティ ２３…液状樹脂 ２４…蓋 ２５，２６…電気検査用パッド
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年４月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係るＢＧＡ型半導体装置の第１の実施
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
【図２】本発明に係るＢＧＡ型半導体装置の第１の実施
の形態を示し、（Ａ）は断面図、（Ｂ）はＰＣＢの上面
図である。
の形態を示し、（Ａ）は断面図、（Ｂ）はＰＣＢの上面
図である。
【図３】本発明に係るＢＧＡ型半導体装置の第２の実施
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
の形態を示し、（Ａ）は上面図、（Ｂ）は下面図であ
る。
【図４】本発明に係るＢＧＡ型半導体装置の第２の実施
の形態を示す断面図である。
の形態を示す断面図である。
【図５】従来のＢＧＡ型半導体装置を示し、（Ａ）は上
面図、（Ｂ）は下面図である。
面図、（Ｂ）は下面図である。
【図６】従来のＢＧＡ型半導体装置を示し、（Ａ）は断
面図、（Ｂ）はプリント配線基板の上面図である。
面図、（Ｂ）はプリント配線基板の上面図である。
【符号の説明】 １，１ａ，１ｂ，１ｃ…ＰＣＢ ２…電気配線 ３…素子搭載部 ４…半導体チップ ４ａ…電気パッド ５…インナリード ６…ボンディングワイヤ ７…モールド樹脂層 ８…半田ボール端子 ９…導電配線 １０…ビアホール １１…電気検査用パッド ２１…ヒートシンク ２２…キャビティ ２３…液状樹脂 ２４…蓋 ２５，２６…電気検査用パッド
Claims (10)
- 【請求項１】 基板（１）と、 該基板の一主面に搭載された半導体チップ（４）と、 前記基板の一主面上の前記半導体チップの外周部に配列
された複数列の電気検査用パッド（１１）とを具備する
半導体装置。 - 【請求項２】 前記電気検査用パッドが千鳥状に配列さ
れた請求項１に記載の半導体装置。 - 【請求項３】 前記基板が複数段に形成され、前記電気
検査用パッドが該格段に分配されている請求項１に記載
の半導体装置。 - 【請求項４】 一主面に半田ボール端子（８）が設けら
れた基板（１）と、 該基板の他の主面に搭載された半導体チップ（４）と、 前記基板の他の主面上の前記半導体チップの外周部に配
列され、前記半田ボール端子に電気的に接続された複数
列の電気検査用パッド（１１）とを具備する半導体装
置。 - 【請求項５】 前記電気検査用パッドが千鳥状に配列さ
れた請求項４に記載の半導体装置。 - 【請求項６】 前記基板が複数段に形成され、前記電気
検査用パッドが該各段に分配されている請求項４に記載
の半導体装置。 - 【請求項７】 キャビティ（２２）を形成し外周部に段
差を有する多層基板（１１ａ，１１ｂ，１１ｃ）と、 該多層基板の一方側に前記キャビティを塞ぐように設け
られたヒートシンク（２１）と、 該ヒートシンクの前記キャビティ内に搭載された半導体
チップ（４）と、 前記多層基板の各段差に配列された複数列の電気検査用
パッド（２５，２６）とを具備する半導体装置。 - 【請求項８】 前記電気検査用パッドが千鳥状に配列さ
れた請求項６に記載の半導体装置。 - 【請求項９】 キャビティ（２２）を形成し外周部に段
差を有する多層基板（１１ａ，１１ｂ，１１ｃ）と、 該多層基板の一方側に前記キャビティを塞ぐように設け
られたヒートシンク（２１）と、 該ヒートシンクの前記キャビティ内に搭載された半導体
チップ（４）と、 前記多層基板の他方側に設けられた半田ボール端子
（８）と、 前記多層基板の各段差に配列された、前記半田ボール端
子に電気的に接続された複数列の電気検査用パッド（２
５，２６）とを具備する半導体装置。 - 【請求項１０】 前記電気検査用パッドが千鳥状に配列
された請求項９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7354176A JP2792493B2 (ja) | 1995-12-28 | 1995-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7354176A JP2792493B2 (ja) | 1995-12-28 | 1995-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186195A true JPH09186195A (ja) | 1997-07-15 |
| JP2792493B2 JP2792493B2 (ja) | 1998-09-03 |
Family
ID=18435805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7354176A Expired - Lifetime JP2792493B2 (ja) | 1995-12-28 | 1995-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792493B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312961A (ja) * | 1991-02-22 | 1992-11-04 | Nec Corp | 印刷配線板 |
| JPH05129366A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | 集積回路用ｔａｂ実装構造 |
| JPH08148608A (ja) * | 1994-09-20 | 1996-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法及び半導体装置用基板 |
-
1995
- 1995-12-28 JP JP7354176A patent/JP2792493B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312961A (ja) * | 1991-02-22 | 1992-11-04 | Nec Corp | 印刷配線板 |
| JPH05129366A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | 集積回路用ｔａｂ実装構造 |
| JPH08148608A (ja) * | 1994-09-20 | 1996-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法及び半導体装置用基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792493B2 (ja) | 1998-09-03 |
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