JPH09186501A - 半導体装置 - Google Patents
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- JPH09186501A JPH09186501A JP7342566A JP34256695A JPH09186501A JP H09186501 A JPH09186501 A JP H09186501A JP 7342566 A JP7342566 A JP 7342566A JP 34256695 A JP34256695 A JP 34256695A JP H09186501 A JPH09186501 A JP H09186501A
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- Junction Field-Effect Transistors (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 従来のスイッチング機能を有する半導体装置
は、ゲート電極のつづら折れによって面積をとる割に
は、得られる効果は少なく小型化・高性能化の点で問題
がある。 【解決手段】 伝送線路１は第一のＦＥＴのドレイン電
極と第二のＦＥＴのソース電極の共有電極２に接続され
ている。第二のＦＥＴのドレイン電極と第三のＦＥＴの
ソース電極は共有電極５により構成され、第三のＦＥＴ
のドレイン電極と第四のＦＥＴのドレイン電極は共有電
極７により構成され、共有電極７は伝送線路８に接続さ
れている。第一及び第四のＦＥＴのゲート電極３と、第
二及び第三のＦＥＴのゲート電極６はそれぞれ同一基板
面方位を有するように形成されているため、つづら折れ
にしてゲート電極を形成する場合に比し、小面積でスイ
ッチ回路を形成できる。
は、ゲート電極のつづら折れによって面積をとる割に
は、得られる効果は少なく小型化・高性能化の点で問題
がある。 【解決手段】 伝送線路１は第一のＦＥＴのドレイン電
極と第二のＦＥＴのソース電極の共有電極２に接続され
ている。第二のＦＥＴのドレイン電極と第三のＦＥＴの
ソース電極は共有電極５により構成され、第三のＦＥＴ
のドレイン電極と第四のＦＥＴのドレイン電極は共有電
極７により構成され、共有電極７は伝送線路８に接続さ
れている。第一及び第四のＦＥＴのゲート電極３と、第
二及び第三のＦＥＴのゲート電極６はそれぞれ同一基板
面方位を有するように形成されているため、つづら折れ
にしてゲート電極を形成する場合に比し、小面積でスイ
ッチ回路を形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に電界効果トランジスタを少なくとも一つ以上有しス
イッチ回路として動作する半導体装置に関する。
特に電界効果トランジスタを少なくとも一つ以上有しス
イッチ回路として動作する半導体装置に関する。
【０００２】
【従来の技術】電解効果トランジスタ（ＦＥＴ）を用い
て半導体スイッチ回路として動作する従来の半導体装置
として、ソース及びドレインをそれぞれくし形構造とし
て対向させて点対称に配置し、これらソースとドレイン
の間に沿ってゲートを配置したＦＥＴを４個用いた半導
体装置が知られている（特開昭６３−６７８０２号公
報：発明の名称「スイッチ回路」）。
て半導体スイッチ回路として動作する従来の半導体装置
として、ソース及びドレインをそれぞれくし形構造とし
て対向させて点対称に配置し、これらソースとドレイン
の間に沿ってゲートを配置したＦＥＴを４個用いた半導
体装置が知られている（特開昭６３−６７８０２号公
報：発明の名称「スイッチ回路」）。
【０００３】図１２（ａ）は上記の従来の半導体装置の
一例の平面図を、同図（ｂ）は同図（ａ）の回路図を示
す。この従来の半導体装置では、図１２（ａ）に示すよ
うに、ソース３２とドレイン３３をそれぞれくし形構造
として対向させて点対称に配置し、このソース３２とド
レイン３３の間に沿ってゲート３１を配置した４個のＦ
ＥＴ３７、３８、３９及び４０のうち、ＦＥＴ３７及び
３８はソース３２同士が接して配置されて共通に入力端
子３４に接続され、ＦＥＴ３９及び４０はドレイン３３
が上記のＦＥＴ３７、３８の各ドレイン３３と接するよ
うに配置されてそれぞれ出力端子３５、３６に接続され
た構造とされている。
一例の平面図を、同図（ｂ）は同図（ａ）の回路図を示
す。この従来の半導体装置では、図１２（ａ）に示すよ
うに、ソース３２とドレイン３３をそれぞれくし形構造
として対向させて点対称に配置し、このソース３２とド
レイン３３の間に沿ってゲート３１を配置した４個のＦ
ＥＴ３７、３８、３９及び４０のうち、ＦＥＴ３７及び
３８はソース３２同士が接して配置されて共通に入力端
子３４に接続され、ＦＥＴ３９及び４０はドレイン３３
が上記のＦＥＴ３７、３８の各ドレイン３３と接するよ
うに配置されてそれぞれ出力端子３５、３６に接続され
た構造とされている。
【０００４】これにより、この半導体装置の等価回路図
は、図１２（ｂ）に示すように、ＦＥＴ３７及び３８の
ソース（３２）が入力端子３４に接続されると共に、Ｆ
ＥＴ３７及び３８のドレイン（３３）がＦＥＴ３９、４
０のドレイン（３３）と出力端子３５、３６に接続され
た構成とされる。また、ＦＥＴ３９、４０の各ソース
（３２）は接地されている。
は、図１２（ｂ）に示すように、ＦＥＴ３７及び３８の
ソース（３２）が入力端子３４に接続されると共に、Ｆ
ＥＴ３７及び３８のドレイン（３３）がＦＥＴ３９、４
０のドレイン（３３）と出力端子３５、３６に接続され
た構成とされる。また、ＦＥＴ３９、４０の各ソース
（３２）は接地されている。
【０００５】この半導体装置では、ＦＥＴ３７及び４０
のゲートにそれぞれ入力される第１のスイッチング信号
と、ＦＥＴ３８及び３９の各ゲートにそれぞれ入力され
る第２のスイッチング信号をそれぞれ論理反転した関係
にあるようにすることにより、入力端子３４に入力され
るマイクロ波信号は、出力端子３５及び３６のどちらか
一方に選択出力され、上記の第１及び第２のスイッチン
グ信号の論理値を切り換えることにより、出力端子３５
及び３６のどちらへ出力されるかを切り換えることがで
きる。
のゲートにそれぞれ入力される第１のスイッチング信号
と、ＦＥＴ３８及び３９の各ゲートにそれぞれ入力され
る第２のスイッチング信号をそれぞれ論理反転した関係
にあるようにすることにより、入力端子３４に入力され
るマイクロ波信号は、出力端子３５及び３６のどちらか
一方に選択出力され、上記の第１及び第２のスイッチン
グ信号の論理値を切り換えることにより、出力端子３５
及び３６のどちらへ出力されるかを切り換えることがで
きる。
【０００６】ところで、スイッチとして用いるＦＥＴは
ＦＥＴ自身がオンの状態の時、ドレイン・ソース間抵抗
Ｒｄｓは小さいほどよく、自身がオフの状態の時、ドレ
イン・ソース間容量Ｃｄｓが小さいほどよい。通常、ド
レイン・ソース間抵抗Ｒｄｓはゲート幅に反比例し、ド
レイン・ソース間容量Ｃｄｓはゲート幅に比例して増大
する。
ＦＥＴ自身がオンの状態の時、ドレイン・ソース間抵抗
Ｒｄｓは小さいほどよく、自身がオフの状態の時、ドレ
イン・ソース間容量Ｃｄｓが小さいほどよい。通常、ド
レイン・ソース間抵抗Ｒｄｓはゲート幅に反比例し、ド
レイン・ソース間容量Ｃｄｓはゲート幅に比例して増大
する。
【０００７】したがって、最適なＲｄｓ、Ｃｄｓの組み
合わせはゲート幅を最適化することで得られる。そのた
め、図１２に示した従来の半導体装置ではゲート電極と
ソース電極あるいはドレイン電極の交差によるＣｄｓの
増大を回避する観点から、図１２（ａ）のようにソース
３２とドレイン３３をそれぞれくし形構造として対向さ
せて点対称に配置し、ゲート幅を稼ぐため、ゲート３１
の平面形状はソース３２とドレイン３３の間に沿って配
置されることにより、つづら折りになっている。
合わせはゲート幅を最適化することで得られる。そのた
め、図１２に示した従来の半導体装置ではゲート電極と
ソース電極あるいはドレイン電極の交差によるＣｄｓの
増大を回避する観点から、図１２（ａ）のようにソース
３２とドレイン３３をそれぞれくし形構造として対向さ
せて点対称に配置し、ゲート幅を稼ぐため、ゲート３１
の平面形状はソース３２とドレイン３３の間に沿って配
置されることにより、つづら折りになっている。
【０００８】
【発明が解決しようとする課題】しかるに、イオン結合
性の強い化合物半導体基板を用いた場合、ゲートの方向
によって特性、たとえばドレイン・ソース間抵抗Ｒｄｓ
が増大することが知られており、そのため、図１２
（ａ）に示すように、ドレイン・ソース間容量Ｃｄｓ低
減のためゲート３１をつづら折りにした上記の従来の半
導体装置では、かえってドレイン・ソース間抵抗Ｒｄｓ
の増大を招くことがあり、必ずしも得策とはいえない。
性の強い化合物半導体基板を用いた場合、ゲートの方向
によって特性、たとえばドレイン・ソース間抵抗Ｒｄｓ
が増大することが知られており、そのため、図１２
（ａ）に示すように、ドレイン・ソース間容量Ｃｄｓ低
減のためゲート３１をつづら折りにした上記の従来の半
導体装置では、かえってドレイン・ソース間抵抗Ｒｄｓ
の増大を招くことがあり、必ずしも得策とはいえない。
【０００９】また、ゲート電極とソース電極あるいはド
レイン電極の交差による容量はエア・ブリッジ技術を用
いれば、ほとんど問題にならない。このため、上記の従
来の半導体装置は、ゲート３１のつづら折れによって面
積をとる割には、得られる効果は少なく小型化・高性能
化の点で問題がある。
レイン電極の交差による容量はエア・ブリッジ技術を用
いれば、ほとんど問題にならない。このため、上記の従
来の半導体装置は、ゲート３１のつづら折れによって面
積をとる割には、得られる効果は少なく小型化・高性能
化の点で問題がある。
【００１０】また、スイッチ回路には単極単投（ＳＰＳ
Ｔ）、単極双投（ＳＰＤＴ）をはじめとする回路がある
が、上記の従来の半導体装置は図１２（ｂ）に示すよう
にＳＰＤＴ回路であり、その他の回路形式あるいは複数
のＦＥＴによる構成への応用に関しては触れられていな
い。
Ｔ）、単極双投（ＳＰＤＴ）をはじめとする回路がある
が、上記の従来の半導体装置は図１２（ｂ）に示すよう
にＳＰＤＴ回路であり、その他の回路形式あるいは複数
のＦＥＴによる構成への応用に関しては触れられていな
い。
【００１１】本発明は以上の点に鑑みなされたもので、
高性能を維持したまま小型化を実現し得る半導体装置を
提供することを目的とする。
高性能を維持したまま小型化を実現し得る半導体装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１記載の発明の半導体装置は、第一の伝送線
路と第二の伝送線路の間に直列に接続された複数の電界
効果トランジスタと、複数の電界効果トランジスタのう
ち隣接して接続される一方の電界効果トランジスタのソ
ース電極又はドレイン電極の全部あるいはその一部が他
方の電界効果トランジスタのドレイン電極又はソース電
極の全部あるいはその一部と共有されており、かつ、そ
れぞれのゲート電極は同じ基板面方位を有すると共に互
いに接続されている構成としたものである。
め、請求項１記載の発明の半導体装置は、第一の伝送線
路と第二の伝送線路の間に直列に接続された複数の電界
効果トランジスタと、複数の電界効果トランジスタのう
ち隣接して接続される一方の電界効果トランジスタのソ
ース電極又はドレイン電極の全部あるいはその一部が他
方の電界効果トランジスタのドレイン電極又はソース電
極の全部あるいはその一部と共有されており、かつ、そ
れぞれのゲート電極は同じ基板面方位を有すると共に互
いに接続されている構成としたものである。
【００１３】また、上記の目的達成のため請求項３記載
の発明は、伝送線路と接地導体の間に直列に接続された
複数の電界効果トランジスタと、複数の電界効果トラン
ジスタのうち隣接して接続される一方の電界効果トラン
ジスタのソース電極又はドレイン電極の全部あるいはそ
の一部が他方の電界効果トランジスタのドレイン電極又
はソース電極の全部あるいはその一部と共有されてお
り、かつ、それぞれのゲート電極は同じ基板面方位を有
すると共に互いに接続されていることを特徴とする。
の発明は、伝送線路と接地導体の間に直列に接続された
複数の電界効果トランジスタと、複数の電界効果トラン
ジスタのうち隣接して接続される一方の電界効果トラン
ジスタのソース電極又はドレイン電極の全部あるいはそ
の一部が他方の電界効果トランジスタのドレイン電極又
はソース電極の全部あるいはその一部と共有されてお
り、かつ、それぞれのゲート電極は同じ基板面方位を有
すると共に互いに接続されていることを特徴とする。
【００１４】更に、上記の目的達成のため、請求項５記
載の発明は、第一又は第二の伝送線路を共通に介して接
続される二つの電界効果トランジスタのうち一方の電界
効果トランジスタのソース電極又はドレイン電極の全部
あるいはその一部が他方の電界効果トランジスタのドレ
イン電極又はソース電極の全部あるいはその一部と共有
されており、かつ、それぞれのゲート電極は同じ基板面
方位を有すると共に互いに接続されていることを特徴と
する。
載の発明は、第一又は第二の伝送線路を共通に介して接
続される二つの電界効果トランジスタのうち一方の電界
効果トランジスタのソース電極又はドレイン電極の全部
あるいはその一部が他方の電界効果トランジスタのドレ
イン電極又はソース電極の全部あるいはその一部と共有
されており、かつ、それぞれのゲート電極は同じ基板面
方位を有すると共に互いに接続されていることを特徴と
する。
【００１５】また、請求項６記載の発明は、直列に接続
された複数の電界効果トランジスタのうち隣接して接続
される一方の電界効果トランジスタのソース電極又はド
レイン電極の全部あるいはその一部が他方の電界効果ト
ランジスタのドレイン電極又はソース電極の全部あるい
はその一部と共有されており、かつ、すべての電界効果
トランジスタのゲート電極は同じ基板面方位を有すると
共に、第一の伝送線路と第三の伝送線路の間に直列に接
続された電界効果トランジスタのゲート電極と、第二の
伝送線路と第三の伝送線路の間に直列に接続された電界
効果トランジスタのゲート電極とは分離されていること
を特徴とする。
された複数の電界効果トランジスタのうち隣接して接続
される一方の電界効果トランジスタのソース電極又はド
レイン電極の全部あるいはその一部が他方の電界効果ト
ランジスタのドレイン電極又はソース電極の全部あるい
はその一部と共有されており、かつ、すべての電界効果
トランジスタのゲート電極は同じ基板面方位を有すると
共に、第一の伝送線路と第三の伝送線路の間に直列に接
続された電界効果トランジスタのゲート電極と、第二の
伝送線路と第三の伝送線路の間に直列に接続された電界
効果トランジスタのゲート電極とは分離されていること
を特徴とする。
【００１６】また、請求項２、４及び７記載の発明は、
複数の電界効果トランジスタのうち隣接して接続される
二つの電界効果トランジスタのそれぞれのゲート電極は
同じ基板面方位を有すると共に互いに接続され、かつ、
それらゲート電極間にはいかなる電極も存在しないよう
にしたことを特徴とする。
複数の電界効果トランジスタのうち隣接して接続される
二つの電界効果トランジスタのそれぞれのゲート電極は
同じ基板面方位を有すると共に互いに接続され、かつ、
それらゲート電極間にはいかなる電極も存在しないよう
にしたことを特徴とする。
【００１７】このように、本発明はいずれも直列に接続
される相隣る二つの電界効果トランジスタのうち一方の
電界効果トランジスタのソース電極又はドレイン電極の
全部あるいはその一部が他方の電界効果トランジスタの
ドレイン電極又はソース電極の全部あるいはその一部と
共有されており、かつ、それぞれのゲート電極は同じ基
板面方位を有する構成としたため、隣接して接続される
二つの電界効果トランジスタのソース電極及びドレイン
電極をそれぞれ別々に形成すると共に、ゲート電極をつ
づら折り状に形成する従来の半導体装置に比べて、電極
が占める面積を縮小することができる。
される相隣る二つの電界効果トランジスタのうち一方の
電界効果トランジスタのソース電極又はドレイン電極の
全部あるいはその一部が他方の電界効果トランジスタの
ドレイン電極又はソース電極の全部あるいはその一部と
共有されており、かつ、それぞれのゲート電極は同じ基
板面方位を有する構成としたため、隣接して接続される
二つの電界効果トランジスタのソース電極及びドレイン
電極をそれぞれ別々に形成すると共に、ゲート電極をつ
づら折り状に形成する従来の半導体装置に比べて、電極
が占める面積を縮小することができる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】図１は本発明になる半導体装置の第１の実
施の形態の平面図である。同図において、第一の伝送線
路１は第一のＦＥＴのドレイン電極と第二のＦＥＴのソ
ース電極の共有電極２に接続されている。第二のＦＥＴ
のドレイン電極と第三のＦＥＴのソース電極は共有電極
５により構成され、第三のＦＥＴのドレイン電極と第四
のＦＥＴのドレイン電極は共有電極７により構成され、
共有電極７は第二の伝送線路８に接続されている。
施の形態の平面図である。同図において、第一の伝送線
路１は第一のＦＥＴのドレイン電極と第二のＦＥＴのソ
ース電極の共有電極２に接続されている。第二のＦＥＴ
のドレイン電極と第三のＦＥＴのソース電極は共有電極
５により構成され、第三のＦＥＴのドレイン電極と第四
のＦＥＴのドレイン電極は共有電極７により構成され、
共有電極７は第二の伝送線路８に接続されている。
【００２０】また、第一のＦＥＴのソース電極４と第四
のＦＥＴのソース電極９はバイアホール１０を介してそ
れぞれの接地用電極に接続されている。第一のＦＥＴの
ドレイン電極と第二のＦＥＴのソース電極によって形成
された共有電極２及び第一のＦＥＴのソース電極４の間
に形成された電極と、第三のＦＥＴのドレイン電極と第
四のＦＥＴのドレイン電極によって形成される共有電極
７及び第四のＦＥＴのソース電極９の間に形成された電
極とは、それぞれ同じ基板面方位を有し、かつ、互いに
接続されて第一の同電位がかかるようにされており、第
一及び第四のＦＥＴのゲート電極３を構成している。
のＦＥＴのソース電極９はバイアホール１０を介してそ
れぞれの接地用電極に接続されている。第一のＦＥＴの
ドレイン電極と第二のＦＥＴのソース電極によって形成
された共有電極２及び第一のＦＥＴのソース電極４の間
に形成された電極と、第三のＦＥＴのドレイン電極と第
四のＦＥＴのドレイン電極によって形成される共有電極
７及び第四のＦＥＴのソース電極９の間に形成された電
極とは、それぞれ同じ基板面方位を有し、かつ、互いに
接続されて第一の同電位がかかるようにされており、第
一及び第四のＦＥＴのゲート電極３を構成している。
【００２１】また、第二のＦＥＴのドレイン電極と第三
のＦＥＴのソース電極によって形成される共有電極５と
共有電極２との間に形成された電極と、共有電極５と共
有電極７の間に形成された電極とは、それぞれ同じ基板
面方位を有し、かつ、互いに接続されて第二の同電位が
かかるようにされており、第二及び第三のＦＥＴのゲー
ト電極６を構成している。更に、活性領域１１が形成さ
れている。ゲート電極３及び６はそれぞれ同一基板面方
位を有するように形成されているため、つづら折れにし
てゲート電極を形成する場合に比し、小面積でスイッチ
回路を形成できる。
のＦＥＴのソース電極によって形成される共有電極５と
共有電極２との間に形成された電極と、共有電極５と共
有電極７の間に形成された電極とは、それぞれ同じ基板
面方位を有し、かつ、互いに接続されて第二の同電位が
かかるようにされており、第二及び第三のＦＥＴのゲー
ト電極６を構成している。更に、活性領域１１が形成さ
れている。ゲート電極３及び６はそれぞれ同一基板面方
位を有するように形成されているため、つづら折れにし
てゲート電極を形成する場合に比し、小面積でスイッチ
回路を形成できる。
【００２２】図２は上記の第一の実施の形態の半導体装
置の等価回路図を示す。同図に示すように、第一のＦＥ
ＴＱ１のドレイン電極と第二のＦＥＴＱ２のソース電極
の共有電極２は伝送線路１に接続されている。また、第
二のＦＥＴＱ２のドレイン電極と第三のＦＥＴＱ３のソ
ース電極が共有電極５により接続されており、第三のＦ
ＥＴＱ３のドレイン電極と第四のＦＥＴＱ４のドレイン
電極との共有電極７が伝送線路８に接続されている。更
に、第一のＦＥＴＱ１のドレイン電極と第四のＦＥＴＱ
４のゲート電極が共有電極３により接続されており、第
二のＦＥＴＱ２のゲート電極と第三のＦＥＴＱ３のゲー
ト電極が共有電極６により接続されている。
置の等価回路図を示す。同図に示すように、第一のＦＥ
ＴＱ１のドレイン電極と第二のＦＥＴＱ２のソース電極
の共有電極２は伝送線路１に接続されている。また、第
二のＦＥＴＱ２のドレイン電極と第三のＦＥＴＱ３のソ
ース電極が共有電極５により接続されており、第三のＦ
ＥＴＱ３のドレイン電極と第四のＦＥＴＱ４のドレイン
電極との共有電極７が伝送線路８に接続されている。更
に、第一のＦＥＴＱ１のドレイン電極と第四のＦＥＴＱ
４のゲート電極が共有電極３により接続されており、第
二のＦＥＴＱ２のゲート電極と第三のＦＥＴＱ３のゲー
ト電極が共有電極６により接続されている。
【００２３】この第一の実施の形態の半導体装置では、
ＦＥＴＱ１及びＱ４の各ゲートに印加される第１のスイ
ッチング信号と、ＦＥＴＱ２及びＱ３の各ゲートに印加
される第２のスイッチング信号とが論理反転する関係に
あるため、ＦＥＴＱ１及びＱ４がそれぞれオン状態とさ
れたときには、ＦＥＴＱ２及びＱ３がそれぞれオフ状態
とされ、これにより、伝送線路１を介して入力される例
えばマイクロ波帯の入力信号は伝送線路８への通過が遮
断される。一方、ＦＥＴＱ１及びＱ４がそれぞれオフ状
態とされたときには、ＦＥＴＱ２及びＱ３がそれぞれオ
ン状態とされ、これにより、伝送線路１を介して入力さ
れる例えばマイクロ波帯の入力信号はＦＥＴＱ２及びＱ
３を直列に介して伝送線路８へ選択出力される。
ＦＥＴＱ１及びＱ４の各ゲートに印加される第１のスイ
ッチング信号と、ＦＥＴＱ２及びＱ３の各ゲートに印加
される第２のスイッチング信号とが論理反転する関係に
あるため、ＦＥＴＱ１及びＱ４がそれぞれオン状態とさ
れたときには、ＦＥＴＱ２及びＱ３がそれぞれオフ状態
とされ、これにより、伝送線路１を介して入力される例
えばマイクロ波帯の入力信号は伝送線路８への通過が遮
断される。一方、ＦＥＴＱ１及びＱ４がそれぞれオフ状
態とされたときには、ＦＥＴＱ２及びＱ３がそれぞれオ
ン状態とされ、これにより、伝送線路１を介して入力さ
れる例えばマイクロ波帯の入力信号はＦＥＴＱ２及びＱ
３を直列に介して伝送線路８へ選択出力される。
【００２４】図３は本発明になる半導体装置の第２の実
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図３の第２の実施の形態は
図１の第１の実施の形態と同じ構成を有しているが、第
１の実施の形態との違いは、第１の実施の形態が有して
いた第二のＦＥＴのドレイン電極と第三のＦＥＴのソー
ス電極で共有された電極５が削除されていることであ
る。このことから、第１の実施の形態より一層の小型化
を図ることができる。
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図３の第２の実施の形態は
図１の第１の実施の形態と同じ構成を有しているが、第
１の実施の形態との違いは、第１の実施の形態が有して
いた第二のＦＥＴのドレイン電極と第三のＦＥＴのソー
ス電極で共有された電極５が削除されていることであ
る。このことから、第１の実施の形態より一層の小型化
を図ることができる。
【００２５】図３の第２の実施の形態の等価回路図は図
２と同様となる。第二のＦＥＴのドレイン電極と第三の
ＦＥＴのソース電極で共有された電極５が削除されてい
るが、第二のＦＥＴのドレインと第三のＦＥＴのソース
とはそれぞれの表面に電極は形成されていないが、活性
領域１１で電気的に接続されているからである。
２と同様となる。第二のＦＥＴのドレイン電極と第三の
ＦＥＴのソース電極で共有された電極５が削除されてい
るが、第二のＦＥＴのドレインと第三のＦＥＴのソース
とはそれぞれの表面に電極は形成されていないが、活性
領域１１で電気的に接続されているからである。
【００２６】図４は本発明になる半導体装置の第３の実
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図１の第１の実施の形態で
はゲート幅が一定であったが、この図４に示す第３の実
施の形態は、第三のＦＥＴのゲート幅が短い点で異な
る。
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図１の第１の実施の形態で
はゲート幅が一定であったが、この図４に示す第３の実
施の形態は、第三のＦＥＴのゲート幅が短い点で異な
る。
【００２７】すなわち、図４に示すように、第二のＦＥ
Ｔのドレイン電極と第三のＦＥＴのソース電極を構成す
る共有電極１２と、第三のＦＥＴのドレイン電極と第四
のＦＥＴのドレイン電極を構成する共有電極１４の互い
に対向する側の幅が反対側の幅よりも短く形成され、か
つ、それら共有電極１２及び１４の間のゲート電極１３
の部分も短く形成されている。この実施の形態は、第一
の実施の形態に比べて、高性能化・小型化の実現に向け
て高い柔軟性を有していることがわかる。
Ｔのドレイン電極と第三のＦＥＴのソース電極を構成す
る共有電極１２と、第三のＦＥＴのドレイン電極と第四
のＦＥＴのドレイン電極を構成する共有電極１４の互い
に対向する側の幅が反対側の幅よりも短く形成され、か
つ、それら共有電極１２及び１４の間のゲート電極１３
の部分も短く形成されている。この実施の形態は、第一
の実施の形態に比べて、高性能化・小型化の実現に向け
て高い柔軟性を有していることがわかる。
【００２８】図５は本発明になる半導体装置の第４の実
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図５において、第二のＦＥ
Ｔのドレイン電極と第三のＦＥＴのソース電極によって
形成されている共有電極５は、第三の伝送線路１５に接
続されている。また、ソース電極４と共有電極２の間に
第一のＦＥＴのゲート電極１６が形成され、共有電極２
と共有電極５の間に第二のＦＥＴのゲート電極１７が形
成され、共有電極５と共有電極７の間に第三のＦＥＴの
ゲート電極１８が形成され、共有電極７とソース電極９
の間に第四のＦＥＴのゲート電極１９が形成されてい
る。すなわち、ゲート電極１６〜１９はそれぞれ同じ基
板面方位を有するようにされている。第一のＦＥＴのソ
ース電極４と第四のＦＦＴのソース電極９はそれぞれの
接地用電極に接続されている。
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図５において、第二のＦＥ
Ｔのドレイン電極と第三のＦＥＴのソース電極によって
形成されている共有電極５は、第三の伝送線路１５に接
続されている。また、ソース電極４と共有電極２の間に
第一のＦＥＴのゲート電極１６が形成され、共有電極２
と共有電極５の間に第二のＦＥＴのゲート電極１７が形
成され、共有電極５と共有電極７の間に第三のＦＥＴの
ゲート電極１８が形成され、共有電極７とソース電極９
の間に第四のＦＥＴのゲート電極１９が形成されてい
る。すなわち、ゲート電極１６〜１９はそれぞれ同じ基
板面方位を有するようにされている。第一のＦＥＴのソ
ース電極４と第四のＦＦＴのソース電極９はそれぞれの
接地用電極に接続されている。
【００２９】図６は上記の第４の実施の形態の半導体装
置の等価回路図を示す。同図に示すように、第一のＦＥ
ＴＱ１のドレイン電極と第二のＦＥＴＱ２のソース電極
の共有電極２は伝送線路１に接続されている。また、第
二のＦＥＴＱ２のドレイン電極と第三のＦＥＴＱ３のソ
ース電極の共有電極５が第三の伝送線路１５に接続され
ており、第三のＦＥＴＱ３のドレイン電極と第四のＦＥ
ＴＱ４のドレイン電極との共有電極７が伝送線路８に接
続されている。
置の等価回路図を示す。同図に示すように、第一のＦＥ
ＴＱ１のドレイン電極と第二のＦＥＴＱ２のソース電極
の共有電極２は伝送線路１に接続されている。また、第
二のＦＥＴＱ２のドレイン電極と第三のＦＥＴＱ３のソ
ース電極の共有電極５が第三の伝送線路１５に接続され
ており、第三のＦＥＴＱ３のドレイン電極と第四のＦＥ
ＴＱ４のドレイン電極との共有電極７が伝送線路８に接
続されている。
【００３０】更に、各ＦＥＴＱ１〜Ｑ４のゲート電極１
６〜１９はそれぞれ他のゲート電極と接続されず、独立
入力可能とされている。ゲート電極１６〜１９はそれぞ
れ同一基板面方位を有するように形成されているため、
つづら折れにしてゲート電極を形成する場合に比し、小
面積でスイッチ回路を形成できる。
６〜１９はそれぞれ他のゲート電極と接続されず、独立
入力可能とされている。ゲート電極１６〜１９はそれぞ
れ同一基板面方位を有するように形成されているため、
つづら折れにしてゲート電極を形成する場合に比し、小
面積でスイッチ回路を形成できる。
【００３１】この第４の実施の形態の半導体装置の動作
について、図６の等価回路図と共に説明する。ＦＥＴＱ
１、Ｑ２、Ｑ３及びＱ４の各ゲート電極１６、１７、１
８及び１９のうち、ゲート電極１６及び１８にそれぞれ
同電位の第１のスイッチング信号が入力され、ゲート電
極１７及び１９には第１のスイッチング信号とは論理反
転した同電位の第２のスイッチング信号がそれぞれ入力
される。
について、図６の等価回路図と共に説明する。ＦＥＴＱ
１、Ｑ２、Ｑ３及びＱ４の各ゲート電極１６、１７、１
８及び１９のうち、ゲート電極１６及び１８にそれぞれ
同電位の第１のスイッチング信号が入力され、ゲート電
極１７及び１９には第１のスイッチング信号とは論理反
転した同電位の第２のスイッチング信号がそれぞれ入力
される。
【００３２】これにより、ＦＥＴＱ１及びＱ３がオンの
ときにはＦＥＴＱ２及びＱ４がオフとされ、ＦＥＴＱ１
及びＱ３がオフのときにはＦＥＴＱ２及びＱ４がオンと
される。従って、上記の第１及び第２のスイッチング信
号により、ＦＥＴＱ１及びＱ３がオン状態、ＦＥＴＱ２
及びＱ４がオフ状態とされたときには、伝送線路１５を
介して入力された例えばマイクロ波帯の入力信号は、Ｆ
ＥＴＱ３のソース、ドレインを介して伝送線路８へ選択
出力される。
ときにはＦＥＴＱ２及びＱ４がオフとされ、ＦＥＴＱ１
及びＱ３がオフのときにはＦＥＴＱ２及びＱ４がオンと
される。従って、上記の第１及び第２のスイッチング信
号により、ＦＥＴＱ１及びＱ３がオン状態、ＦＥＴＱ２
及びＱ４がオフ状態とされたときには、伝送線路１５を
介して入力された例えばマイクロ波帯の入力信号は、Ｆ
ＥＴＱ３のソース、ドレインを介して伝送線路８へ選択
出力される。
【００３３】これとは逆に、上記の第１及び第２のスイ
ッチング信号により、ＦＥＴＱ１及びＱ３がオフ状態、
ＦＥＴＱ２及びＱ４がオン状態とされたときには、伝送
線路１５を介して入力された例えばマイクロ波帯の入力
信号は、ＦＥＴＱ２のドレイン、ソースを介して伝送線
路１へ切り換え出力される。
ッチング信号により、ＦＥＴＱ１及びＱ３がオフ状態、
ＦＥＴＱ２及びＱ４がオン状態とされたときには、伝送
線路１５を介して入力された例えばマイクロ波帯の入力
信号は、ＦＥＴＱ２のドレイン、ソースを介して伝送線
路１へ切り換え出力される。
【００３４】図７は本発明になる半導体装置の第５の実
施の形態の平面図を示す。同図中、図５と同一構成部分
には同一符号を付してある。図７において、第一の伝送
線路２１は第一のＦＥＴのドレイン電極と第二のＦＥＴ
のドレイン電極とで形成された共有電極２２に接続され
ている。第二の伝送線路８は第三のＦＥＴのドレイン電
極と第四のＦＥＴのドレイン電極とで形成された共有電
極７に接続されている。第三の伝送線路２３は第二のＦ
ＥＴのソース電極２４と接続され、さらに第三のＦＥＴ
のソース電極２５と接続されている。
施の形態の平面図を示す。同図中、図５と同一構成部分
には同一符号を付してある。図７において、第一の伝送
線路２１は第一のＦＥＴのドレイン電極と第二のＦＥＴ
のドレイン電極とで形成された共有電極２２に接続され
ている。第二の伝送線路８は第三のＦＥＴのドレイン電
極と第四のＦＥＴのドレイン電極とで形成された共有電
極７に接続されている。第三の伝送線路２３は第二のＦ
ＥＴのソース電極２４と接続され、さらに第三のＦＥＴ
のソース電極２５と接続されている。
【００３５】更に、第一のＦＥＴのソース電極４と第四
のＦＥＴのソース電極９はバイアホール１０を介してそ
れぞれの接地用電極に接続されている。この実施の形態
においては、第四のＦＥＴのソース電極９に対して第一
のＦＥＴのソース電極４が近接配置されており、また、
第一の伝送線路２１と第二の伝送線路８とが同一直線上
に位置するように配置され、更に、第三の伝送線路２３
が第一の伝送線路２１と第二の伝送線路８の長手方向と
直交する方向にその長手方向を有するように配置されて
いる。なお、１１ａ及び１１ｂは活性領域である。
のＦＥＴのソース電極９はバイアホール１０を介してそ
れぞれの接地用電極に接続されている。この実施の形態
においては、第四のＦＥＴのソース電極９に対して第一
のＦＥＴのソース電極４が近接配置されており、また、
第一の伝送線路２１と第二の伝送線路８とが同一直線上
に位置するように配置され、更に、第三の伝送線路２３
が第一の伝送線路２１と第二の伝送線路８の長手方向と
直交する方向にその長手方向を有するように配置されて
いる。なお、１１ａ及び１１ｂは活性領域である。
【００３６】また、ゲート電極１６〜１９はそれぞれ同
一基板面方位を有するように形成されているため、つづ
ら折れにしてゲート電極を形成する場合に比し、小面積
でスイッチ回路を形成できる。
一基板面方位を有するように形成されているため、つづ
ら折れにしてゲート電極を形成する場合に比し、小面積
でスイッチ回路を形成できる。
【００３７】この実施の形態の半導体装置の等価回路図
は、図６に示した等価回路と同様となる。従って、第三
の伝送線路２３を介して入力される信号が、第一の伝送
線路２１又は第二の伝送線路８へ切り換え出力される。
は、図６に示した等価回路と同様となる。従って、第三
の伝送線路２３を介して入力される信号が、第一の伝送
線路２１又は第二の伝送線路８へ切り換え出力される。
【００３８】
【実施例】次に、上記の各実施の形態の実施例について
説明する。図１に示した第１の実施の形態では、ＧａＡ
ｌＡｓ系へテロ接合ＦＥＴを半導体基板として用い、ゲ
ート長０．１５μｍ、ゲート幅５０μｍのＦＥＴを用い
た。スイッチ素子の大きさは１００μｍ×１７０μｍで
ある。図１と同じ数のＦＥＴで構成したスイッチ素子の
占める面積は、従来、たとえば１９８７年１２月発行の
アイイーイーイー・トランザクションズ・マイクロウエ
ーブ・セオリイ・テクニカル、ＭＴＴ３５巻、１４８６
〜１４９３頁（IEEE Trans. Micorwave Theory Tech.,v
ol.MTT-35,pp.1486-1493,Dec.1987）記載のスイッチ素
子では約３００μｍ×６００μｍの大きさである。従っ
て、この例では従来のスイッチ素子に比べて、約１／１
０の面積縮小効果が得られた。
説明する。図１に示した第１の実施の形態では、ＧａＡ
ｌＡｓ系へテロ接合ＦＥＴを半導体基板として用い、ゲ
ート長０．１５μｍ、ゲート幅５０μｍのＦＥＴを用い
た。スイッチ素子の大きさは１００μｍ×１７０μｍで
ある。図１と同じ数のＦＥＴで構成したスイッチ素子の
占める面積は、従来、たとえば１９８７年１２月発行の
アイイーイーイー・トランザクションズ・マイクロウエ
ーブ・セオリイ・テクニカル、ＭＴＴ３５巻、１４８６
〜１４９３頁（IEEE Trans. Micorwave Theory Tech.,v
ol.MTT-35,pp.1486-1493,Dec.1987）記載のスイッチ素
子では約３００μｍ×６００μｍの大きさである。従っ
て、この例では従来のスイッチ素子に比べて、約１／１
０の面積縮小効果が得られた。
【００３９】図８は図１の半導体装置の伝送特性を示
す。縦軸は伝送線路１と伝送線路８との間の損失Ｓ21、
横軸は入力信号周波数を示す。同図からわかるように、
図１の半導体装置は広帯域で低挿入損失、高アイソレー
ションの良好なスイッチング特性を示しており、従来の
スイッチ回路と比べて、特性を劣化させることなく飛躍
的なスイッチ素子の小型化が可能となった。
す。縦軸は伝送線路１と伝送線路８との間の損失Ｓ21、
横軸は入力信号周波数を示す。同図からわかるように、
図１の半導体装置は広帯域で低挿入損失、高アイソレー
ションの良好なスイッチング特性を示しており、従来の
スイッチ回路と比べて、特性を劣化させることなく飛躍
的なスイッチ素子の小型化が可能となった。
【００４０】図３の第二の実施の形態の実施例として、
ＧａＡｌＡｓ系へテロ接合ＦＥＴを半導体基板として用
い、ゲート長０．１５μｍ、ゲート幅５０μｍを用い
た。スイッチ素子の大きさは８０μｍ×１７０μｍであ
り、第一の実施の形態に比べると、さらに４／５の面積
縮小効果が得られ、前記従来例の大きさ（約３００μｍ
×６００μｍ）に比べ、８％に面積が縮小した。本実施
の形態によって、スイッチ素子のさらなる小型化が実現
できた。
ＧａＡｌＡｓ系へテロ接合ＦＥＴを半導体基板として用
い、ゲート長０．１５μｍ、ゲート幅５０μｍを用い
た。スイッチ素子の大きさは８０μｍ×１７０μｍであ
り、第一の実施の形態に比べると、さらに４／５の面積
縮小効果が得られ、前記従来例の大きさ（約３００μｍ
×６００μｍ）に比べ、８％に面積が縮小した。本実施
の形態によって、スイッチ素子のさらなる小型化が実現
できた。
【００４１】図４の第三の実施の形態では、ＧａＡｌＡ
ｓ系へテロ接合ＦＥＴを半導体基板として用い、ゲート
長０．１５μｍ、ゲート幅５０μｍを用いた。スイッチ
素子の大きさは１００μｍ×１７０μｍであり、第一の
実施の形態とほぼ同じ占有面積で、さらに高いアイソレ
ーションを実現するために、第三のＦＥＴのゲート幅を
４０μｍにしたものである。図４に示した実施の形態
は、ＦＥＴの組み合せの自由度が大きいため、目標性能
達成のためのきめの細かい設計が可能となった。図９は
図４の伝送特性の一例を示す。同図中、縦軸は伝送線路
１と伝送線路８との間の損失Ｓ21、横軸は入力信号周波
数を示す。同図からわかるように、図１に示した第一の
実施の形態に比べて多少挿入損失が悪くなっているが、
アイソレーションが向上していて、微妙な設計が可能な
ことが示された。
ｓ系へテロ接合ＦＥＴを半導体基板として用い、ゲート
長０．１５μｍ、ゲート幅５０μｍを用いた。スイッチ
素子の大きさは１００μｍ×１７０μｍであり、第一の
実施の形態とほぼ同じ占有面積で、さらに高いアイソレ
ーションを実現するために、第三のＦＥＴのゲート幅を
４０μｍにしたものである。図４に示した実施の形態
は、ＦＥＴの組み合せの自由度が大きいため、目標性能
達成のためのきめの細かい設計が可能となった。図９は
図４の伝送特性の一例を示す。同図中、縦軸は伝送線路
１と伝送線路８との間の損失Ｓ21、横軸は入力信号周波
数を示す。同図からわかるように、図１に示した第一の
実施の形態に比べて多少挿入損失が悪くなっているが、
アイソレーションが向上していて、微妙な設計が可能な
ことが示された。
【００４２】図５の第四の実施の形態では、ＧａＡｌＡ
ｓ系へテロ接合ＦＥＴを半導体基板として用い、ゲート
長０．１５μｍ、ゲート幅５０μｍのＦＥＴを用いた。
スイッチ素子の大きさは１００μｍ×１７０μｍであ
り、同じ数のＦＥＴで構成した従来のスイッチ素子の占
める面積は、前記したように約３００μｍ×６００μｍ
の大きさであり、これに比べると、約１／１０の面積縮
小効果が得られた。
ｓ系へテロ接合ＦＥＴを半導体基板として用い、ゲート
長０．１５μｍ、ゲート幅５０μｍのＦＥＴを用いた。
スイッチ素子の大きさは１００μｍ×１７０μｍであ
り、同じ数のＦＥＴで構成した従来のスイッチ素子の占
める面積は、前記したように約３００μｍ×６００μｍ
の大きさであり、これに比べると、約１／１０の面積縮
小効果が得られた。
【００４３】図１０はこのときの図５の実施の形態の伝
送特性を示す。同図中、縦軸は伝送線路１５と伝送線路
１又は８との間の損失Ｓ21、横軸は入力信号周波数を示
す。同図からわかるように、広帯域で低挿入損失、高ア
イソレーションの良好なスイッチング特性を示してお
り、従来のスイッチ回路と比べて飛躍的なスイッチ素子
の小型化が可能となった。
送特性を示す。同図中、縦軸は伝送線路１５と伝送線路
１又は８との間の損失Ｓ21、横軸は入力信号周波数を示
す。同図からわかるように、広帯域で低挿入損失、高ア
イソレーションの良好なスイッチング特性を示してお
り、従来のスイッチ回路と比べて飛躍的なスイッチ素子
の小型化が可能となった。
【００４４】図７の第五の実施の形態では、実施例とし
て、ＧａＡｌＡｓ系へテロ接合ＦＥＴを半導体基板とし
て用い、ゲート長０．１５μｍ、ゲート幅５０μｍのＦ
ＥＴを用いた。スイッチ素子の大きさは１３０μｍ×１
００μｍであり、第四の実施の形態の実施例に比べる
と、同じ構成で約７５％の面積縮小効果が得られた。
て、ＧａＡｌＡｓ系へテロ接合ＦＥＴを半導体基板とし
て用い、ゲート長０．１５μｍ、ゲート幅５０μｍのＦ
ＥＴを用いた。スイッチ素子の大きさは１３０μｍ×１
００μｍであり、第四の実施の形態の実施例に比べる
と、同じ構成で約７５％の面積縮小効果が得られた。
【００４５】図１１はこのときのスイッチの伝送特性を
示す。同図中、縦軸は伝送線路２３と伝送線路２１又は
８との間の損失Ｓ21、横軸は入力信号周波数を示す。同
図からわかるように、図１０の伝送特性と同様、良好な
スイッチング特性を示しており、第四の実施の形態に比
べても、更なる小型化が実現できた。
示す。同図中、縦軸は伝送線路２３と伝送線路２１又は
８との間の損失Ｓ21、横軸は入力信号周波数を示す。同
図からわかるように、図１０の伝送特性と同様、良好な
スイッチング特性を示しており、第四の実施の形態に比
べても、更なる小型化が実現できた。
【００４６】なお、以上の実施の形態では、隣接して接
続される一方の電界効果トランジスタのソース電極また
はドレイン電極の全部が他方の電界効果トランジスタの
ドレイン電極またはソース電極の全部と共有されている
が、本発明はこれに限定されるものではなく、隣接して
接続される一方の電界効果トランジスタのソース電極ま
たはドレイン電極の一部が他方の電界効果トランジスタ
のドレイン電極またはソース電極の全部又は一部に共有
されるようにしてもよい。
続される一方の電界効果トランジスタのソース電極また
はドレイン電極の全部が他方の電界効果トランジスタの
ドレイン電極またはソース電極の全部と共有されている
が、本発明はこれに限定されるものではなく、隣接して
接続される一方の電界効果トランジスタのソース電極ま
たはドレイン電極の一部が他方の電界効果トランジスタ
のドレイン電極またはソース電極の全部又は一部に共有
されるようにしてもよい。
【００４７】また、図６の等価回路を構成する半導体装
置においては、伝送線路１５（又は２２）に入力される
信号を伝送線路１（又は２１）と伝送線路８の一方へ選
択出力するように説明したが、例えば伝送線路８に信号
が入力されるときは伝送線路１５（又は２２）へ出力さ
せ、伝送線路１５（又は２２）に信号が入力されるとき
は伝送線路１（又は２１）へ信号を選択出力させるよう
な、伝送線路１５（又は２２）を入出力兼用とする使い
方も可能である。
置においては、伝送線路１５（又は２２）に入力される
信号を伝送線路１（又は２１）と伝送線路８の一方へ選
択出力するように説明したが、例えば伝送線路８に信号
が入力されるときは伝送線路１５（又は２２）へ出力さ
せ、伝送線路１５（又は２２）に信号が入力されるとき
は伝送線路１（又は２１）へ信号を選択出力させるよう
な、伝送線路１５（又は２２）を入出力兼用とする使い
方も可能である。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
直列に接続される相隣る二つの電界効果トランジスタの
うち一方の電界効果トランジスタのソース電極又はドレ
イン電極の全部あるいはその一部が他方の電界効果トラ
ンジスタのドレイン電極又はソース電極の全部あるいは
その一部と共有されており、かつ、それぞれのゲート電
極は同じ基板面方位を有する構成とすることにより、ゲ
ート電極をつづら折り状に形成する従来の半導体装置に
比べて、電極が占める面積を縮小することができるた
め、装置全体の面積を約１／１０と大幅に縮小すること
ができ、よって装置の小型化を実現でき、また、広帯域
で低い挿入損失と高いアイソレーション特性を有するス
イッチング機能を有する半導体装置を実現できる。
直列に接続される相隣る二つの電界効果トランジスタの
うち一方の電界効果トランジスタのソース電極又はドレ
イン電極の全部あるいはその一部が他方の電界効果トラ
ンジスタのドレイン電極又はソース電極の全部あるいは
その一部と共有されており、かつ、それぞれのゲート電
極は同じ基板面方位を有する構成とすることにより、ゲ
ート電極をつづら折り状に形成する従来の半導体装置に
比べて、電極が占める面積を縮小することができるた
め、装置全体の面積を約１／１０と大幅に縮小すること
ができ、よって装置の小型化を実現でき、また、広帯域
で低い挿入損失と高いアイソレーション特性を有するス
イッチング機能を有する半導体装置を実現できる。
【図１】本発明の第１の実施の形態の平面図である。
【図２】本発明の第１の実施の形態の等価回路図であ
る。
る。
【図３】本発明の第２の実施の形態の平面図である。
【図４】本発明の第３の実施の形態の平面図である。
【図５】本発明の第４の実施の形態の平面図である。
【図６】図５及び図７の実施の形態の伝送特性図であ
る。
る。
【図７】本発明の第５の実施の形態の平面図である。
【図８】図１の伝送特性の一例を示す図である。
【図９】図４の伝送特性の一例を示す図である。
【図１０】図５の伝送特性の一例を示す図である。
【図１１】図７の伝送特性の一例を示す図である。
【図１２】従来装置の一例の平面図及び等価回路図であ
る。
る。
１、２１ 第一の伝送線路 ２ 共有電極（第一のＦＥＴのドレイン電極と第三のＦ
ＥＴのソース電極） ３ 第一および第四のＦＥＴのゲート電極 ４ 第一のＦＥＴのソース電極 ５、１２ 共有電極（第二のＦＥＴのドレイン電極と第
三のＦＥＴのソース電極） ６、１３ 第二および第三のＦＥＴのゲート電極 ７、１４ 共有電極（第三のＦＥＴのドレイン電極と第
四のＦＥＴのドレイン電極） ８ 第二の伝送線路 ９ 第四のＦＥＴのソース電極 １０ バイアホール １１、１１ａ、１１ｂ 活性領域 １５、２３ 第三の伝送線路 １６〜１９ ゲート電極 ２２ 共有電極（第一のＦＥＴのドレイン電極と第二の
ＦＥＴのドレイン電極） ２４ 第二のＦＥＴのソース電極 ２５ 第三のＦＥＴのソース電極 Ｑ１〜Ｑ４ ＦＥＴ
ＥＴのソース電極） ３ 第一および第四のＦＥＴのゲート電極 ４ 第一のＦＥＴのソース電極 ５、１２ 共有電極（第二のＦＥＴのドレイン電極と第
三のＦＥＴのソース電極） ６、１３ 第二および第三のＦＥＴのゲート電極 ７、１４ 共有電極（第三のＦＥＴのドレイン電極と第
四のＦＥＴのドレイン電極） ８ 第二の伝送線路 ９ 第四のＦＥＴのソース電極 １０ バイアホール １１、１１ａ、１１ｂ 活性領域 １５、２３ 第三の伝送線路 １６〜１９ ゲート電極 ２２ 共有電極（第一のＦＥＴのドレイン電極と第二の
ＦＥＴのドレイン電極） ２４ 第二のＦＥＴのソース電極 ２５ 第三のＦＥＴのソース電極 Ｑ１〜Ｑ４ ＦＥＴ
Claims (7)
- 【請求項１】 第一の伝送線路と第二の伝送線路の間に
直列に接続された複数の電界効果トランジスタと、 前記複数の電界効果トランジスタのうち隣接して接続さ
れる一方の電界効果トランジスタのソース電極又はドレ
イン電極の全部あるいはその一部が他方の電界効果トラ
ンジスタのドレイン電極又はソース電極の全部あるいは
その一部と共有されており、かつ、それぞれのゲート電
極は同じ基板面方位を有すると共に互いに接続されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記複数の電界効果トランジスタのうち
隣接して接続される二つの電界効果トランジスタのそれ
ぞれのゲート電極は同じ基板面方位を有すると共に互い
に接続され、かつ、それらゲート電極間にはいかなる電
極も存在しないようにしたことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 伝送線路と接地導体の間に直列に接続さ
れた複数の電界効果トランジスタと、 前記複数の電界効果トランジスタのうち隣接して接続さ
れる一方の電界効果トランジスタのソース電極又はドレ
イン電極の全部あるいはその一部が他方の電界効果トラ
ンジスタのドレイン電極又はソース電極の全部あるいは
その一部と共有されており、かつ、それぞれのゲート電
極は同じ基板面方位を有すると共に互いに接続されてい
ることを特徴とする半導体装置。 - 【請求項４】 前記複数の電界効果トランジスタのうち
隣接して接続される二つの電界効果トランジスタのそれ
ぞれのゲート電極は同じ基板面方位を有すると共に互い
に接続され、かつ、それらゲート電極間にはいかなる電
極も存在しないようにしたことを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 第一の伝送線路と第二の伝送線路の間に
直列に接続された少なくとも一つの電界効果トランジス
タと、前記第一及び第二の伝送線路の少なくとも一方と
接地導体の間に直列に接続された少なくとも一つの電界
効果トランジスタとを有し、前記第一の伝送線路を介し
て入力された信号を前記第二の伝送線路へ出力又は遮断
するスイッチング動作を行う半導体装置において、 前記第一又は第二の伝送線路を共通に介して接続される
二つの電界効果トランジスタのうち一方の電界効果トラ
ンジスタのソース電極又はドレイン電極の全部あるいは
その一部が他方の電界効果トランジスタのドレイン電極
又はソース電極の全部あるいはその一部と共有されてお
り、かつ、それぞれのゲート電極は同じ基板面方位を有
すると共に互いに接続されていることを特徴とする半導
体装置。 - 【請求項６】 第一の伝送線路と第三の伝送線路の間に
直列に接続された少なくとも一つの電界効果トランジス
タと、第二の伝送線路と前記第三の伝送線路の間に直列
に接続された少なくとも一つの電界効果トランジスタ
と、前記第一及び第二の伝送線路の少なくとも一方と接
地導体の間に直列に接続された少なくとも一つの電界効
果トランジスタとを有しスイッチング動作を行う半導体
装置において、 直列に接続された複数の電界効果トランジスタのうち隣
接して接続される一方の電界効果トランジスタのソース
電極又はドレイン電極の全部あるいはその一部が他方の
電界効果トランジスタのドレイン電極又はソース電極の
全部あるいはその一部と共有されており、かつ、すべて
の電界効果トランジスタのゲート電極は同じ基板面方位
を有すると共に、前記第一の伝送線路と前記第三の伝送
線路の間に直列に接続された電界効果トランジスタのゲ
ート電極と、前記第二の伝送線路と前記第三の伝送線路
の間に直列に接続された電界効果トランジスタのゲート
電極とは分離されていることを特徴とする半導体装置。 - 【請求項７】 前記複数の電界効果トランジスタのうち
隣接して接続される二つの電界効果トランジスタのそれ
ぞれのゲート電極は同じ基板面方位を有すると共に互い
に接続され、かつ、それらゲート電極間にはいかなる電
極も存在しないようにしたことを特徴とする請求項５又
は６記載の半導体装置。
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