JPH09191377A - ラインメモリ制御装置および画像データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力、かつ、簡単な構成で遅延データ
を出力するラインメモリ制御装置を得ることにある。 【解決手段】 複数のラインメモリに、外部データ入力
信号を書き込む動作、および順序を制御する書き込み制
御手段と、書き込み順序に従って前記複数のラインメモ
リを選択し、かつそれぞれのラインメモリから、互いに
所定の遅延を持たせて複数の出力信号を読み出す、読み
出し制御手段を持つように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数のラインメモリ
から遅延データを得るためのラインメモリ制御装置に関
し、例えばデジタルコピー機や、レーザービームプリン
タや、ファクシミリ機等における画像処理用のラインメ
モリに用いられ、遅延データ列を得るのに好適なライン
メモリ制御装置に関する。

【０００２】

【従来の技術】従来よりデジタルコピー機や、レーザー
ビームプリンタや、ファクシミリ機等画像データを取り
扱う画像処理装置においては、画像データを一時記憶す
る記憶手段として、１ページ分の画像データを記憶する
大記憶容量のページメモリの代わりに、１ライン分画像
データを記憶するラインメモリを用いるのが通常であっ
た。

【０００３】これらの画像処理装置は、通常ディジタル
化して記憶手段に記憶された画像データに対し、例え
ば、輪郭強調やディザ処理や解像度補償といった種々の
データ処理を行うことが一般的である。このようなデー
タ処理には、一般的にデータ処理を施そうとするライン
の画像データのみではなく、前後のラインの画像データ
を同時に必要とするため、通常ライン単位にて遅延した
画像データが必要であった。

【０００４】上記のようなライン単位にて遅延した画像
データを得るために、記憶手段としてラインメモリを用
いた従来の構成を図6に示す。図6において、１〜４はそ
れぞれ第1ないし第4のライン単位にて画像データを記憶
するラインメモリで、ここでは一例として先入れ先出し
形のメモリ（以下ＦＩＦＯメモリと呼ぶ）で構成したも
のを示す。９は外部書き込み制御信号線で、書き込みク
ロック信号（ＷＣＫ）と書き込みリセット信号（ＷＲＥ
ＳＢ）を伝達し、外部データ入力信号線Ｄｎのデータを
ラインメモリ１〜４に書き込む動作を実行するためのも
のである。また１０は外部読み出し制御信号線で、読み
出しクロック信号（ＲＣＫ）と読み出しリセット信号
（ＲＲＥＳＢ）を伝達し、ラインメモリ１〜４のデータ
をＱｎ１〜Ｑｎ４の外部データ出力信号線に読みだす動
作を実行するためのものである。またＤｎは外部データ
入力信号線、Ｑｎ１〜Ｑｎ４は外部データ出力信号線で
ある。

【０００５】次にこのように構成された画像データ記憶
手段の動作を図7において(j)に示した状態毎に説明す
る。まず初期状態においては、全てのＦＩＦＯメモリ１
〜４は書き込み動作、読み出し動作共に行わない。次
に、ライトリセット動作（ＷＲＥＳＢ＝”Ｌ”）後のス
テップ１において、外部データ入力信号線Ｄｎより一ラ
イン分のデータ（Ａ）をＦＩＦＯメモリ１に書き込む。

【０００６】次に、リセット１動作（ＲＲＥＳＢ＝”
Ｌ”）後のステップ２は、ステップ１で書き込んだデー
タ（Ａ）をＦＩＦＯメモリ１から、外部データ出力信号
線Ｑｎ１に読み出し、また、データ（Ａ）をＦＩＦＯメ
モリ２に書き込む。さらに、外部データ入力信号線Ｄｎ
の一ライン分のデータ（Ｂ）をＦＩＦＯメモリ１に書き
込む。

【０００７】次に、リセット２動作後のステップ３は、
ステップ２で書き込んだデータ（Ｂ）をＦＩＦＯメモリ
１から、外部データ出力信号線Ｑｎ１に読み出し、ま
た、データ（Ｂ）をＦＩＦＯメモリ２に書き込む。さら
に、ステップ２で書き込んだデータ（Ａ）をＦＩＦＯメ
モリ２から、外部データ出力信号線Ｑｎ２に読み出し、
また、データ（Ａ）をＦＩＦＯメモリ３に書き込む。さ
らに、外部データ入力信号線Ｄｎの一ライン分のデータ
（Ｃ）をＦＩＦＯメモリ１に書き込む。

【０００８】次に、リセット３動作後のステップ４は、
ステップ３で書き込んだデータ（Ｃ）をＦＩＦＯメモリ
１から、外部データ出力信号線Ｑｎ１に読み出し、ま
た、データ（Ｃ）をＦＩＦＯメモリ２に書き込む。さら
に、ステップ３で書き込んだデータ（Ｂ）をＦＩＦＯメ
モリ２から、外部データ出力信号線Ｑｎ２に読み出し、
また、データ（Ｂ）をＦＩＦＯメモリ３に書き込む。さ
らに、ステップ３で書き込んだデータ（Ａ）をＦＩＦＯ
メモリ３から、外部データ出力信号線Ｑｎ３に読み出
し、また、データ（Ａ）をＦＩＦＯメモリ４に書き込
む。さらに、外部データ入力信号線Ｄｎの一ライン分の
データ（Ｄ）をＦＩＦＯメモリ１に書き込む。

【０００９】次に、リセット４動作後のステップ５は、
ステップ４で書き込んだデータ（Ｄ）をＦＩＦＯメモリ
１から、外部データ出力信号線Ｑｎ１に読み出し、ま
た、データ（Ｄ）をＦＩＦＯメモリ２に書き込む。さら
に、ステップ４で書き込んだデータ（Ｃ）をＦＩＦＯメ
モリ２から、外部データ出力信号線Ｑｎ２に読み出し、
また、データ（Ｃ）をＦＩＦＯメモリ３に書き込む。さ
らに、ステップ４で書き込んだデータ（Ｂ）をＦＩＦＯ
メモリ３から、外部データ出力信号線Ｑｎ３に読み出
し、また、データ（Ｂ）をＦＩＦＯメモリ４に書き込
む。さらに、ステップ４で書き込んだデータ（Ａ）をＦ
ＩＦＯメモリ４から、外部データ出力信号線Ｑｎ４に読
み出す。さらに、外部データ入力信号線Ｄｎの一ライン
分のデータ（Ｅ）をＦＩＦＯメモリ１に書き込む。ステ
ップ６以降の動作は、ステップ５と同様であるので説明
を省略する。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
画像データ記憶手段においては、ラインメモリから読み
だされたデータを、他のラインメモリに書き込む動作を
行うことにより、遅延されたデータ列を得ているため、
全てのラインメモリが書き込み動作を行うことが必要で
あった。またそのために消費される電力も、ラインメモ
リの数が増加するのに応じて増加し、多数のラインメモ
リを必要とするような場合、この消費電力の低減は重要
な課題となっていた。本発明の目的は、上記のような課
題を解決するためになされたもので、低消費電力で遅延
データを出力するラインメモリ制御装置を得ることにあ
る。

【００１１】

【課題を解決するための手段】本発明のラインメモリ制
御装置においては、複数のラインメモリに、外部データ
入力信号を書き込む動作および順序を制御する書き込み
制御手段と、書き込み順序に従って前記複数のラインメ
モリを選択し、かつそれぞれのラインメモリから、互い
に所定の遅延を持たせて複数の出力信号を読みだす、読
み出し制御手段を持つようにしたものである。

【００１２】また、書き込み制御手段は、外部書き込み
制御信号線と外部読み出し制御信号線に接続された書き
込みセレクタ制御回路と、この書き込みセレクタ制御回
路の出力信号および外部データ入力信号を入力とし、複
数のラインメモリに信号を出力する書き込みセレクタ回
路で構成され、読み出し制御手段は、前記外部読み出し
制御信号線と外部書き込み制御信号線に接続された読み
出しセレクタ制御回路と、この読み出しセレクタ制御回
路の出力信号および前記複数のラインメモリの出力信号
を入力とし、外部データ出力信号を出力とする読み出し
セレクタ回路で構成されたものである。

【００１３】また、上記構成において、複数のラインメ
モリをＦＩＦＯメモリで構成するようにしたものであ
る。

【００１４】また、それぞれが単位毎の画像データを一
時記憶するための複数のラインメモリ、画像データがシ
リアルに入力されるデータ入力信号線、上記複数のライ
ンメモリと同数のデータ出力信号線、画像データの単位
毎に、上記複数のラインメモリを順番にかつ循環して選
択し、選択したラインメモリに上記データ入力信号線を
介して入力される画像データを書き込ませるための書き
込み制御手段、上記複数のラインメモリへの書き込み順
序に従って上記複数のラインメモリを順番にかつ循環し
て選択し、かつ、互いに所定の遅延を持った複数の画像
データを上記複数のデータ出力信号線に対して出力する
ための読み出し制御手段を備えたものである。

【００１５】また、上記構成において、書き込み制御手
段は、単位毎の画像データを読み出す毎に上記複数のラ
インメモリを順番にかつ循環して選択するための書き込
み用デコード選択信号を出力する書き込みセレクタ制御
回路と、この書き込みセレクタ制御回路からの書き込み
用デコード選択信号を受け、受けた書き込み用デコード
選択信号に基づいてデータ入力信号線を介して入力され
る画像データを上記複数のラインメモリのうちの選択さ
れたいずれか１つのラインメモリのデータ入力ノードに
対応したデータ入力線を介して伝達する書き込みセレク
タ回路とを備えたものである。

【００１６】また、読み出し制御手段は、単位毎の画像
データを読み出す毎に上記複数のラインメモリを順番に
かつ循環して選択するための読み出し用デコード選択信
号を出力する読み出しセレクタ制御回路と、この読み出
しセレクタ制御回路からの読み出し用デコード選択信号
を受け、受けた読み出し用デコード信号に基づいて上記
複数のラインメモリそれぞれから対応したデータ出力線
を介して読み出された画像データを上記複数のデータ出
力信号線に選択出力する読み出しセレクタ回路とを備え
たものである。

【００１７】

【発明の実施の形態】

実施の形態１．図１は本願発明の実施の形態１を示すも
のであり、図１において１ないし４はそれぞれライン単
位にて画像データを記憶する第１ないし第４のラインメ
モリで、この実施の形態１においては、それぞれ、アド
レスの指定を必要とせず、データの書き込み及び読み出
しを同時に行うことができるＦＩＦＯメモリを用いてい
るものであり、データ入力ノードと、データ出力ノード
と、書き込みリセット信号入力ノードと、書き込みクロ
ック信号入力ノードと、読み出しリセット信号入力ノー
ドと、読み出しクロック信号入力ノードと、１ライン分
の画像データを記憶する、１ライン分の画像データに相
当する数のメモリセルを有するメモリアレイとを有して
おり、次のように動作する。

【００１８】まず、ＦＩＦＯメモリ１ないし４は図示し
ない信号により、書き込みおよび読み出しが可能となっ
ている。次に、書き込みリセット信号入力ノードにリセ
ットを意味する（この実施の形態１においては“Ｌ”レ
ベル）書き込みリセット信号が入力されると、書き込み
状態(図4の書き込み制御回路14および書き込みセレクタ
制御回路５)がリセットされ、書き込みクロック信号入
力ノードに入力される書き込みクロック信号のクロック
タイミングにてデータ入力ノードにシリアルに入力され
る画像データが所定のアドレス順にしたがって順次所定
のアドレスに位置するメモリセルに記憶され、１ライン
分の画像データがメモリアレイに記憶されることにな
る。

【００１９】一方、読み出しリセット信号入力ノードに
リセットを意味する（この実施の形態１においては
“Ｌ”レベル）読み出しリセット信号が入力されると、
読み出し状態(図4の読み出し制御回路１８および読み出
しセレクタ制御回路６)がリセットされ、読み出しクロ
ック信号入力ノードに入力される読み出しクロック信号
のクロックタイミングにて所定のアドレス順にしたがっ
て順次所定のアドレスに位置するメモリセルから記憶さ
れている画像データがデータ出力ノードへシリアルに読
み出されることになる。

【００２０】そして、第１ないし第４のラインメモリ１
〜４を構成する各ＦＩＦＯメモリは、この実施の形態１
では図４に示す構成になっているものである。図４にお
いて、１６は書き込みデコード信号により選択されてデ
ータの書き込み（データの書き換え）が可能であり、読
み出しデコード信号に選択されてデータが読み出される
メモリセルを少なくとも１ライン分の画像データに相当
する数有するメモリアレイで、例えば任意の数mワード
×任意の数nビットで構成されている。

【００２１】１５は書き込みリセット信号入力ノードに
入力される書き込みリセット信号（ＷＲＥＳＢ）を受け
た書き込み制御回路１４に基づいてリセットされ、書き
込みクロック信号入力ノードに入力される書き込みクロ
ック信号（ＷＣＫ）のクロックタイミングに基づいて１
番地ずつシフトアップされる書き込みデコード信号を上
記メモリアレイ１６に出力する書き込みデコーダで、例
えばカウンタ等によって構成されているものである。さ
らに、前記書き込みデコーダ１５はメモリアレイのmワ
ードになると、自動的に最初の番地に戻るようにセット
されている。

【００２２】１７は読み出しリセット信号入力ノードに
入力される読み出しリセット信号（ＲＲＥＳＢ）を受け
た読み出し制御回路１８に基づいてリセットされ、読み
出しクロック信号入力ノードに入力される読み出しクロ
ック信号（ＲＣＫ）のクロックタイミングに基づいて１
番地ずつシフトアップされる読み出しデコード信号を上
記メモリアレイ１６に出力する読み出しデコーダで、上
記書き込みデコーダ１５による上記メモリアレイ１６の
メモリセルを選択する順番と同じ順番にて上記メモリア
レイ１６のメモリセルを選択するものであり、例えばカ
ウンタ等によって構成されているものである。さらに、
前記読みだしデコーダ１７はメモリアレイのmワードに
なると、自動的に最初の番地に戻るようにセットされて
いる。

【００２３】１４は書き込みリセット信号入力ノードに
入力される書き込みリセット信号（ＷＲＥＳＢ）に基づ
いてリセットされ、書き込みクロック信号入力ノードに
入力される書き込みクロック信号（ＷＣＫ）のクロック
タイミングに基づいてデータ入力ノードに入力される画
像データを取り込み、取り込んだ画像データを上記書き
込みデコーダ１５にて選択された上記メモリアレイのメ
モリセルに与えるとともに、前記書き込みデコーダ１５
の制御を行う書き込み制御回路である。

【００２４】１８は読み出しリセット信号入力ノードに
入力される読み出しリセット信号（ＲＲＥＳＢ）に基づ
いてリセットされ、読み出しクロック信号入力ノードに
入力される読み出しクロック信号（ＲＣＫ）のクロック
タイミングに基づいて上記読み出しデコーダ１７によっ
て選択された上記メモリアレイ１６のメモリセルから読
み出される画像データを取り込み、取り込んだ画像デー
タを上記データ出力信号線Ｑ１ｎに出力するとともに前
記読み出しデコーダ１７の制御を行う読み出し制御回路
である。

【００２５】図１に戻って、９は上記ＦＩＦＯメモリ１
〜４がデータ入力ノードに入力される画像データを書き
込む動作を実行するために用いられる書き込みクロック
信号（ＷＣＫ）と書き込みリセット信号（ＷＲＥＳＢ）
をそれぞれ上記第１ないし第４のラインメモリ１〜４の
書き込みリセット信号入力ノードと書き込みクロック信
号入力ノードとに伝達するための書き込み制御信号線で
ある。

【００２６】なお、書き込みリセット信号（ＷＲＥＳ
Ｂ）は、夲発明の構成においては、データの書き込みが
開始される前に、上記ＦＩＦＯメモリ１〜４の書き込み
制御回路１４および書き込みセレクタ制御回路５および
読み出しセレクタ制御回路６のリセットを意味する信号
となるものである。

【００２７】１０は上記第１ないし第４のラインメモリ
１〜４に一時記憶された画像データをデータ出力ノード
に読み出す動作を実行するために用いられる読み出しク
ロック信号（ＲＣＫ）と、上記ＦＩＦＯメモリ１〜４の
読み出し制御回路１８および読み出しセレクタ制御回路
６および書き込みセレクタ制御回路５のリセットを意味
する読み出しリセット信号（ＲＲＥＳＢ）を伝達するた
めの読み出し制御信号線である。

【００２８】なお、読み出しリセット信号（ＲＲＥＳ
Ｂ）は、１ライン分の画像データを読み出す前に読み出
すＦＩＦＯメモリを選択している読み出しセレクタのリ
セット、さらに新たなデータの読み出しを開始するため
のＦＩＦＯメモリ内の読み出しデコーダのリセット、さ
らには一ラインの読み出し終了に伴い、新たな書き込み
を行うための書き込みセレクタのリセットを行うための
信号である。

【００２９】Ｄｎは入力される画像データを伝達するた
めのデータ入力信号線、Ｑｎ１〜Ｑｎ４は上記ＦＩＦＯ
メモリ１〜４から読み出された画像データを伝達するた
めの第１ないし第４のデータ出力信号線で、第１のデー
タ出力信号線Ｑｎ１は現在のラインの画像データを伝達
し、第２のデータ出力信号線Ｑｎ２は現在のラインの１
ライン分遅延された画像データを伝達し、第３のデータ
出力信号線Ｑｎ３は現在のラインの２ライン分遅延され
た画像データを伝達し、第４のデータ出力信号線Ｑｎ４
は現在のラインの３ライン分遅延された画像データを伝
達するものである。

【００３０】５は上記書き込み制御信号線９にて伝達さ
れる書き込みクロック信号（ＷＣＫ）及び書き込みリセ
ット信号（ＷＲＥＳＢ）と上記読み出し制御信号線１０
にて伝達される読み出しクロック信号（ＲＣＫ）及び読
み出しリセット信号（ＲＲＥＳＢ）を受け、これら受け
た信号に基づき、画像データの１ライン分毎に、この実
施の形態１においては１ライン分の画像データを読み出
す毎に上記第１ないし第４のラインメモリ１〜４を順番
にかつ循環して、つまり第１→第２→第３→第４→第１
→…のように選択するための書き込み用デコード選択信
号を出力する書き込みセレクタ制御回路で、この実施の
形態１では例えば図３に示す構成をしている。

【００３１】図３において、１１ａは上記書き込み制御
信号線９にて伝達される書き込みクロック信号（ＷＣ
Ｋ）及び書き込みリセット信号（ＷＲＥＳＢ）を受け
て、カウンタ１２aをリセットするリセット信号発生部
である。

【００３２】１３ａは上記読み出し制御信号線１０にて
伝達される読み出しクロック信号（ＲＣＫ）及び読み出
しリセット信号（ＲＲＥＳＢ）を受けて、クロック信号
を発生させその信号をカウンタ１２ａのクロックとして
入力することにより、ＦＩＦＯメモリの読み出しを終え
る度にカウンタ１２ａのカウントを進める。

【００３３】１２ａは上記リセット信号発生部１１ａか
らのリセット信号にてリセットされ、上記カウントクロ
ック信号発生部１３ａからのクロック信号に基づいてカ
ウントし、上記書き込み用デコード選択信号を書き込み
セレクタ制御線S1に出力するカウンタで、上記第１ない
し第４のラインメモリ１〜４からの画像データの読み出
しを終える度にカウントを進めるものであり、この実施
の形態１においては、書き込み用デコード選択信号とし
て２ビットで構成し、例えばカウント値（出力値に相
当）００は上記第１のラインメモリ１を、カウント値０
１は第２のラインメモリ２を、カウント値１０は第３の
ラインメモリ３を、カウント値１１は第４のラインメモ
リ４を選択するものと設定している。

【００３４】図１に戻って、７は上記書き込みセレクタ
制御回路５からの書き込み用デコード選択信号を書き込
みセレクタ制御線Ｓ１を介して受け、受けた書き込み用
デコード信号に基づいて上記データ入力信号線Ｄｎを介
して入力される画像データを上記第１ないし第４のライ
ンメモリ１〜４のうちの選択されたいずれか１つのライ
ンメモリのデータ入力ノードに対応したデータ入力線Ｄ
１ｎ〜Ｄ４ｎを介して伝達する書き込みセレクタ回路
で、この実施の形態１では、例えば、データ入力信号線
Ｄｎに接続される入力ノードと、データ入力線Ｄ１ｎ〜
Ｄ４ｎそれぞれに対応して接続される第１ないし第４の
出力ノードと、書き込みセレクタ制御線Ｓ１に接続され
る制御ノードと、上記第１ないし第４の出力ノードに対
応して設けられ、それぞれが上記入力ノードと対応した
出力ノードとの間に設けられ、制御ノードに入力された
デコード選択信号に基づいて上記入力ノードと対応した
出力ノードとの間を導通状態もしくは非導通状態となす
第１ないし第４のスイッチング手段とを有しているもの
である。

【００３５】なお、上記書き込みセレクタ制御回路５と
上記書き込みセレクタ回路７とによって、上記第１ない
し第４のラインメモリ１〜４に上記データ入力信号線Ｄ
ｎを介して入力される画像データを書き込む動作および
順序を制御する、つまり、画像データの１ライン分毎
に、上記第１ないし第４のラインメモリ１〜４を順番に
かつ循環して選択し、選択したラインメモリに上記デー
タ入力信号線Ｄｎを介して入力される画像データを書き
込ませるための書き込み制御手段を構成しているもので
ある。

【００３６】６は上記書き込み制御信号線９にて伝達さ
れる書き込みクロック信号（ＷＣＫ）及び書き込みリセ
ット信号（ＷＲＥＳＢ）と上記読み出し制御信号線１０
にて伝達される読み出しクロック信号（ＲＣＫ）及び読
み出しリセット信号（ＲＲＥＳＢ）を受け、これら受け
た信号に基づき、画像データの１ライン分毎に、この実
施の形態１においては１ライン分の画像データを読み出
す毎に上記第１ないし第４のラインメモリ１〜４を順番
にかつ循環して、つまり第１→第２→第３→第４→第１
→…のように選択するための読み出し用デコード選択信
号を出力する読み出しセレクタ制御回路、この実施の形
態１では例えば図５に示す構成をしている。

【００３７】図５において、１１ｂは上記書き込み制御
信号線９にて伝達される書き込みクロック信号（ＷＣ
Ｋ）及び書き込みリセット信号（ＷＲＥＳＢ）と上記読
み出し制御信号線１０にて伝達される読み出しクロック
信号（ＲＣＫ）及び読み出しリセット信号（ＲＲＥＳ
Ｂ）とを受け、カウンタ１２bをリセットさせるリセッ
ト信号発生部である。

【００３８】１３ｂは上記読み出し制御信号線１０にて
伝達される読み出しクロック信号（ＲＣＫ）及び読み出
しリセット信号（ＲＲＥＳＢ）を受け、受けた読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味すると受
けた読み出しクロック信号（ＲＣＫ）に同期してクロッ
ク信号を出力するカウントクロック信号発生部である。

【００３９】１２ｂは上記リセット信号発生部１１ｂか
らのリセット信号にてリセットされ、上記カウントクロ
ック信号発生部１３ｂからのクロック信号に基づいてカ
ウントし、上記読み出しセレクタ制御線Ｓ２に読み出し
用デコード選択信号を出力するカウンタで、上記第１な
いし第４のラインメモリ１〜４からの画像データの読み
出しを終える度にカウントを進めるものであり、この実
施の形態１においては、読み出し用デコード選択信号と
して２ビットで構成し、例えばカウント値（出力値に相
当）００は第１の状態を、カウント値０１は第２の状態
を、カウント値１０は第３の状態を、カウント値１１は
第４の状態を選択するものと設定している。

【００４０】図１に戻って、８は上記読み出しセレクタ
制御回路６からの読み出し用デコード選択信号を読み出
しセレクタ制御線Ｓ２を介して受け、受けた読み出し用
デコード信号に基づいて上記第１ないし第４のラインメ
モリ１〜４それぞれから対応したデータ出力線Ｑ１ｎ〜
Ｑ４ｎを介して読み出された画像データを上記第１ない
し第４のデータ出力信号線Ｑｎ１〜Ｑｎ４に選択出力す
る読み出しセレクタ回路である。

【００４１】この読み出しセレクタ回路８は、この実施
の形態１では、デコード信号が第１の状態(図2において
は例えばステップ6)を示すときは第１のデータ出力信号
線Ｑｎ１に第１のラインメモリ１から読み出された画像
データを、第２のデータ出力信号線Ｑｎ２に第４のライ
ンメモリ４から読み出された画像データを、第３のデー
タ出力信号線Ｑｎ３に第３のラインメモリ３から読み出
された画像データを、第４のデータ出力信号線Ｑｎ４に
第２のラインメモリ２から読み出された画像データをそ
れぞれ伝達させ、第２の状態を示すときは第１のデータ
出力信号線Ｑｎ１に第２のラインメモリ２から読み出さ
れた画像データを、第２のデータ出力信号線Ｑｎ２に第
１のラインメモリ１から読み出された画像データを、第
３のデータ出力信号線Ｑｎ３に第４のラインメモリ４か
ら読み出された画像データを、第４のデータ出力信号線
Ｑｎ４に第３のラインメモリ３から読み出された画像デ
ータをそれぞれ伝達させ、第３の状態を示すときは第１
のデータ出力信号線Ｑｎ１に第３のラインメモリ３から
読み出された画像データを、第２のデータ出力信号線Ｑ
ｎ２に第２のラインメモリ２から読み出された画像デー
タを、第３のデータ出力信号線Ｑｎ３に第１のラインメ
モリ１から読み出された画像データを、第４のデータ出
力信号線Ｑｎ４に第４のラインメモリ４から読み出され
た画像データをそれぞれ伝達させ、第４の状態を示すと
きは第１のデータ出力信号線Ｑｎ１に第４のラインメモ
リ４から読み出された画像データを、第２のデータ出力
信号線Ｑｎ２に第３のラインメモリ３から読み出された
画像データを、第３のデータ出力信号線Ｑｎ３に第２の
ラインメモリ２から読み出された画像データを、第４の
データ出力信号線Ｑｎ４に第１のラインメモリ１から読
み出された画像データをそれぞれ伝達させる。

【００４２】つまり、第１のデータ出力信号線Ｑｎ１に
画像データの１ライン分毎に第１→第２→第３→第４→
第１→…と順番にかつ循環して第１ないし第４のライン
メモリ１〜４から読み出された画像データが現在のライ
ンの画像データとして伝達させ、第２のデータ出力信号
線Ｑｎ２に第１のデータ出力信号線Ｑｎ１より画像デー
タの１ライン分遅延されて画像データの１ライン分毎に
第１→第２→第３→第４→第１→…と順番にかつ循環し
て第１ないし第４のラインメモリ１〜４から読み出され
た画像データが現在のラインの１ライン分遅延された画
像データとして伝達させ、第３のデータ出力信号線Ｑｎ
３に第１のデータ出力信号線Ｑｎ１より画像データの２
ライン分遅延されて画像データの１ライン分毎に第１→
第２→第３→第４→第１→…と順番にかつ循環して第１
ないし第４のラインメモリ１〜４から読み出された画像
データが現在のラインの２ライン分遅延された画像デー
タとして伝達させ、第４のデータ出力信号線Ｑｎ４に第
１のデータ出力信号線Ｑｎ１より画像データの３ライン
分遅延されて画像データの１ライン分毎に第１→第２→
第３→第４→第１→…と順番にかつ循環して第１ないし
第４のラインメモリ１〜４から読み出された画像データ
が現在のラインの３ライン分遅延された画像データとし
て伝達させるように機能するものである。

【００４３】また例えば、第１ないし第４のラインメモ
リ１〜４にそれぞれ対応して設けられ、それぞれが対応
したラインメモリの出力ノードに接続されるデータ出力
線Ｑ１ｎ〜Ｑ４ｎに接続される第１ないし第４の入力ノ
ードと、データ出力信号線Ｑｎ１〜Ｑｎ４それぞれに対
応して接続される第１ないし第４の出力ノードと、読み
出しセレクタ制御線Ｓ２に接続される制御ノードと、上
記第１ないし第４の出力ノードに対応して設けられ、そ
れぞれが第１ないし第４の入力ノードと対応した出力ノ
ードとの間に設けられ、制御ノードに入力された読み出
し用デコード選択信号に基づいて上記第１ないし第４の
入力ノードから選択された入力ノードと対応した出力ノ
ードとの間を導通状態とし、非選択の入力ノードと対応
した出力ノードとの間を非導通状態となす第１ないし第
４のスイッチング手段とを有しているものである。

【００４４】なお、上記読み出しセレクタ制御回路６と
上記読み出しセレクタ回路８とによって、上記第１ない
し第４のラインメモリ１〜４への書き込み順序に従って
第１ないし第４のラインメモリ１〜４を選択し、かつ、
互いに所定の遅延を持った複数の画像データを出力とし
て得る、つまり、上記データ出力信号線Ｑｎ１〜Ｑｎ４
に対して順次画像データの１ライン分づづ遅延させ、か
つ画像データの１ライン分毎に、上記第１ないし第４の
ラインメモリ１〜４を順番にかつ循環して選択し、選択
したラインメモリから読み出される画像データを上記デ
ータ出力信号線Ｑｎ１〜Ｑｎ４に出力するための読み出
し制御手段を構成しているものである。

【００４５】次に、このように構成された画像データ処
理装置の動作を、動作タイミングを示す図２を用いて動
作状態毎に説明する。 ［初期状態］初期状態においては、全てのラインメモリ
１〜４は初期状態、例えば、すべてのメモリセルが不定
状態にあり、しかも、書き込みリセット信号（ＷＲＥＳ
Ｂ）及び読み出しリセット信号（ＲＲＥＳＢ）がリセッ
トを意味する信号を出力していないので、書き込み動
作、読み出し動作共に行われない。

【００４６】同様に、書き込みリセット信号（ＷＲＥＳ
Ｂ）及び読み出しリセット信号（ＲＲＥＳＢ）がリセッ
トを意味する信号を出力していないので、書き込みセレ
クタ制御回路５及び読み出しセレクタ制御回路６もデコ
ード選択信号を出力せず、書き込みセレクタ回路７はデ
ータ入力線Ｄ１ｎ〜Ｄ４ｎをハイインピーダンス状態
に、読み出しセレクタ回路８はデータ出力信号線Ｑｎ１
〜Ｑｎ４をハイインピーダンス状態にしている。

【００４７】［ステップ１］図２の（ｂ）に示すように
書き込みリセット信号（ＷＲＥＳＢ）がリセットを意
味、つまり、“Ｌ”レベルになると、ライトリセット状
態になる。つまり、第１のラインメモリ１が書き込み状
態にリセットされ、書き込みセレクタ制御回路５から
は、“００”からなる書き込み用デコード選択信号が出
力されて書き込みセレクタ回路７は、データ入力信号線
Ｄｎと第１のラインメモリ１の入力ノードとを導通状態
とし、データ入力信号線Ｄｎと第２ないし第４のライン
メモリ２〜４とを非導通状態とする。

【００４８】したがって、データ入力信号線Ｄｎに現れ
る画像データ（Ａ）（図２の（ｃ）参照）は、図２の
（ａ）に示す書き込みクロック信号（ＷＣＫ）のクロッ
クに同期して第１のラインメモリ１に取り込まれ、所定
のアドレス順に従って第１のラインメモリ１に記憶され
る。なお、画像データ（Ａ）は１番目のラインにおける
画像データを示しているものであり、１ライン分の書き
込みクロック信号（ＷＣＫ）のクロック数によって第１
のラインメモリ１に書き込まれることになる。

【００４９】また、第２ないし第４のラインメモリ２〜
４は、それぞれ入力ノードが書き込みセレクタ回路７に
よってデータ入力信号線Ｄｎと非導通状態とされている
ため、画像データの書き込みは行われない。

【００５０】さらに、読み出しリセット信号（ＲＲＥＳ
Ｂ）がリセットを意味する信号を出力していないので、
読み出しセレクタ制御回路６もデコード選択信号を出力
せず、読み出しセレクタ回路８はデータ出力信号線Ｑｎ
１〜Ｑｎ４をハイインピーダンス状態にしている。要す
るに、このステップ１では、画像データ（Ａ）が第１の
ラインメモリ１に書き込まれる動作が行われるものであ
る。

【００５１】［ステップ２］画像データ（Ａ）の第１の
ラインメモリ１への書き込みが終了するタイミングに
て、図２の（ｅ）に示すように読み出しリセット信号
（ＲＲＥＳＢ）がリセットを意味、つまり、“Ｌ”レベ
ルになると、リードリセット状態（リセット１）にな
る。

【００５２】すなわち、書き込みセレクタ制御回路５か
らは“０１”からなる書き込み用デコード選択信号が出
力され、書き込みセレクタ回路７はデータ入力信号線Ｄ
ｎと第２のラインメモリ２の入力ノードとを導通状態と
し、データ入力信号線Ｄｎと第１、第３及び第４のライ
ンメモリ１、３、４とを非導通状態とし、読み出しセレ
クタ制御回路６からは“００”からなる読み出し用デコ
ード選択信号が出力され、読み出しセレクタ回路８は、
第１の状態、つまり、第１のデータ出力信号線Ｑｎ１と
第１のラインメモリ１の出力ノードとを、第２のデータ
出力信号線Ｑｎ２と第４のラインメモリ４の出力ノード
とを、第３のデータ出力信号線Ｑｎ３と第３のラインメ
モリ３の出力ノードとを、第４のデータ出力信号線Ｑｎ
４と第２のラインメモリ２の出力ノードとをそれぞれ導
通状態とする。

【００５３】したがって、データ入力信号線Ｄｎに現れ
る画像データ（Ｂ）（図２の（ｃ）参照）は、図２の
（ａ）に示す書き込みクロック信号（ＷＣＫ）のクロッ
クに同期して第２のラインメモリ２に取り込まれ、所定
のアドレス順に従って第２のラインメモリ２に記憶され
る。なお、画像データ（Ｂ）は２番目のラインにおける
画像データを示しているものであり、１ライン分の書き
込みクロック信号（ＷＣＫ）のクロック数によって第２
のラインメモリ２に書き込まれることになる。

【００５４】また、第１、第３及び第４のラインメモリ
１、３、４は、それぞれ入力ノードが書き込みセレクタ
回路７によってデータ入力信号線Ｄｎと非導通状態とさ
れているため、画像データ（Ｂ）の書き込みは行われな
い。

【００５５】一方、第１のラインメモリ１は、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第１のラインメモリ１に記憶されている画像
データ（Ａ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｆ）に示すように、読み出された画
像データ（Ａ）が第１のデータ出力線Ｑ１ｎ及び読み出
しセレクタ回路８を介して、第１のデータ出力信号線Ｑ
ｎ１に出力されることになる。

【００５６】なお、第２ないし第４のラインメモリ２〜
４も、読み出しリセット信号（ＲＲＥＳＢ）がリセット
を意味すると、読み出し状態にリセットされるものの、
読み出し時には記憶状態が依然として初期状態であるた
め、画像データとしては第２ないし第４のデータ出力信
号線Ｑｎ２〜Ｑｎ４に出力されない。

【００５７】要するに、このステップ２では、画像デー
タ（Ｂ）が第２のラインメモリ２に書き込まれる動作が
行われるとともに、第１のラインメモリ１に記憶された
画像データ（Ａ）が第１のデータ出力信号線Ｑｎ１に読
み出される動作が行われるものである。

【００５８】［ステップ３］画像データ（Ｂ）の第２の
ラインメモリ２への書き込みが終了するタイミング、つ
まり、画像データ（Ａ）の第１のデータ出力信号線Ｑｎ
１からの読み出しが終了するタイミングにて、図２の
（ｅ）に示すように読み出しリセット信号（ＲＲＥＳ
Ｂ）がリセットを意味、つまり、“Ｌ”レベルになる
と、リードリセット状態（リセット２）になる。

【００５９】すなわち、書き込みセレクタ制御回路５か
らは“１０”からなる書き込み用デコード選択信号が出
力され、書き込みセレクタ回路７はデータ入力信号線Ｄ
ｎと第３のラインメモリ３の入力ノードとを導通状態と
し、データ入力信号線Ｄｎと第１、第２及び第４のライ
ンメモリ１、２、４とを非導通状態とし、読み出しセレ
クタ制御回路６からは“０１”からなる読み出し用デコ
ード選択信号が出力され、読み出しセレクタ回路８は、
第２の状態、つまり、第１のデータ出力信号線Ｑｎ１と
第２のラインメモリ２の出力ノードとを、第２のデータ
出力信号線Ｑｎ２と第１のラインメモリ１の出力ノード
とを、第３のデータ出力信号線Ｑｎ３と第４のラインメ
モリ４の出力ノードとを、第４のデータ出力信号線Ｑｎ
４と第３のラインメモリ３の出力ノードとをそれぞれ導
通状態とする。

【００６０】したがって、データ入力信号線Ｄｎに現れ
る画像データ（Ｃ）（図２の（ｃ）参照）は、図２の
（ａ）に示す書き込みクロック信号（ＷＣＫ）のクロッ
クに同期して第３のラインメモリ３に取り込まれ、所定
のアドレス順に従って第３のラインメモリ３に記憶され
る。なお、画像データ（Ｃ）は３番目のラインにおける
画像データを示しているものであり、１ライン分の書き
込みクロック信号（ＷＣＫ）のクロック数によって第３
のラインメモリ３に書き込まれることになる。

【００６１】また、第１、第２及び第４のラインメモリ
１、２、４は、それぞれ入力ノードが書き込みセレクタ
回路７によってデータ入力信号線Ｄｎと非導通状態とさ
れているため、画像データ（Ｃ）の書き込みは行われな
い。

【００６２】一方、第１のラインメモリ１は、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第１のラインメモリ１に記憶されている画像
データ（Ａ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｇ）に示すように、読み出された画
像データ（Ａ）が第１のデータ出力線Ｑ１ｎ及び読み出
しセレクタ回路８を介して、第２のデータ出力信号線Ｑ
ｎ２に出力されることになる。

【００６３】また、第２のラインメモリ２も、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第２のラインメモリ２に記憶されている画像
データ（Ｂ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｆ）に示すように、読み出された画
像データ（Ｂ）が第２のデータ出力線Ｑ２ｎ及び読み出
しセレクタ回路８を介して、第１のデータ出力信号線Ｑ
ｎ１に出力されることになる。

【００６４】なお、第３及び第４のラインメモリ３、４
も、読み出しリセット信号（ＲＲＥＳＢ）がリセットを
意味すると、読み出し状態にリセットされるものの、読
み出し時には記憶状態が依然として初期状態であるた
め、画像データとしては第３及び第４のデータ出力信号
線Ｑｎ３、Ｑｎ４に出力されない。

【００６５】要するに、このステップ３では、画像デー
タ（Ｃ）が第３のラインメモリ３に書き込まれる動作が
行われるとともに、第１のラインメモリ１に記憶された
画像データ（Ａ）が第２のデータ出力信号線Ｑｎ２に読
み出され、第２のラインメモリ２に記憶された画像デー
タ（Ｂ）が第１のデータ出力信号線Ｑｎ１に読み出され
る動作が行われるものである。

【００６６】［ステップ４］画像データ（Ｃ）の第３の
ラインメモリ３への書き込みが終了するタイミング、つ
まり、画像データ（Ａ）及び（Ｂ）の第１及び第２のデ
ータ出力信号線Ｑｎ１、Ｑｎ２からの読み出しが終了す
るタイミングにて、図２の（ｅ）に示すように読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、リードリセット状態（リセ
ット３）になる。

【００６７】すなわち、書き込みセレクタ制御回路５か
らは“１１”からなる書き込み用デコード選択信号が出
力され、書き込みセレクタ回路７はデータ入力信号線Ｄ
ｎと第４のラインメモリ４の入力ノードとを導通状態と
し、データ入力信号線Ｄｎと第１ないし第３のラインメ
モリ１〜３とを非導通状態とし、読み出しセレクタ制御
回路６からは“１０”からなる読み出し用デコード選択
信号が出力され、読み出しセレクタ回路８は、第３の状
態、つまり、第１のデータ出力信号線Ｑｎ１と第３のラ
インメモリ３の出力ノードとを、第２のデータ出力信号
線Ｑｎ２と第２のラインメモリ２の出力ノードとを、第
３のデータ出力信号線Ｑｎ３と第１のラインメモリ１の
出力ノードとを、第４のデータ出力信号線Ｑｎ４と第４
のラインメモリ４の出力ノードとをそれぞれ導通状態と
する。

【００６８】したがって、データ入力信号線Ｄｎに現れ
る画像データ（Ｄ）（図２の（ｃ）参照）は、図２の
（ａ）に示す書き込みクロック信号（ＷＣＫ）のクロッ
クに同期して第４のラインメモリ４に取り込まれ、所定
のアドレス順に従って第４のラインメモリ４に記憶され
る。なお、画像データ（Ｄ）は４番目のラインにおける
画像データを示しているものであり、１ライン分の書き
込みクロック信号（ＷＣＫ）のクロック数によって第４
のラインメモリ４に書き込まれることになる。

【００６９】また、第１ないし第３のラインメモリ１〜
３は、それぞれ入力ノードが書き込みセレクタ回路７に
よってデータ入力信号線Ｄｎと非導通状態とされている
ため、画像データ（Ｄ）の書き込みは行われない。

【００７０】一方、第１のラインメモリ１は、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第１のラインメモリ１に記憶されている画像
データ（Ａ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｈ）に示すように、読み出された画
像データ（Ａ）が第１のデータ出力線Ｑ１ｎ及び読み出
しセレクタ回路８を介して、第３のデータ出力信号線Ｑ
ｎ３に出力されることになる。

【００７１】また、第２のラインメモリ２も、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第２のラインメモリ２に記憶されている画像
データ（Ｂ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｇ）に示すように、読み出された画
像データ（Ｂ）が第２のデータ出力線Ｑ２ｎ及び読み出
しセレクタ回路８を介して、第２のデータ出力信号線Ｑ
ｎ２に出力されることになる。

【００７２】さらに、第３のラインメモリ３も、読み出
しリセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第３のラインメモリ３に記憶されている画像
データ（Ｃ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｆ）に示すように、読み出された画
像データ（Ｃ）が第３のデータ出力線Ｑ３ｎ及び読み出
しセレクタ回路８を介して、第１のデータ出力信号線Ｑ
ｎ１に出力されることになる。

【００７３】なお、第４のラインメモリ４も、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味すると、
読み出し状態にリセットされるものの、読み出し時には
記憶状態が依然として初期状態であるため、画像データ
としては第４のデータ出力信号線Ｑｎ４に出力されな
い。

【００７４】要するに、このステップ４では、画像デー
タ（Ｄ）が第４のラインメモリ４に書き込まれる動作が
行われるとともに、第１のラインメモリ１に記憶された
画像データ（Ａ）が第３のデータ出力信号線Ｑｎ３に読
み出され、第２のラインメモリ２に記憶された画像デー
タ（Ｂ）が第２のデータ出力信号線Ｑｎ２に読み出さ
れ、第３のラインメモリ３に記憶された画像データ
（Ｃ）が第１のデータ出力信号線Ｑｎ１に読み出される
動作が行われるものである。

【００７５】［ステップ５］画像データ（Ｄ）の第４の
ラインメモリ４への書き込みが終了するタイミング、つ
まり、画像データ（Ａ）ないし（Ｃ）の第１ないし第３
のデータ出力信号線Ｑｎ１〜Ｑｎ３からの読み出しが終
了するタイミングにて、図２の（ｅ）に示すように読み
出しリセット信号（ＲＲＥＳＢ）がリセットを意味、つ
まり、“Ｌ”レベルになると、リードリセット状態（リ
セット４）になる。

【００７６】すなわち、書き込みセレクタ制御回路５か
らは“００”からなる書き込み用デコード選択信号が出
力され、ステップ１と同様に書き込みセレクタ回路７は
データ入力信号線Ｄｎと第１のラインメモリ１の入力ノ
ードとを導通状態とし、データ入力信号線Ｄｎと第２な
いし第４のラインメモリ２〜４とを非導通状態とし、読
み出しセレクタ制御回路６からは“１１”からなる読み
出し用デコード選択信号が出力され、読み出しセレクタ
回路８は、第４の状態、つまり、第１のデータ出力信号
線Ｑｎ１と第４のラインメモリ４の出力ノードとを、第
２のデータ出力信号線Ｑｎ２と第３のラインメモリ３の
出力ノードとを、第３のデータ出力信号線Ｑｎ３と第２
のラインメモリ２の出力ノードとを、第４のデータ出力
信号線Ｑｎ４と第１のラインメモリ１とをそれぞれ導通
状態とする。

【００７７】したがって、データ入力信号線Ｄｎに現れ
る画像データ（Ｅ）（図２の（ｃ）参照）は、図２の
（ａ）に示す書き込みクロック信号（ＷＣＫ）のクロッ
クに同期して第１のラインメモリ１に取り込まれ、所定
のアドレス順に従って第１のラインメモリ１に記憶され
る。なお、画像データ（Ｅ）は５番目のラインにおける
画像データを示しているものであり、１ライン分の書き
込みクロック信号（ＷＣＫ）のクロック数によって第１
のラインメモリ１に書き込まれることになる。

【００７８】また、第２ないし第４のラインメモリ２〜
４は、それぞれ入力ノードが書き込みセレクタ回路７に
よってデータ入力信号線Ｄｎと非導通状態とされている
ため、画像データ（Ｅ）の書き込みは行われない。

【００７９】一方、第１のラインメモリ１は、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第１のラインメモリ１に記憶されている画像
データ（Ａ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｉ）に示すように、読み出された画
像データ（Ａ）が第１のデータ出力線Ｑ１ｎ及び読み出
しセレクタ回路８を介して、第４のデータ出力信号線Ｑ
ｎ４に出力されることになる。

【００８０】また、第２のラインメモリ２も、読み出し
リセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第２のラインメモリ２に記憶されている画像
データ（Ｂ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｈ）に示すように、読み出された画
像データ（Ｂ）が第２のデータ出力線Ｑ２ｎ及び読み出
しセレクタ回路８を介して、第３のデータ出力信号線Ｑ
ｎ３に出力されることになる。

【００８１】さらに、第３のラインメモリ３も、読み出
しリセット信号（ＲＲＥＳＢ）がリセットを意味、つま
り、“Ｌ”レベルになると、読み出し状態にリセットさ
れるため、第３のラインメモリ３に記憶されている画像
データ（Ｃ）が、図２の（ｄ）に示す読み出しクロック
信号（ＲＣＫ）のクロックに同期して書き込まれたアド
レス順と同じ所定のアドレス順に従って出力ノードに読
み出され、図２の（ｇ）に示すように、読み出された画
像データ（Ｃ）が第３のデータ出力線Ｑ３ｎ及び読み出
しセレクタ回路８を介して、第２のデータ出力信号線Ｑ
ｎ２に出力されることになる。

【００８２】またさらに、第４のラインメモリ４も、読
み出しリセット信号（ＲＲＥＳＢ）がリセットを意味、
つまり、“Ｌ”レベルになると、読み出し状態にリセッ
トされるため、第４のラインメモリ４に記憶されている
画像データ（Ｄ）が、図２の（ｄ）に示す読み出しクロ
ック信号（ＲＣＫ）のクロックに同期して書き込まれた
アドレス順と同じ所定のアドレス順に従って出力ノード
に読み出され、図２の（ｆ）に示すように、読み出され
た画像データ（Ｄ）が第１のデータ出力線Ｑ１ｎ及び読
み出しセレクタ回路８を介して、第１のデータ出力信号
線Ｑｎ１に出力されることになる。

【００８３】要するに、このステップ５では、画像デー
タ（Ｅ）が第１のラインメモリ１に画像データ（Ａ）と
書き換えられる動作が行われるとともに、第１のライン
メモリ１に画像データ（Ｅ）の前に記憶された画像デー
タ（Ａ）が第４のデータ出力信号線Ｑｎ４に読み出さ
れ、第２のラインメモリ２に記憶された画像データ
（Ｂ）が第３のデータ出力信号線Ｑｎ３に読み出され、
第３のラインメモリ３に記憶された画像データ（Ｃ）が
第２のデータ出力信号線Ｑｎ２に読み出され、第４のラ
インメモリ４に記憶された画像データ（Ｄ）が第１のデ
ータ出力信号線Ｑｎ１に読み出される動作が行われるも
のである。

【００８４】［ステップ６］画像データ（Ｅ）の第１の
ラインメモリ１への書き込みが終了するタイミング、つ
まり、画像データ（Ａ）ないし（Ｄ）の第１ないし第４
のデータ出力信号線Ｑｎ１〜Ｑｎ４からの読み出しが終
了するタイミングにて、図２の（ｅ）に示すように読み
出しリセット信号（ＲＲＥＳＢ）がリセットを意味、つ
まり、“Ｌ”レベルになると、リードリセット状態（リ
セット５）になる。

【００８５】すなわち、書き込みセレクタ制御回路５か
らは“０１”からなる書き込み用デコード選択信号が出
力され、ステップ２と同様に書き込みセレクタ回路７は
データ入力信号線Ｄｎと第２のラインメモリ２の入力ノ
ードとを導通状態とし、データ入力信号線Ｄｎと第１、
第３及び第４のラインメモリ１、３及び４とを非導通状
態とし、読み出しセレクタ制御回路６からは“００”か
らなる読み出し用デコード選択信号が出力され、読み出
しセレクタ回路８は、ステップ２と同様に第１の状態と
する。

【００８６】その結果、ステップ２と同様にし、このス
テップ６では、画像データ（Ｆ）が第２のラインメモリ
２に画像データ（Ｂ）と書き換えられる動作が行われる
とともに、第１のラインメモリ１に記憶された画像デー
タ（Ｅ）が第１のデータ出力信号線Ｑｎ１に読み出さ
れ、第２のラインメモリ２に画像データ（Ｆ）の前に記
憶された画像データ（Ｂ）が第４のデータ出力信号線Ｑ
ｎ４に読み出され、第３のラインメモリ３に記憶された
画像データ（Ｃ）が第３のデータ出力信号線Ｑｎ３に読
み出され、第４のラインメモリ４に記憶された画像デー
タ（Ｄ）が第２のデータ出力信号線Ｑｎ２に読み出され
る動作が行われるものである。以下、ステップ３、ステ
ップ４、ステップ５と同様の動作が繰り返し動作し、デ
ータ入力信号線Ｄｎにて伝達された１ライン毎の画像デ
ータは、第１ないし第４のラインメモリ１〜４の所定の
書き込み順序によって選択されたいずれか１つのライン
メモリに書き込まれ、残りの選択されない３つのライン
メモリには書き込み動作が行われず、しかも、第１ない
し第４のラインメモリ１〜４に記憶された画像データは
所定の読み出し順序にしたがって第１ないし第４のデー
タ出力信号線Ｑｎ１〜Ｑｎ４に読み出され、第１のデー
タ出力信号線Ｑｎ１には現在のラインの画像データが、
第２のデータ出力信号線Ｑｎ２には現在のラインの１ラ
イン分遅延された画像データが、第３のデータ出力信号
線Ｑｎ３には現在のラインの２ライン分遅延された画像
データが、第４のデータ出力信号線Ｑｎ４には現在のラ
インの３ライン分遅延された画像データが現れることに
なる。

【００８７】なお、上記実施の形態１においては、第１
ないし第４のラインメモリ１〜４をＦＩＦＯメモリとし
たが、通常のＳＲＡＭやＤＲＡＭを用いて構成したもの
としてもよく、この場合、上記した書き込みセレクタ制
御回路５、書き込みセレクタ回路７、読み出しセレクタ
制御回路６及び読み出しセレクタ回路８から構成される
アドレス指定手段と組み合わせることによって同様の効
果を奏するものであり、また、シーケンシャルアクセス
メモリやＬＩＦＯ（Last in First Out）によって構成
したものであっても、同様の効果を奏するものである。

【００８８】

【発明の効果】この発明のラインメモリ制御装置は、以
上説明したように構成されているので、以下に示すよう
な効果を奏する。

【００８９】複数のラインメモリに外部データ入力信号
を書き込む動作および順序を制御する書き込み制御手段
と、書き込み順序に従って前記複数のラインメモリを選
択し、かつ、それぞれのラインメモリから互いに所定の
遅延を持たせて複数の出力信号を読みだす読み出し制御
手段を設けたため、それぞれのラインメモリへの書き込
み動作は一度で済み、書き込み動作に伴う消費電力を大
幅に低減することができる。

【００９０】また、書き込み制御手段は、外部書き込み
制御信号線と外部読み出し制御信号線に接続された書き
込みセレクタ制御回路と、この書き込みセレクタ制御回
路の出力信号、および外部データ入力信号を入力とし、
複数のラインメモリに信号を出力する書き込みセレクタ
回路で構成され、読み出し制御手段は、前記外部読み出
し制御信号線と外部書き込み制御信号線に接続された読
み出しセレクタ制御回路と、この読み出しセレクタ制御
回路の出力信号、および前記複数のラインメモリの出力
信号を入力とし、外部データ出力信号を出力とする読み
出しセレクタ回路で構成されたことにより、簡単な構成
で上記消費電力の低減が可能となる。

【００９１】また、複数のラインメモリをＦＩＦＯメモ
リで構成したため、特にアドレス指定手段を設ける必要
がなく、簡単な構成とすることができる。

【００９２】また、それぞれが単位毎の画像データを一
時記憶するための複数のラインメモリと、画像データが
シリアルに入力されるデータ入力信号線と、上記複数の
ラインメモリと同数のデータ出力信号線と、画像データ
の単位毎に、上記複数のラインメモリを順番にかつ循環
して選択し、選択したラインメモリに上記データ入力信
号線を介して入力される画像データを書き込ませるため
の書き込み制御手段と、上記複数のラインメモリへの書
き込み順序に従って上記複数のラインメモリを順番にか
つ循環して選択し、かつ、互いに所定の遅延を持った複
数の画像データを上記複数のデータ出力信号線に対して
出力するための読み出し制御手段とを備えた画像データ
処理装置であり、簡単な構成で低消費電力の画像データ
処理装置を得ることができる。

【００９３】また、書き込み制御手段は、単位毎の画像
データを読み出す毎に上記複数のラインメモリを順番に
かつ循環して選択するための書き込み用デコード選択信
号を出力する書き込みセレクタ制御回路と、この書き込
みセレクタ制御回路からの書き込み用デコード選択信号
を受け、受けた書き込み用デコード選択信号に基づいて
データ入力信号線を介して入力される画像データを上記
複数のラインメモリのうちの選択されたいずれか１つの
ラインメモリのデータ入力ノードに対応したデータ入力
線を介して伝達する書き込みセレクタ回路とを備えたも
のであるため、簡単な構成で低消費電力の画像データ処
理装置を得ることができる。

【００９４】また、読み出し制御手段は、単位毎の画像
データを読み出す毎に上記複数のラインメモリを順番に
かつ循環して選択するための読み出し用デコード選択信
号を出力する読み出しセレクタ制御回路と、この読み出
しセレクタ制御回路からの読み出し用デコード選択信号
を受け、受けた読み出し用デコード信号に基づいて上記
複数のラインメモリそれぞれから対応したデータ出力線
を介して読み出された画像データを上記複数のデータ出
力信号線に選択出力する読み出しセレクタ回路とを備え
たものであるため、簡単な構成で低消費電力の画像デー
タ処理装置を得ることができる。

【図面の簡単な説明】

【図１】 この発明の実施例によるラインメモリ制御装
置およびラインメモリを示すブロック図である。

【図２】 この発明の実施例によるラインメモリ制御装
置のタイミング波形図である。

【図３】 この発明の実施例による書き込みセレクタ制
御回路を示すブロック図である。

【図４】 この発明の実施例によるラインメモリの一例
としてのＦＩＦＯメモリを示すブロック図である。

【図５】 この発明の実施例による読み出しセレクタ制
御回路を示すブロック図である。

【図６】 従来の画像データ記憶手段およびラインメモ
リを示すブロック図である。

【図７】 従来の画像データ記憶手段のタイミング波形
図である。

【符号の説明】

１〜４ ラインメモリ（ＦＩＦＯメモリ） ５ 書き込みセレクタ制御回路 ６ 読み出しセレクタ制御回路 ７ 書き込みセレクタ回路 ８ 読み出しセレクタ回路 ９ 外部書き込み制御信号線 １０ 外部読み出し制御信号線 １１ａ リセット信号発生部 １１ｂ リセット信号発生部 １２ カウンタ １３ａ カウントクロック信号発生部 １３ｂ カウントクロック信号発生部 １４ 書き込み制御回路 １５ 書き込みデコーダ １６ メモリアレイ １７ 読み出しデコーダ １８ 読み出し制御回路 Ｄｎ 外部データ入力信号線 Ｑｎ１〜Ｑｎ４ 外部データ出力信号線 ＷＣＫ 書き込みクロック信号 ＷＲＥＳＢ 書き込みリセット信号 ＲＣＫ 読み出しクロック信号 ＲＲＥＳＢ 読み出しリセット信号 Ｓ１ 書き込みセレクタ制御線 Ｓ２ 読み出しセレクタ制御線 Ｄ１ｎ〜Ｄ４ｎ データ入力信号線 Ｑ１ｎ〜Ｑ４ｎ データ出力信号線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のラインメモリに外部データ入力信
   号を書き込む動作および順序を制御する書き込み制御手
   段と、書き込み順序に従って前記複数のラインメモリを
   選択し、かつ、それぞれのラインメモリから互いに所定
   の遅延を持たせて複数の出力信号を読みだす読み出し制
   御手段を持つラインメモリ制御装置。
2. 【請求項２】 書き込み制御手段は、外部書き込み制御
   信号線と外部読み出し制御信号線に接続された書き込み
   セレクタ制御回路と、この書き込みセレクタ制御回路の
   出力信号、および外部データ入力信号を入力とし、複数
   のラインメモリに信号を出力する書き込みセレクタ回路
   で構成され、読み出し制御手段は、前記外部読み出し制
   御信号線と外部書き込み制御信号線に接続された読み出
   しセレクタ制御回路と、この読み出しセレクタ制御回路
   の出力信号、および前記複数のラインメモリの出力信号
   を入力とし、外部データ出力信号を出力とする読み出し
   セレクタ回路で構成されたことを特徴とする請求項１に
   記載のラインメモリ制御装置。
3. 【請求項３】 複数のラインメモリがＦＩＦＯメモリで
   あることを特徴とする請求項１または２に記載のライン
   メモリ制御装置。
4. 【請求項４】 それぞれが単位毎の画像データを一時記
   憶するための複数のラインメモリ、 画像データがシリアルに入力されるデータ入力信号線、 上記複数のラインメモリと同数のデータ出力信号線、 画像データの単位毎に、上記複数のラインメモリを順番
   にかつ循環して選択し、選択したラインメモリに上記デ
   ータ入力信号線を介して入力される画像データを書き込
   ませるための書き込み制御手段、 上記複数のラインメモリへの書き込み順序に従って上記
   複数のラインメモリを順番にかつ循環して選択し、か
   つ、違いに所定の遅延を持った複数の画像データを上記
   複数のデータ出力信号線に対して出力するための読み出
   し制御手段を備えた画像データ処理装置。
5. 【請求項５】書き込み制御手段は、単位毎の画像データ
   を読み出す毎に上記複数のラインメモリを順番にかつ循
   環して選択するための書き込み用デコード選択信号を出
   力する書き込みセレクタ制御回路と、この書き込みセレ
   クタ制御回路からの書き込み用デコード選択信号を受
   け、受けた書き込み用デコード選択信号に基づいてデー
   タ入力信号線を介して入力される画像データを上記複数
   のラインメモリのうちの選択されたいずれか１つのライ
   ンメモリのデータ入力ノードに対応したデータ入力線を
   介して伝達する書き込みセレクタ回路とを備えたもので
   あることを特徴とする請求項４記載の画像データ処理装
   置。
6. 【請求項６】読み出し制御手段は、単位毎の画像データ
   を読み出す毎に上記複数のラインメモリを順番にかつ循
   環して選択するための読み出し用デコード選択信号を出
   力する読み出しセレクタ制御回路と、この読み出しセレ
   クタ制御回路からの読み出し用デコード選択信号を受
   け、受けた読み出し用デコード信号に基づいて上記複数
   のラインメモリそれぞれから対応したデータ出力線を介
   して読み出された画像データを上記複数のデータ出力信
   号線に選択出力する読み出しセレクタ回路とを備えたも
   のであることを特徴とする請求項４または請求項５記載
   の画像データ処理装置。