JPH01307877A - 画像データ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像データ処理方式、特に所定領域内にある画
像データを他の領域に転送させるための画像データ処理
方式に関するものである。

［従来の技術］ 通常、画像メモリ内にある転送元（以下、ソースという
）データをその画像メモリ内の目的位置（ディスティネ
ーションという）に転送させるときには、ソースデータ
をディスティネーション側のデータと一旦論理和を取り
、そして、書込むという処理を施す。すなわち、ソース
データを読み出し、そして対応するディスティネーショ
ン側のデータも読み出し、それらを論理和した後、その
ディスティネーションの位置に書込むという処理を全て
のソースデータに対して行うものである。

［発明が解決しようとする課題］ しかしながら、この様な処理を行うと、システム、特に
それを処理する回路やマイクロプロセッサのスループッ
トが低下してしまうという問題が発生する。

本発明は係る課題に鑑みなされたものであり、画像の転
送に係る速度を向上させることを可能ならしめた画像デ
ータ処理方式を提供しようとするものである。

［課題を解決するための手段］ この課題を解決するために、本発明の画像データ処理方
式は以下に示す構成を備える。

すなわち、 画像メモリ内にある源画像を目的位置に転送する画像デ
ータ処理方式であって、前記源画像を所定アドレス方向
で読み出し、記憶保持する記憶保持手段と、前記所定ア
ドレスと同一方向でもって、前記目的位置にアドレスを
発生するアドレス発生手段と、該アドレス発生手段で１
つのアドレスが発生している最中の第１の段階で、目的
位置の画像を読み出して前記記憶保持手段に保持された
原画像と論理演算を行う論理演算手段と、第２の段階で
、論理演算手段で演算された結果を、当該アドレスに従
って位置に書込む書込み手段を備える。

［作用］ かかる本発明の構成において、記憶保持手段で源画像を
保持した後、アドレス発生手段で１つのアドレスが発生
している最中の第１の段階で、論理演算手段で原画像と
目的画像と論理演算をし、第２の段階で論理演算した結
果をそのアドレスに書込むもものである。

［実施例］ 以下、添付図面に従って本発明に係る実施例を詳細に説
明する。

く構成概略の説明（第１図）〉 第１図は実施例における画像データ転送に係る回路構成
図である。、尚、実施例では画像処理装置を例にして説
明する。

図中、１は各構成要素全体を制御する制御部であり、そ
の内部に後述する第５図のフローチャートに係るプログ
ラムを格納しているメモリを備えている。２は画像デー
タ（イメージデータ）を展開するビットマツプメモリで
ある。３は２０ビツトで構成されるアドレスバスであっ
て、４はカウンタクロックである。５はアドレスバス３
で設定されたアドレスをラッチし、カウンタクロック４
に同期しながら順次アドレスを更新して出力するアドレ
スカウンタであり、ソース及びディスティネーションア
ドレスを生成するものである。６はアドレスカウンタ５
からのアドレス情報或いはアドレスバス３上のアドレス
情報のいずれか一方を選択して、ビットマツプメモリ２
に供給するアドレスセレクタである。７は制御部１の制
御の基にカウンタクロック４に同期して、アドレスセレ
クタ６への選択信号とビットマツプメモリへのリード信
号及びライト信号の出力を制御するメモリコントローラ
である。８はＦＩＦＯメモリであって、９はビット単位
に論理演算を行うＡＬＵ、１０はディスティネーション
データな入力するための入力バッファ、１１はＡＬＵ９
から出力された論理演算結果であるディスティネーショ
ンのデータを出力させるための出力バッファである。１
２はビットマツプメモリ２をはじめとする各種構成要素
器のデータの授受を行うデータバスであり、実施例では
１６ビツトで構成されているものとする。

く画像データ転送の説明（第２図〜第５図）〉上述した
構成において、実施例では第２図に示す様に、ビットマ
ツプメモリ２内における矩形領域２０内のソースデータ
を矩形領域２１　（その内部のデータをディスティネー
ションデータという）に転送する例を説明する。

先ず、アドレスとデータの関係を第３図に示す。尚、実
施例では１６ビツトを１ワードとし、このワード単位の
データを転送するものであるが、バイト或いはそれ以下
を単位として転送する様にしても良い。

さて、第３図において、仮にソースデータ及びディステ
ィネーションデータともに、その横幅が４ワードである
ものとする。

このとき、ソースデータの左端のアドレスはＳＡｏで表
わされ、そのデータ（１６ビツトデータ）はＳＤ、で示
される。以下、アドレスＳ　Ａ　、。

ＳＡ２．ＳＡ３に対するデータはＳ　Ｄ　、、　Ｓ　Ｄ
　２．　ＳＤ、の如く表わされる。

一方、ディスティネーションデータの左端のアドレスは
Ｄ　Ａ　ｏ　、そのデータはＤ　Ｄ　ｏで表わされる。

以下、同様にアドレスＤ　Ａ　ｒ、　Ｄ　Ａ　ｚ、　Ｄ
　Ａ　ｓで示されるデータはＤ　Ｄ　Ｉ、　Ｄ　Ｄ　ｚ
、　Ｄ　Ｄ　ｓで現されることになる。

実施例におけるソースデータなディスティネーションデ
ータの位置に転送させるための原理は、図示の如く、こ
れらのデータ同士を一旦論理和を取り、その論理演算結
果得られたデータＤＤ、°〜ＤＤ３°をアドレスＤ　Ａ
　ｏ〜Ｄ　Ａ　ｓに格納させるという処理を行うもので
ある。

以下、この処理を達成させるための処理内容を第１図、
第４図のタイミングチャート及び第５図のフローチャー
トに基づいて説明する。

先ず、制御部はＡＬＵ９に論理和演算を行う旨に信号を
出力させる。説明が前後するが、このＡＬＵは制御部１
からの指示に基づき、各種論理演算を指示することが可
能となっている。この後、メモリコントローラ７に、ア
ドレスセレクタ６がアドレスカウンタからのアドレスを
選択させる信号を出力する。そして、アドレスカウンタ
５にソースデータの先頭アドレスＳ　Ａ　ｏを出力し、
カウンタクロック４を“Ｈ”に立ち上げる（ステップＳ
２）。すると、アドレスカウンタ３に先のアドレスＳＡ
、がラッチされ、ビットマツプメモリ２にそのアドレス
Ｓ　Ａ　ｏが出力される。また、メモリコントローラ７
にはカウンタクロック４が供給されていて、この信号は
ビットマツプメモリ２へのリード信号（“Ｌ”レベルの
信号）として出力される（ステップＳ２）。

さて、アドレスＳ　Ａ　ｏ及びリード信号をビットマツ
プメモリ２に出力すると、対応するデータＳＤ０がバス
１２上に出力される。従って、ＦＩＦ○メモリ８へのラ
イト信号であるＦＩＦＯＷＲ信号を“Ｌ”にすることに
より、そのデータはＦＩＦＯメモリ８に格納される（ス
テップＳ３）、この後、制御部１はカウンタクロック４
を送出することにより、ビットマツプメモリ２に与える
アドレスをＳ　Ａ　＋に更新し、同様の処理をして対応
するデータＳＤＩをＦＩＦＯメモリ８に格納する。

以下、同様の手順で、データＳ　Ｄ　＊、　Ｓ　Ｄ　ｓ
をＦＩＦＯメモリ８に格納させる（ステップ８２〜Ｓ４
）。

こうして、ソースデータ中の１ライン分のデータをＦＩ
ＦＯメモリ８に格納させると、制御部１は以下の処理を
行う。

先ず、ディスティネーションデータの先頭アドレスＤ　
Ａ　ｏをアドレスバス３上に出力する（ステップＳ５）
、そして、カウンタクロック４を“Ｈ”にして、そのア
ドレスをビットマツプメモリ２に供給し続ける。これと
同時にメモリコントローラ７からはリード信号を出力さ
せるることにより、対応するデータＤ　Ｄ　ｏをデータ
バス１２上に出力させる（ステップＳ６）。このとき、
制御部１は入力バッファ１０に対してイネーブル信号（
“Ｌ”レベル信号）を出力することにより、そのデータ
ＤＤ、をラッチさせて、ＡＬＵ９の一方の入力側にその
データＤＤ、を出力させる。このとき、このイネーブル
信号はＰＩＦＯ８へのリード信号であるＦＩ　ＦＯＲＤ
信号でもあるので、先に格納されたデータ中のＳＤＯが
ＡＬＵ９のもう一方に出力されることになる。これによ
って、ＡＬＵ９は先に設定した論理演算モードに従って
、論理演算（論理和）し、その結果を出力データバッフ
ァ１１に出力させる（ステップＳ７）、この出力データ
バッファ１１に論理演算されたデータが一旦格納（ラッ
チ）されたころ、制御部１はメモリコントローラ７に対
して、ビットマツプメモリ２に対するリード信号を“Ｈ
“にする、こうして、ビットマツプメモリ２からのデー
タ出力がディスイネーブルになったところで、出力デー
タバッファ１１にラッチされたデータＤＤＯ°をデータ
バス１２上に出力し、このデータをビットマツプメモリ
２に格納すべく、そのライト信号（ＷＲ）を“Ｌ”にす
る（ステップＳ８）、この後、次のデータＤＤ、’に備
えて、カウンタクロック４を“Ｈ”にして、ビットマツ
プメモリ２に次のアドレスＤ　Ａ　＋を与え、同様の処
理ＷＰを行う。そして、この処理をアドレスＤ　Ａ　ｓ
に対するまで繰り返す（ステップＳ６〜Ｓ９）。

こうして、ソースデータに対する１ライン分の転送処理
を終えると、以下、ソースデータの最下ラインに達する
まで上述した処理を行う（ステップ５１０）。

以上の実施例の如く、メモリサイクルは略メモリのアク
セスタイムに依存し、最短のサイクルでビット制御が行
える様になるが、制御部の空き時間があるので、この間
に他のタスク処理を行う様にしても全く構わない。

また、上述した例ではソースデータの幅が４ワードであ
ったが、これに限定されるものではない、すなわち、カ
ウンタクロック数を変更するだけで、ソースデータの大
きさ（ディスティネーションデータ）を変更することが
可能である。

従って、画像の平行移動等を行う画像編集処理装置に実
施例の原理を応用すれば、高速な装置とすることが可能
となる。

く他の実施例（第６図、第７図）〉 第６図にビットマツプメモリ２をダイナミックＲＡＭ　
（ＤＲＡＭ）２°で構成した例を示す。図中、２５は公
知のＤＲＡＭコントローラ、２９は公知のＤＲＡＭアド
レスマルチプレクサであり、２６はＤＲＡＭ２°のＲＡ
Ｓ信号、２７はＤＲＡＭ２’のＣＡＳ信号である。前記
実施例で構成要素として示したアドレスカウンタはＤＲ
ＡＭの一般的な機能の一つとして既にＤＲＡＭに組み込
友℃ れＷいる高速ページモードを使用することにより実現し
ている。尚、その他の構成様要素は第１のものと同じで
あるので説明は省略する。

第７図に本第２の実施例のタイミングチャートを示す。

基本的には、先の第１の実施例の同様であるが、ＤＲＡ
Ｍ２°よりのデータ読み出しは、先ず、先頭アドレスＳ
　Ａ　ｏをアドレスマルチプレクサ２６に与えた後、Ｗ
Ｒ倍信号“Ｈ”にして、通常のＤＲＡＭアクセスと同じ
に、ＤＲＡＭ２°にアドレスＳ　Ａ　ｏのＲＡＳ成分の
アドレスを供給している最中に、ＣＡＳ信号を出力する
ことで、対応するデータＳＤ、を得ている。以下、この
ＲＡＳサイクルにおいて、ＣＡＳ信号を出力する毎に、
アドレスを１つずつインクリメントしていくことにおよ
り、次々とデータがバス１２上に出力していく、この間
、先に説明した第１の実施例と同様に、ＦＩＦＯメモリ
に対してデータバス１２上のデータを格納させていく、
この後、ディスティネーションデータのアドレスＤ　Ａ
　ｏを初期値とし、今度はＣＡＳサイクル中にＤＲＡＭ
２°内のデータＤＤ、を読み込み、論理演算が完了して
出力データバッファ１１にそのデータがラッチされるこ
ろに、ＤＲＡＭ２’へのＷＲ倍信号“Ｌ”にする、以下
、次のアドレスにも同様の処理を行うことになる。

本第２の実施例においては、第１の実施例の効果に加え
、さらに簡単な構造で部品点数の軽減及びコストの低減
効果が得られた。

尚、実施例では画像処理装置における例で説明したが、
ビットマツプメモリを有する印刷装置にいて、−旦展開
した画像を他の部分に転送する要求を受けたときにも同
様に行うことが可能となる。

［発明の効果］ 以上、説明した様に本発明によれば、簡単な構成で、画
像データの転送処理を高速に行うことが可能となる。

また、源画像を部分画像単位に転送処理することにより
、メモリを効率良く転送することが可能となる。

【図面の簡単な説明】

第１図は本実施における画像転送に係る主要ブロック構
成図、 第２図は画像転送の原理を説明するための図、第３図は
画像転送におけるデータ処理概要を示す図、 第４図は第１図における画像転送に係るタイミングチャ
ート、 第５図は制御部の動作処理を説明するためのフローチャ
ート、 第６は他の実施例におけるブロック構成図、第７図は第
６図におけるタイミングチャートである。 １・・・制御部、２・・・ビットマツプメモリ、３・・
・アドレスバス、４・・・カウンタクロック、５・・・
アドレスカウンタ、６・・・アドレスセレクタ、７・・
・メモリコントローラ、８・・・ＦＩＦＯメモリ、９・
・・ＡＬＵｌ　１０・・・入力バッファ、１１・・・出
力バッファ、１２・・・データバスである。

Claims (2)

【特許請求の範囲】
1. （１）画像メモリ内にある源画像を目的位置に転送する
   画像データ処理方式であつて、 前記源画像を所定アドレス方向で読み出し、記憶保持す
   る記憶保持手段と、 前記所定アドレスと同一方向でもつて、前記目的位置に
   アドレスを発生するアドレス発生手段と、 該アドレス発生手段で１つのアドレスを発生している最
   中の第１の段階で、目的位置の画像を読み出して前記記
   憶保持手段に保持された原画像と論理演算を行う論理演
   算手段と、第２の段階で、論理演算手段で演算された結
   果を、当該アドレスに従つて位置に書込む書込み手段を
   備えることを特徴とする画像データ処理方式。
2. （２）記憶保持手段は、原画像を構成する部分画像単位
   を記憶保持することを特徴とする請求項第１項に記載の
   画像データ処理方式。