JPH09199530A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
- Publication number
- JPH09199530A JPH09199530A JP8007696A JP769696A JPH09199530A JP H09199530 A JPH09199530 A JP H09199530A JP 8007696 A JP8007696 A JP 8007696A JP 769696 A JP769696 A JP 769696A JP H09199530 A JPH09199530 A JP H09199530A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- barrier metal
- aluminum
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 パッド電極部における剥離を防止することが
可能な半導体装置および半導体装置の製造方法を提供す
ること。 【解決手段】 シリコン基板11の主面側にバリアメタ
ル層14、シリコン層15およびアルミニウム層16を
形成する(工程A)。バリアメタル層14、シリコン層
15およびアルミニウム層16をパッド電極の形状にパ
ターニングする(工程B)。パターニング工程の後アニ
ール処理よりシリサイド層17を形成する(工程C)。
可能な半導体装置および半導体装置の製造方法を提供す
ること。 【解決手段】 シリコン基板11の主面側にバリアメタ
ル層14、シリコン層15およびアルミニウム層16を
形成する(工程A)。バリアメタル層14、シリコン層
15およびアルミニウム層16をパッド電極の形状にパ
ターニングする(工程B)。パターニング工程の後アニ
ール処理よりシリサイド層17を形成する(工程C)。
Description
【0001】
【発明の技術分野】本願は、半導体装置および半導体装
置の製造方法、特にワイヤボンディングを行うためのパ
ッド電極に係わる半導体装置および半導体装置の製造方
法に関するものである。
置の製造方法、特にワイヤボンディングを行うためのパ
ッド電極に係わる半導体装置および半導体装置の製造方
法に関するものである。
【0002】
【従来の技術】従来のパッド電極は、バリアメタル層の
上に直接アルミニウム層(一般的にはアルミニウムに適
量のシリコンを含有した材料からなる層)を形成するこ
とにより構成されていた。
上に直接アルミニウム層(一般的にはアルミニウムに適
量のシリコンを含有した材料からなる層)を形成するこ
とにより構成されていた。
【0003】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ワイヤボンディングを行う際の熱や超音
波等のダメージにより、バリアメタル層とアルミニウム
層との間で剥離が生じ易いという問題点があった。
来の構成では、ワイヤボンディングを行う際の熱や超音
波等のダメージにより、バリアメタル層とアルミニウム
層との間で剥離が生じ易いという問題点があった。
【0004】本願に係る発明の目的は、パッド電極部に
おける剥離を防止することが可能な半導体装置および半
導体装置の製造方法を提供することである。
おける剥離を防止することが可能な半導体装置および半
導体装置の製造方法を提供することである。
【0005】
【課題を解決するための手段】バリアメタル層とアルミ
ニウム層との間にシリサイド層を設けることによりバリ
アメタル層とアルミニウム層との密着性を向上させた。
ニウム層との間にシリサイド層を設けることによりバリ
アメタル層とアルミニウム層との密着性を向上させた。
【0006】
【発明の実施の形態】本願に係る半導体装置は、バリア
メタル層と、このバリアメタル層上のシリサイド層と、
このシリサイド層上のアルミニウム層とによりパッド電
極を構成したものである。
メタル層と、このバリアメタル層上のシリサイド層と、
このシリサイド層上のアルミニウム層とによりパッド電
極を構成したものである。
【0007】本願に係る半導体装置の製造方法は、バリ
アメタル層、シリコン層およびアルミニウム層を順次形
成し、これらをパッド電極の形状にパターニングした後
アニールによりシリコン層をシリサイド化するものであ
る。
アメタル層、シリコン層およびアルミニウム層を順次形
成し、これらをパッド電極の形状にパターニングした後
アニールによりシリコン層をシリサイド化するものであ
る。
【0008】
【実施例】以下、本願の実施例を図面を参照して説明す
る。図1は、ICにおけるパッド電極およびその周辺を
製造工程順に示した説明図である。まず、シリコン基板
11およびこのシリコン基板11上の層間絶縁層12上
に、スパッタリング法によりチタン(Ti)層13(層
厚20nm程度)、反応性スパッタリング法によりチタ
ンナイトライド(TiN)を用いたバリアメタル層14
(層厚50〜80nm程度)、スパッタリング法により
シリコン(Si)層15(層厚10〜20nm程度)お
よびスパッタリング法によりアルミニウム(Al)層1
6(層厚800nm程度、ここではアルミニウムに適量
のシリコンを含有した材料からなる層)を、真空を破ら
ずに連続的に形成する(工程A)。つぎに、通常のフォ
トリソグラフィ工程およびエッチング工程により、チタ
ン層13、バリアメタル層14、シリコン層15および
アルミニウム層16をパターニングする。この工程によ
り同時に回路部の配線も形成される(工程B)。このよ
うにして回路配線等のパターニング工程が終了した後、
窒素雰囲気中において400〜500度Cの温度で30
分〜1時間程度のアニール処理を行う。このアニール処
理によりシリコン層15がバリアメタル層14の一部と
反応してシリサイド層17が形成される。また、このア
ニール処理により隣り合った各層間の密着性が向上す
る。最後に、保護絶縁層18を形成した後、パッド電極
に対応してこの保護絶縁層18に開口部を形成する(工
程C)。
る。図1は、ICにおけるパッド電極およびその周辺を
製造工程順に示した説明図である。まず、シリコン基板
11およびこのシリコン基板11上の層間絶縁層12上
に、スパッタリング法によりチタン(Ti)層13(層
厚20nm程度)、反応性スパッタリング法によりチタ
ンナイトライド(TiN)を用いたバリアメタル層14
(層厚50〜80nm程度)、スパッタリング法により
シリコン(Si)層15(層厚10〜20nm程度)お
よびスパッタリング法によりアルミニウム(Al)層1
6(層厚800nm程度、ここではアルミニウムに適量
のシリコンを含有した材料からなる層)を、真空を破ら
ずに連続的に形成する(工程A)。つぎに、通常のフォ
トリソグラフィ工程およびエッチング工程により、チタ
ン層13、バリアメタル層14、シリコン層15および
アルミニウム層16をパターニングする。この工程によ
り同時に回路部の配線も形成される(工程B)。このよ
うにして回路配線等のパターニング工程が終了した後、
窒素雰囲気中において400〜500度Cの温度で30
分〜1時間程度のアニール処理を行う。このアニール処
理によりシリコン層15がバリアメタル層14の一部と
反応してシリサイド層17が形成される。また、このア
ニール処理により隣り合った各層間の密着性が向上す
る。最後に、保護絶縁層18を形成した後、パッド電極
に対応してこの保護絶縁層18に開口部を形成する(工
程C)。
【0009】このように、アニール処理によりバリアメ
タル層14とアルミニウム層16との間にシリサイド層
17が形成されるため両層の密着性が向上するととも
に、このアニール処理によって各層間の密着性が向上す
るため、ワイヤボンディングを行う際の熱や超音波等の
ダメージによってパッド電極部で剥離が生じることを防
止することができる。また、パターニング工程(工程
B)の前にアニール工程(工程C)を行った場合、パタ
ーニング工程の際にエッチングが困難になるという問題
が生じるおそれがあるが、本実施例においては上記のよ
うにパターニング工程の後にアニール工程を行っている
ため、このような問題点を回避することができる。
タル層14とアルミニウム層16との間にシリサイド層
17が形成されるため両層の密着性が向上するととも
に、このアニール処理によって各層間の密着性が向上す
るため、ワイヤボンディングを行う際の熱や超音波等の
ダメージによってパッド電極部で剥離が生じることを防
止することができる。また、パターニング工程(工程
B)の前にアニール工程(工程C)を行った場合、パタ
ーニング工程の際にエッチングが困難になるという問題
が生じるおそれがあるが、本実施例においては上記のよ
うにパターニング工程の後にアニール工程を行っている
ため、このような問題点を回避することができる。
【0010】なお、アルミニウム層16は、上記実施例
のようにアルミニウムを主成分とする材料を用いた層の
ほか、アルミニウムのみを用いた層でもよい。また、バ
リアメタル層14には上記チタンナイトライド等、一般
的には高融点金属または高融点金属化合物を用いること
ができる。
のようにアルミニウムを主成分とする材料を用いた層の
ほか、アルミニウムのみを用いた層でもよい。また、バ
リアメタル層14には上記チタンナイトライド等、一般
的には高融点金属または高融点金属化合物を用いること
ができる。
【0011】
【発明の効果】本願に係る半導体装置では、バリアメタ
ルを用いた第1電極層とアルミニウムを主成分とする材
料を用いた第3電極層との間にシリサイドを用いた第2
電極層が形成されているので、第1電極層と第3電極層
との密着性を向上させることができる。したがって、ワ
イヤボンディングを行う際の熱や超音波等のダメージに
よってパッド電極部で剥離が生じることを防止すること
ができる。
ルを用いた第1電極層とアルミニウムを主成分とする材
料を用いた第3電極層との間にシリサイドを用いた第2
電極層が形成されているので、第1電極層と第3電極層
との密着性を向上させることができる。したがって、ワ
イヤボンディングを行う際の熱や超音波等のダメージに
よってパッド電極部で剥離が生じることを防止すること
ができる。
【0012】本願に係る半導体装置の製造方法では、ア
ニール処理によりバリアメタルを用いた第1電極層とア
ルミニウムを主成分とする材料を用いた第3電極層との
間にシリサイド層が形成されるので、第1電極層と第3
電極層との密着性を向上させることができる。また、こ
のアニール処理によって各層間の密着性も向上するた
め、ワイヤボンディングを行う際の熱や超音波等のダメ
ージによってパッド電極部で剥離が生じることを防止す
ることができる。
ニール処理によりバリアメタルを用いた第1電極層とア
ルミニウムを主成分とする材料を用いた第3電極層との
間にシリサイド層が形成されるので、第1電極層と第3
電極層との密着性を向上させることができる。また、こ
のアニール処理によって各層間の密着性も向上するた
め、ワイヤボンディングを行う際の熱や超音波等のダメ
ージによってパッド電極部で剥離が生じることを防止す
ることができる。
【図1】本願の実施例を示した説明図。
14 バリアメタル層(第1電極層、第1の層) 15 シリコン層(第2の層) 16 アルミニウム層(第3電極層、第3の層) 17 シリサイド層(第2電極層)
Claims (2)
- 【請求項1】 バリアメタルを用いて形成された第1電
極層と、上記第1電極層上にシリサイドを用いて形成さ
れた第2電極層と、上記第2電極層上にアルミニウムを
主成分とする材料を用いて形成された第3電極層とによ
りパッド電極を構成したことを特徴とする半導体装置。 - 【請求項2】 半導体基板の主面側にバリアメタルを用
いて第1の層を形成する工程と、上記第1の層上にシリ
コンを用いて第2の層を形成する工程と、上記第2の層
上にアルミニウムを主成分とする材料を用いて第3の層
を形成する工程と、上記第1、第2および第3の層をパ
ッド電極の形状にパターニングする工程と、上記パター
ニング工程の後アニールにより上記第2の層をシリサイ
ド化する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00769696A JP3168400B2 (ja) | 1996-01-19 | 1996-01-19 | 半導体装置および半導体装置の製造方法 |
| US08/782,394 US5923087A (en) | 1996-01-19 | 1997-01-13 | Semiconductor device comprising bonding pad of barrier metal, silicide and aluminum |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00769696A JP3168400B2 (ja) | 1996-01-19 | 1996-01-19 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199530A true JPH09199530A (ja) | 1997-07-31 |
| JP3168400B2 JP3168400B2 (ja) | 2001-05-21 |
Family
ID=11672942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00769696A Expired - Fee Related JP3168400B2 (ja) | 1996-01-19 | 1996-01-19 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5923087A (ja) |
| JP (1) | JP3168400B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004061961A1 (en) * | 2002-12-31 | 2004-07-22 | Massachusetts Institute Of Technology | Multi-layer integrated semiconductor structure having an electrical shielding portion |
| US7064055B2 (en) * | 2002-12-31 | 2006-06-20 | Massachusetts Institute Of Technology | Method of forming a multi-layer semiconductor structure having a seamless bonding interface |
| US20040124538A1 (en) * | 2002-12-31 | 2004-07-01 | Rafael Reif | Multi-layer integrated semiconductor structure |
| CN104786533A (zh) * | 2015-03-24 | 2015-07-22 | 江苏松田浅井智能科技有限公司 | 双点冲床连杆推拉肘杆运动机构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4332839A (en) * | 1978-12-29 | 1982-06-01 | Bell Telephone Laboratories, Incorporated | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide |
| US4507852A (en) * | 1983-09-12 | 1985-04-02 | Rockwell International Corporation | Method for making a reliable ohmic contact between two layers of integrated circuit metallizations |
| JPH07114214B2 (ja) * | 1987-08-03 | 1995-12-06 | 三菱電機株式会社 | 半導体装置 |
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| JPH0795539B2 (ja) * | 1989-12-04 | 1995-10-11 | 日鉄セミコンダクター株式会社 | 集積回路およびその製法 |
| JPH0456359A (ja) * | 1990-06-26 | 1992-02-24 | Kawasaki Steel Corp | 半導体素子構造 |
| JPH05206134A (ja) * | 1991-11-12 | 1993-08-13 | Nec Corp | 半導体装置とその製造方法 |
| KR960010056B1 (ko) * | 1992-12-10 | 1996-07-25 | 삼성전자 주식회사 | 반도체장치 및 그 제조 방법 |
| JP3422055B2 (ja) * | 1993-11-08 | 2003-06-30 | 株式会社デンソー | 半導体装置の電極配線 |
| US5554564A (en) * | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
-
1996
- 1996-01-19 JP JP00769696A patent/JP3168400B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-13 US US08/782,394 patent/US5923087A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3168400B2 (ja) | 2001-05-21 |
| US5923087A (en) | 1999-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0817925A (ja) | 半導体装置とその製法 | |
| JP3168400B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2600593B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07312353A (ja) | 半導体装置の製造方法 | |
| JP2937688B2 (ja) | 半導体装置 | |
| JPH08204188A (ja) | 半導体装置およびその製造方法 | |
| JP2848694B2 (ja) | 半導体装置 | |
| US7163884B2 (en) | Semiconductor device and fabrication method thereof | |
| JPH06196526A (ja) | 半導体装置の製造方法 | |
| JPH0316145A (ja) | 半導体装置の製造方法 | |
| JP2635113B2 (ja) | 半導体集積回路装置 | |
| JPS61156872A (ja) | 半導体装置 | |
| JP2518100B2 (ja) | 半導体装置の製造方法 | |
| JP3413653B2 (ja) | 半導体装置 | |
| JPH02186634A (ja) | 集積回路装置の製造方法 | |
| JPS5833833A (ja) | 半導体装置の電極形成法 | |
| JP2001035854A (ja) | 膜の形成方法および電極あるいは配線の形成方法 | |
| JP2730458B2 (ja) | 半導体装置の製造方法 | |
| JPH08124877A (ja) | 半導体集積回路の製造方法 | |
| JPS61256718A (ja) | 半導体集積回路装置の製造方法 | |
| JP2011054624A (ja) | 半導体装置及びその製造方法 | |
| JPS62291146A (ja) | 半導体装置の製造方法 | |
| JPS62165342A (ja) | 半導体装置 | |
| JPH07130683A (ja) | 半導体装置 | |
| JPH033270A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010208 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |