JPH07312353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07312353A JPH07312353A JP6101451A JP10145194A JPH07312353A JP H07312353 A JPH07312353 A JP H07312353A JP 6101451 A JP6101451 A JP 6101451A JP 10145194 A JP10145194 A JP 10145194A JP H07312353 A JPH07312353 A JP H07312353A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】電極、ゲート電極、配線材料としてのポリサイ
ドの、多結晶シリコンと高融点金属シリサイドとの密着
性を向上させ、半導体装置の信頼性を向上させる。 【構成】シランガスを用いて５５０℃以下の温度でアモ
ルファスと多結晶シリコンとの中間のシリコン薄膜を堆
積し、次いで５００℃以下の温度で高融点金属シリサイ
ド形成し、パターン形成後に８００℃以上の熱処理を行
って、その両薄膜を同時に結晶化、酸化させる。更に、
両薄膜の結晶化、酸化の後に窒化膜を被着しキャップ膜
とすることにより、異常酸化を防止しかつポリサイド内
の応力増大を抑える。
ドの、多結晶シリコンと高融点金属シリサイドとの密着
性を向上させ、半導体装置の信頼性を向上させる。 【構成】シランガスを用いて５５０℃以下の温度でアモ
ルファスと多結晶シリコンとの中間のシリコン薄膜を堆
積し、次いで５００℃以下の温度で高融点金属シリサイ
ド形成し、パターン形成後に８００℃以上の熱処理を行
って、その両薄膜を同時に結晶化、酸化させる。更に、
両薄膜の結晶化、酸化の後に窒化膜を被着しキャップ膜
とすることにより、異常酸化を防止しかつポリサイド内
の応力増大を抑える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に電極およびその保護膜の形成方法に関する。
特に電極およびその保護膜の形成方法に関する。
【０００２】
【従来の技術】半導体装置において、電極材料やゲート
電極材料、配線材料（以下これらを総称して電極材料と
呼ぶことにする。）として多結晶シリコン膜が広く用い
られている。近年、半導体装置の高速化や低消費電力化
の要求に対し、これらの電極材料の低抵抗化が望まれて
おり、具体的には多結晶シリコン膜と高融点金属シリサ
イド膜の積層構造（ポリサイド）が用いられるようにな
っている。図３（ａ）ないし（ｆ）に，従来の半導体装
置の製造方法の一例として、ＭＯＳＦＥＴの製造工程を
工程順にゲート電極近傍部分の断面図で示す。以下、こ
の図を用いて、製造工程を説明する。先ず、シリコン基
板１上にゲート絶縁膜２を形成し、そのゲート絶縁膜２
上に多結晶シリコン膜３が例えば６５０℃の温度で減圧
ＣＶＤ法により形成される。その後、この多結晶シリコ
ン膜３の結晶化を促進するために、例えば９００℃の温
度で熱処理が行われる。次に、多結晶シリコン膜３の上
に高融点金属シリサイド膜としてのタングステンシリサ
イド膜（以下ＷＳｉ膜と略す）４が例えば、スパッタリ
ング法により積層される［図３（ａ）］。その後、この
積層膜を、フォトエツチング技術を用いてゲート電極と
して用いる形状にパターニング、エッチングする［同図
（ｂ）］。その後、８００〜１０００℃の温度で酸化
し、積層膜の表面を酸化すると同時にＷＳｉ膜４を結晶
化させ、ＷＳｉ膜４内部の過剰シリコンを酸化により消
費する。この時点でＷＳｉ膜４のシート抵抗は４０〜５
０Ω／□から５〜６Ω／□に低抵抗化する。さらにその
後、層間絶縁膜５を全面に形成する［同図（ｃ）］。そ
の後、エッチバックを行いゲート電極の側壁にサイドウ
ォール６を形成する［同図（ｄ）］。この時ソース, ド
レイン領域とゲート電極上の酸化膜は完全に除去されて
いる。そこでその後のイオン注入に対する保護として全
面に酸化膜７を形成する［同図（ｅ）］。これは例えば
８００〜１０００℃の温度で酸化して形成する。その後
ソース，ドレイン領域８に不純物のイオン注入を行い、
基本的なＭＯＳトランジスタ構造ができる［同図
（ｆ）］。その後、それぞれの領域に電極を設ければ、
ＭＯＳＦＥＴが完成する。
電極材料、配線材料（以下これらを総称して電極材料と
呼ぶことにする。）として多結晶シリコン膜が広く用い
られている。近年、半導体装置の高速化や低消費電力化
の要求に対し、これらの電極材料の低抵抗化が望まれて
おり、具体的には多結晶シリコン膜と高融点金属シリサ
イド膜の積層構造（ポリサイド）が用いられるようにな
っている。図３（ａ）ないし（ｆ）に，従来の半導体装
置の製造方法の一例として、ＭＯＳＦＥＴの製造工程を
工程順にゲート電極近傍部分の断面図で示す。以下、こ
の図を用いて、製造工程を説明する。先ず、シリコン基
板１上にゲート絶縁膜２を形成し、そのゲート絶縁膜２
上に多結晶シリコン膜３が例えば６５０℃の温度で減圧
ＣＶＤ法により形成される。その後、この多結晶シリコ
ン膜３の結晶化を促進するために、例えば９００℃の温
度で熱処理が行われる。次に、多結晶シリコン膜３の上
に高融点金属シリサイド膜としてのタングステンシリサ
イド膜（以下ＷＳｉ膜と略す）４が例えば、スパッタリ
ング法により積層される［図３（ａ）］。その後、この
積層膜を、フォトエツチング技術を用いてゲート電極と
して用いる形状にパターニング、エッチングする［同図
（ｂ）］。その後、８００〜１０００℃の温度で酸化
し、積層膜の表面を酸化すると同時にＷＳｉ膜４を結晶
化させ、ＷＳｉ膜４内部の過剰シリコンを酸化により消
費する。この時点でＷＳｉ膜４のシート抵抗は４０〜５
０Ω／□から５〜６Ω／□に低抵抗化する。さらにその
後、層間絶縁膜５を全面に形成する［同図（ｃ）］。そ
の後、エッチバックを行いゲート電極の側壁にサイドウ
ォール６を形成する［同図（ｄ）］。この時ソース, ド
レイン領域とゲート電極上の酸化膜は完全に除去されて
いる。そこでその後のイオン注入に対する保護として全
面に酸化膜７を形成する［同図（ｅ）］。これは例えば
８００〜１０００℃の温度で酸化して形成する。その後
ソース，ドレイン領域８に不純物のイオン注入を行い、
基本的なＭＯＳトランジスタ構造ができる［同図
（ｆ）］。その後、それぞれの領域に電極を設ければ、
ＭＯＳＦＥＴが完成する。
【０００３】
【発明が解決しようとする課題】しかし、上記の従来の
方法ではエッチバック後のゲート電極上に、結晶化した
ＷＳｉ膜４があり、この状態で高温の酸化雰囲気にさら
すと、ＷＳｉ膜４の表面が異常酸化を起こしてＷＳｉ膜
４の応力が増大し、多結晶シリコン膜３からの剥離が見
られる。これを防ぐ手法としては酸化を行う前にイオン
注入を行いＷＳｉ膜４の表面をアモルファス化させ異常
酸化を防ぐ方法や、酸化を行う前に４００℃程度の低温
ＣＶＤ（常圧，減圧，プラズマ）で酸化膜を形成しゲー
ト電極表面をキャップする方法がとられる。しかし前者
の方法ではイオン注入時にソース，ドレイン領域はシリ
コン基板１の表面が剥き出しの状態のためイオン注入の
ダメージが入りやすく、トランジスタのリークを引起し
やすくなる欠点があり、後者の方法では４００℃程度の
ＣＶＤで形成した酸化膜を高温で熱処理することによっ
て、キャップ酸化膜自体が収縮しＷＳｉ膜４に逆に応力
を与え、剥離はしないものの下層の多結晶シリコン膜３
との密着力が低下し、素子の信頼性上問題になる欠点が
あった。
方法ではエッチバック後のゲート電極上に、結晶化した
ＷＳｉ膜４があり、この状態で高温の酸化雰囲気にさら
すと、ＷＳｉ膜４の表面が異常酸化を起こしてＷＳｉ膜
４の応力が増大し、多結晶シリコン膜３からの剥離が見
られる。これを防ぐ手法としては酸化を行う前にイオン
注入を行いＷＳｉ膜４の表面をアモルファス化させ異常
酸化を防ぐ方法や、酸化を行う前に４００℃程度の低温
ＣＶＤ（常圧，減圧，プラズマ）で酸化膜を形成しゲー
ト電極表面をキャップする方法がとられる。しかし前者
の方法ではイオン注入時にソース，ドレイン領域はシリ
コン基板１の表面が剥き出しの状態のためイオン注入の
ダメージが入りやすく、トランジスタのリークを引起し
やすくなる欠点があり、後者の方法では４００℃程度の
ＣＶＤで形成した酸化膜を高温で熱処理することによっ
て、キャップ酸化膜自体が収縮しＷＳｉ膜４に逆に応力
を与え、剥離はしないものの下層の多結晶シリコン膜３
との密着力が低下し、素子の信頼性上問題になる欠点が
あった。
【０００４】以上の問題に鑑み、本発明の目的は、下層
の多結晶シリコン膜３と密着性がよく、剥離しない高融
点金属シリサイド膜とのポリサイド電極を備えた信頼性
の高い半導体装置の製造方法を提供することにある。
の多結晶シリコン膜３と密着性がよく、剥離しない高融
点金属シリサイド膜とのポリサイド電極を備えた信頼性
の高い半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の問題の解決のた
め、本発明の製造方法として、多結晶シリコン膜と高融
点金属シリサイド膜を順次形成し、その積層膜をゲート
電極や配線として使用する半導体装置の製造方法におい
て、原料ガスとしてシランを含むガスを使用し、形成温
度を５５０℃以下としたＣＶＤを用いてシリコン薄膜を
形成した後、形成温度を５００℃以下にして高融点金属
シリサイド膜を形成し、該積層膜をパターニング, エッ
チングしてゲート電極を形成する工程と、該工程の終了
後熱処理を加えて該シリコン薄膜と高融点金属シリサイ
ド膜を同時に結晶化させるものとする。
め、本発明の製造方法として、多結晶シリコン膜と高融
点金属シリサイド膜を順次形成し、その積層膜をゲート
電極や配線として使用する半導体装置の製造方法におい
て、原料ガスとしてシランを含むガスを使用し、形成温
度を５５０℃以下としたＣＶＤを用いてシリコン薄膜を
形成した後、形成温度を５００℃以下にして高融点金属
シリサイド膜を形成し、該積層膜をパターニング, エッ
チングしてゲート電極を形成する工程と、該工程の終了
後熱処理を加えて該シリコン薄膜と高融点金属シリサイ
ド膜を同時に結晶化させるものとする。
【０００６】特に、前記シリコン薄膜を形成する際、原
料ガスとして１００％モノシランを使用する場合には、
形成温度を５００〜５５０℃とし、ジシランを含むガス
を使用する場合には、形成温度を４７０〜５５０℃とす
る。また、前記シリコン薄膜と高融点金属シリサイド膜
を同時に結晶化させた後、シリコン窒化膜を形成温度４
００℃以下で全面に形成するものとする。
料ガスとして１００％モノシランを使用する場合には、
形成温度を５００〜５５０℃とし、ジシランを含むガス
を使用する場合には、形成温度を４７０〜５５０℃とす
る。また、前記シリコン薄膜と高融点金属シリサイド膜
を同時に結晶化させた後、シリコン窒化膜を形成温度４
００℃以下で全面に形成するものとする。
【０００７】または、前記シリコン薄膜と高融点金属シ
リサイド膜を同時に結晶化させた、更に全面に絶縁膜を
形成しエッチバックを行い前記ゲート電極の側壁にサイ
ドウォールを形成した後、シリコン窒化膜を形成温度４
００℃以下で全面に形成してもよい。前記シリコン窒化
膜を形成する方法としては、反応性スパッタや、プラズ
マＣＶＤ、ＥＣＲプラズマＣＶＤを用いることができ
る。
リサイド膜を同時に結晶化させた、更に全面に絶縁膜を
形成しエッチバックを行い前記ゲート電極の側壁にサイ
ドウォールを形成した後、シリコン窒化膜を形成温度４
００℃以下で全面に形成してもよい。前記シリコン窒化
膜を形成する方法としては、反応性スパッタや、プラズ
マＣＶＤ、ＥＣＲプラズマＣＶＤを用いることができ
る。
【０００８】
【作用】上記手段のごとく、下層多結晶シリコン膜とし
てシランを含むガスをソースガスとし形成温度を５５０
℃以下としたＣＶＤを用いてシリコン薄膜を形成する
と、形成されたシリコン薄膜はアモルファスシリコンと
多結晶シリコンの混合であるため、以降アモルファスラ
イク多結晶シリコン膜と呼ぶことにする。そのアモルフ
ァスライク多結晶シリコン膜の上に、形成温度を５００
℃以下にして高融点金属シリサイド膜を形成し、必要に
応じてパターニング, エッチングによりゲート電極の形
に形成した後、熱処理を加えてアモルファスライク多結
晶シリコン膜と高融点金属シリサイド膜を同時に結晶化
させることにより、その作用としてはアモルファスライ
ク多結晶シリコン膜と高融点金属シリサイド膜の界面が
共にアモルファスな状態であるために、その結晶化の過
程で厚さ方向にシリコンからシリサイドへ連続的に変化
していく領域ができ、多結晶シリコン膜と高融点金属シ
リサイド膜の基本的な密着力を向上できる。
てシランを含むガスをソースガスとし形成温度を５５０
℃以下としたＣＶＤを用いてシリコン薄膜を形成する
と、形成されたシリコン薄膜はアモルファスシリコンと
多結晶シリコンの混合であるため、以降アモルファスラ
イク多結晶シリコン膜と呼ぶことにする。そのアモルフ
ァスライク多結晶シリコン膜の上に、形成温度を５００
℃以下にして高融点金属シリサイド膜を形成し、必要に
応じてパターニング, エッチングによりゲート電極の形
に形成した後、熱処理を加えてアモルファスライク多結
晶シリコン膜と高融点金属シリサイド膜を同時に結晶化
させることにより、その作用としてはアモルファスライ
ク多結晶シリコン膜と高融点金属シリサイド膜の界面が
共にアモルファスな状態であるために、その結晶化の過
程で厚さ方向にシリコンからシリサイドへ連続的に変化
していく領域ができ、多結晶シリコン膜と高融点金属シ
リサイド膜の基本的な密着力を向上できる。
【０００９】さらに、上記のようにアモルファスライク
多結晶シリコン膜と高融点金属シリサイド膜を同時に結
晶化させた後、あるいは結晶化させた後更にに全面に絶
縁膜を形成しエッチバックを行い前記ゲート電極の側壁
にサイドウォールを形成した後に、耐酸化性があり高温
の熱処理においても膜収縮の少ないシリコン窒化膜を反
応性スパッタ、プラズマＣＶＤあるいはＥＣＲプラズマ
ＣＶＤにより形成温度４００℃以下で形成することによ
り、その作用としてはイオン注入時にソース，ドレイン
領域には少なくとも窒化膜が存在するためイオン注入の
ダメージが入ることがなく、さらにその後の高温の熱処
理においてもキャップ膜として収縮が少ないことからシ
リサイド膜に余分な応力が加わることがなく、多結晶シ
リコン膜と高融点金属シリサイド膜の密着力を低下させ
ることがないため、素子の信頼性を向上できて、上記課
題を解決するためのさらに有効な手段となる。
多結晶シリコン膜と高融点金属シリサイド膜を同時に結
晶化させた後、あるいは結晶化させた後更にに全面に絶
縁膜を形成しエッチバックを行い前記ゲート電極の側壁
にサイドウォールを形成した後に、耐酸化性があり高温
の熱処理においても膜収縮の少ないシリコン窒化膜を反
応性スパッタ、プラズマＣＶＤあるいはＥＣＲプラズマ
ＣＶＤにより形成温度４００℃以下で形成することによ
り、その作用としてはイオン注入時にソース，ドレイン
領域には少なくとも窒化膜が存在するためイオン注入の
ダメージが入ることがなく、さらにその後の高温の熱処
理においてもキャップ膜として収縮が少ないことからシ
リサイド膜に余分な応力が加わることがなく、多結晶シ
リコン膜と高融点金属シリサイド膜の密着力を低下させ
ることがないため、素子の信頼性を向上できて、上記課
題を解決するためのさらに有効な手段となる。
【００１０】
【実施例】以下、図を参照しながら、本発明の製造方法
について説明する。図１（ａ）ないし（ｅ）は、本発明
の方法によるＭＯＳＦＥＴの製造工程を工程順に示した
ゲート電極近傍部分の部分断面図である。先ず、シリコ
ン基板１１上にゲート絶縁膜１２を形成した後、そのゲ
ート絶縁膜１２上にまずアモルファスライク多結晶シリ
コン膜１３を形成する。これは従来の多結晶シリコン膜
の形成方法が、例えば減圧下 (数十Ｐａ−パスカル）の
炉内に原料ガスとしてヘリウム希釈のモノシラン（２０
％ＳｉＨ4 ／Ｈｅ）を毎分１Ｌ（リツトル）の流量で供
給し、反応温度を６５０℃程度にして形成していたのに
対し、減圧下（約２００Ｐａ）の炉内に原料ガスとして
１００％モノシラン（ＳｉＨ4 ）を毎分１Ｌ程度供給
し、反応温度を５００〜５５０℃にすることで容易に得
られる。また原料ガスとしてジシラン（Ｓｉ2 Ｈ6 ）を
用いれば、同様な条件下にて反応温度を４７０〜５５０
℃にまで低下できる。５５０℃を越えた温度で成膜する
と、多結晶シリコン膜となり、本発明の目的であるアモ
ルファスライク多結晶シリコン膜にはならない。また成
膜温度が低すぎると、すなわち、モノシランを使用した
場合は５００℃以下、ジシランを使用した場合は４７０
℃以下では、著しく膜質の劣ったアモルファス状態の膜
しか得られない。この後、ＷＳｉ膜１４をスパッタリン
グにて形成する。これは例えばターゲットとしてＷＳｉ
2.7を用い、アルゴンガスを、毎分数十ｍＬ（ミリリッ
トル）の流量で供給し、０．１〜 数Ｐａの圧力下、基
板温度約２００℃でスパッタリングして形成する［図１
（ａ）］。この時、従来は多結晶シリコン膜に９００℃
程度の熱処理が行われて、ほぼ結晶化が終了した状態、
シリサイド膜はアモルファス状態であったが、本発明の
方法においてはアモルファスライク多結晶シリコン膜と
アモルファスなシリサイド膜が積層された状態で、その
界面もダングリングボンドの多い状態である。ＷＳｉ膜
の形成法としては、スパッタリング法の他に、六フッ化
タングステンとモノシランとの反応によるＣＶＤ法でも
できるが、いずれも形成温度は、５００℃以下にする事
が重要である。形成温度が高すぎると、結晶化してしま
うからである。
について説明する。図１（ａ）ないし（ｅ）は、本発明
の方法によるＭＯＳＦＥＴの製造工程を工程順に示した
ゲート電極近傍部分の部分断面図である。先ず、シリコ
ン基板１１上にゲート絶縁膜１２を形成した後、そのゲ
ート絶縁膜１２上にまずアモルファスライク多結晶シリ
コン膜１３を形成する。これは従来の多結晶シリコン膜
の形成方法が、例えば減圧下 (数十Ｐａ−パスカル）の
炉内に原料ガスとしてヘリウム希釈のモノシラン（２０
％ＳｉＨ4 ／Ｈｅ）を毎分１Ｌ（リツトル）の流量で供
給し、反応温度を６５０℃程度にして形成していたのに
対し、減圧下（約２００Ｐａ）の炉内に原料ガスとして
１００％モノシラン（ＳｉＨ4 ）を毎分１Ｌ程度供給
し、反応温度を５００〜５５０℃にすることで容易に得
られる。また原料ガスとしてジシラン（Ｓｉ2 Ｈ6 ）を
用いれば、同様な条件下にて反応温度を４７０〜５５０
℃にまで低下できる。５５０℃を越えた温度で成膜する
と、多結晶シリコン膜となり、本発明の目的であるアモ
ルファスライク多結晶シリコン膜にはならない。また成
膜温度が低すぎると、すなわち、モノシランを使用した
場合は５００℃以下、ジシランを使用した場合は４７０
℃以下では、著しく膜質の劣ったアモルファス状態の膜
しか得られない。この後、ＷＳｉ膜１４をスパッタリン
グにて形成する。これは例えばターゲットとしてＷＳｉ
2.7を用い、アルゴンガスを、毎分数十ｍＬ（ミリリッ
トル）の流量で供給し、０．１〜 数Ｐａの圧力下、基
板温度約２００℃でスパッタリングして形成する［図１
（ａ）］。この時、従来は多結晶シリコン膜に９００℃
程度の熱処理が行われて、ほぼ結晶化が終了した状態、
シリサイド膜はアモルファス状態であったが、本発明の
方法においてはアモルファスライク多結晶シリコン膜と
アモルファスなシリサイド膜が積層された状態で、その
界面もダングリングボンドの多い状態である。ＷＳｉ膜
の形成法としては、スパッタリング法の他に、六フッ化
タングステンとモノシランとの反応によるＣＶＤ法でも
できるが、いずれも形成温度は、５００℃以下にする事
が重要である。形成温度が高すぎると、結晶化してしま
うからである。
【００１１】その後、この積層膜をフォトエツチング技
術を用いて、ゲート電極として用いる形状にパターニン
グ，エッチングをする。［同図（ｂ）］。その後、例え
ば８００〜１０００℃の温度で酸化し、積層膜の表面を
酸化すると同時にアモルファスライク多結晶シリコン膜
１３とＷＳｉ膜４を同時に結晶化させる。この時、従来
に比べてアモルファスライク多結晶シリコン膜１３とＷ
Ｓｉ膜１４の界面が共にアモルファスな状態であるため
にその結晶化の過程でＷＳｉ膜１４界面付近の過剰シリ
コンがアモルファスライク多結晶シリコン膜１３の界面
付近のシリコンと結合して結晶化し易くなり、厚さ方向
にシリコンからシリサイドへ連続的に変化していく領域
ができ、アモルファスライク多結晶シリコン膜１３とＷ
Ｓｉ膜１４の基本的な密着性が向上する。一方、ＷＳｉ
膜１４の表面では従来と同様に内部の過剰シリコンが酸
化により消費されるので結果的に低抵抗でしかも密着性
が向上したポリサイド電極が形成される。
術を用いて、ゲート電極として用いる形状にパターニン
グ，エッチングをする。［同図（ｂ）］。その後、例え
ば８００〜１０００℃の温度で酸化し、積層膜の表面を
酸化すると同時にアモルファスライク多結晶シリコン膜
１３とＷＳｉ膜４を同時に結晶化させる。この時、従来
に比べてアモルファスライク多結晶シリコン膜１３とＷ
Ｓｉ膜１４の界面が共にアモルファスな状態であるため
にその結晶化の過程でＷＳｉ膜１４界面付近の過剰シリ
コンがアモルファスライク多結晶シリコン膜１３の界面
付近のシリコンと結合して結晶化し易くなり、厚さ方向
にシリコンからシリサイドへ連続的に変化していく領域
ができ、アモルファスライク多結晶シリコン膜１３とＷ
Ｓｉ膜１４の基本的な密着性が向上する。一方、ＷＳｉ
膜１４の表面では従来と同様に内部の過剰シリコンが酸
化により消費されるので結果的に低抵抗でしかも密着性
が向上したポリサイド電極が形成される。
【００１２】さらにその後、層間絶縁膜１５を全面に形
成する［同図（ｃ）］。その後、エッチバックを行いゲ
ート電極の側壁にサイドウォール１６を形成し［同図
（ｄ）］、その後のイオン注入に対する保護膜として全
面に酸化膜１７を形成する［同図（ｅ）］。その後、ソ
ース、ドレイン領域１８に不純物のイオン注入を行い、
ＭＯＳトランジスタ構造ができるのは従来と同様である
［同図（ｆ）］。その後それぞれの領域にフォトエツチ
ング技術により、電極用の窓開けを行い、電極を設けれ
ばＭＯＳＦＥＴが完成する。
成する［同図（ｃ）］。その後、エッチバックを行いゲ
ート電極の側壁にサイドウォール１６を形成し［同図
（ｄ）］、その後のイオン注入に対する保護膜として全
面に酸化膜１７を形成する［同図（ｅ）］。その後、ソ
ース、ドレイン領域１８に不純物のイオン注入を行い、
ＭＯＳトランジスタ構造ができるのは従来と同様である
［同図（ｆ）］。その後それぞれの領域にフォトエツチ
ング技術により、電極用の窓開けを行い、電極を設けれ
ばＭＯＳＦＥＴが完成する。
【００１３】この時、エッチバック後のゲート電極上は
結晶化したＷＳｉ膜１４があり、高温の酸化雰囲気にて
異常酸化が起こりＷＳｉ膜１４の応力も増大するが、密
着力の向上により、熱処理によって多結晶シリコン膜と
なったアモルファスライク多結晶シリコン膜１３から剥
離することはない。従って酸化を行う前にイオン注入を
行いＷＳｉ膜１４の表面をアモルファス化させ異常酸化
を防ぐことや、酸化を行う前に低温ＣＶＤにてキャップ
酸化膜をつける必要もない。
結晶化したＷＳｉ膜１４があり、高温の酸化雰囲気にて
異常酸化が起こりＷＳｉ膜１４の応力も増大するが、密
着力の向上により、熱処理によって多結晶シリコン膜と
なったアモルファスライク多結晶シリコン膜１３から剥
離することはない。従って酸化を行う前にイオン注入を
行いＷＳｉ膜１４の表面をアモルファス化させ異常酸化
を防ぐことや、酸化を行う前に低温ＣＶＤにてキャップ
酸化膜をつける必要もない。
【００１４】ところで本実施例ではポリサイド電極の幅
が０．６μｍ以上の場合では十分効果があるが、幅が
０．５μｍ以下の場合では密着面積が狭いため本実施例
を用いても剥離が起こる。図２（ａ）ないし（ｆ）は本
発明の製造方法によるＭＯＳＦＥＴの製造工程の別の例
で有って、このような場合でも剥離を防ぎ、素子の信頼
性をさらに向上させるためのものである。まず、シリコ
ン基板１１上にゲート絶縁膜１２を形成した後、ゲート
絶縁膜１２上にまずアモルファスライク多結晶シリコン
膜１３を形成し、ＷＳｉ膜１４をスパッタリングにて形
成し［図２（ａ）］、この積層膜をゲート電極として用
いる形状にパターニング，エッチングし［同図
（ｂ）］、さらにその後に積層膜の表面を高温で酸化す
ると同時にアモルファスライク多結晶シリコン膜１３と
ＷＳｉ膜１４を同時に結晶化させ、さらにその後、層間
絶縁膜１５を全面に形成し［同図（ｃ）］、更に、エッ
チバックを行いゲート電極の側壁にサイドウォール１６
を形成する［同図（ｄ）］までの過程は図１の方法と同
様である。次に、イオン注入に対する保護膜として全面
に酸化膜を形成する代わりに、耐酸化性に優れ高温の熱
処理においても膜収縮の少ないシリコン窒化膜１９を形
成温度４００℃以下で反応性スパッタにより１００〜１
０００Å程度形成する［同図（ｅ）］。反応性スパッタ
では、例えばターゲットとしてシリコンを用い窒素とア
ルゴンをそれぞれ毎分数〜数十ｍＬの流量で供給し、
０．１〜 数Ｐａの圧力下、基板温度２００℃程度でス
パッタリングを行って形成できる。シリコン窒化膜１９
はまた、プラズマＣＶＤやＥＣＲプラズマＣＶＤでも形
成できる。特に、ＥＣＲプラズマＣＶＤでは、例えば原
料ガスとしてＳｉＨ4 と窒素をそれぞれ毎分数〜数十ｍ
Ｌの流量で供給し、０．１〜 数Ｐａの圧力下で、マイ
クロ波パワーを３００〜９００Ｗ投入すれば、基板温度
２００℃程度で形成することができる。これらの手法を
用いれば、形成時の温度が４００℃以下と低くしかも減
圧下で成膜するために、成膜時にシリサイド膜の表面が
酸化されることはない。その後、ソース、ドレイン領域
１８に不純物のイオン注入を行い、ＭＯＳトランジスタ
構造ができるのは従来と同様である［同図（ｆ）］。そ
の後、それぞれの領域に電極を設ければ、ＭＯＳＦＥＴ
が完成する。
が０．６μｍ以上の場合では十分効果があるが、幅が
０．５μｍ以下の場合では密着面積が狭いため本実施例
を用いても剥離が起こる。図２（ａ）ないし（ｆ）は本
発明の製造方法によるＭＯＳＦＥＴの製造工程の別の例
で有って、このような場合でも剥離を防ぎ、素子の信頼
性をさらに向上させるためのものである。まず、シリコ
ン基板１１上にゲート絶縁膜１２を形成した後、ゲート
絶縁膜１２上にまずアモルファスライク多結晶シリコン
膜１３を形成し、ＷＳｉ膜１４をスパッタリングにて形
成し［図２（ａ）］、この積層膜をゲート電極として用
いる形状にパターニング，エッチングし［同図
（ｂ）］、さらにその後に積層膜の表面を高温で酸化す
ると同時にアモルファスライク多結晶シリコン膜１３と
ＷＳｉ膜１４を同時に結晶化させ、さらにその後、層間
絶縁膜１５を全面に形成し［同図（ｃ）］、更に、エッ
チバックを行いゲート電極の側壁にサイドウォール１６
を形成する［同図（ｄ）］までの過程は図１の方法と同
様である。次に、イオン注入に対する保護膜として全面
に酸化膜を形成する代わりに、耐酸化性に優れ高温の熱
処理においても膜収縮の少ないシリコン窒化膜１９を形
成温度４００℃以下で反応性スパッタにより１００〜１
０００Å程度形成する［同図（ｅ）］。反応性スパッタ
では、例えばターゲットとしてシリコンを用い窒素とア
ルゴンをそれぞれ毎分数〜数十ｍＬの流量で供給し、
０．１〜 数Ｐａの圧力下、基板温度２００℃程度でス
パッタリングを行って形成できる。シリコン窒化膜１９
はまた、プラズマＣＶＤやＥＣＲプラズマＣＶＤでも形
成できる。特に、ＥＣＲプラズマＣＶＤでは、例えば原
料ガスとしてＳｉＨ4 と窒素をそれぞれ毎分数〜数十ｍ
Ｌの流量で供給し、０．１〜 数Ｐａの圧力下で、マイ
クロ波パワーを３００〜９００Ｗ投入すれば、基板温度
２００℃程度で形成することができる。これらの手法を
用いれば、形成時の温度が４００℃以下と低くしかも減
圧下で成膜するために、成膜時にシリサイド膜の表面が
酸化されることはない。その後、ソース、ドレイン領域
１８に不純物のイオン注入を行い、ＭＯＳトランジスタ
構造ができるのは従来と同様である［同図（ｆ）］。そ
の後、それぞれの領域に電極を設ければ、ＭＯＳＦＥＴ
が完成する。
【００１５】このようにして、その後のイオン注入時に
もソース，ドレイン領域にこの窒化膜が存在するため特
に酸化膜を全面に形成する必要がなく、イオン注入のダ
メージが入ることもない。さらにその後のリフロー等の
高温の熱処理においてもキャップ膜として耐酸化性に優
れているのでシリサイド膜が酸化されることもなく、ま
た収縮が少ないことからシリサイド膜に余分な応力が加
わらなく多結晶シリコン膜と高融点金属シリサイド膜の
密着力を低下させることがないため、幅が０．５μｍ以
下の非常に微細なポリサイド電極の場合でも剥離を防
ぎ、素子の信頼性を向上させることができる。
もソース，ドレイン領域にこの窒化膜が存在するため特
に酸化膜を全面に形成する必要がなく、イオン注入のダ
メージが入ることもない。さらにその後のリフロー等の
高温の熱処理においてもキャップ膜として耐酸化性に優
れているのでシリサイド膜が酸化されることもなく、ま
た収縮が少ないことからシリサイド膜に余分な応力が加
わらなく多結晶シリコン膜と高融点金属シリサイド膜の
密着力を低下させることがないため、幅が０．５μｍ以
下の非常に微細なポリサイド電極の場合でも剥離を防
ぎ、素子の信頼性を向上させることができる。
【００１６】上記の例では、シリサイドとしてＷＳｉ膜
のゲート電極への適用例を取り上げたが、他にモリブデ
ン、チタン等の高融点金属のシリサイドについても本発
明の方法は適用でき、しかもゲート電極に限らず、他の
電極や配線にも応用できることは勿論である。
のゲート電極への適用例を取り上げたが、他にモリブデ
ン、チタン等の高融点金属のシリサイドについても本発
明の方法は適用でき、しかもゲート電極に限らず、他の
電極や配線にも応用できることは勿論である。
【００１７】
【発明の効果】本発明では、ポリサイドのゲート電極
や，配線を形成する際、下層多結晶シリコン膜としてモ
ノシランやジシランをソースガスとして用い、アモルフ
ァスライク多結晶シリコン膜を形成した後、高融点金属
シリサイド膜を形成し、パターニング, エッチングによ
りゲート電極，配線を形成した後に熱処理を加えてアモ
ルファスライク多結晶シリコン膜と高融点金属シリサイ
ド膜を同時に結晶化させるようにした。その結果、従来
に比べて多結晶シリコンとシリサイド膜の界面が共にア
モルファスな状態であるために、その結晶化の過程でシ
リサイド膜界面付近の過剰シリコンが多結晶シリコン膜
の界面付近のシリコンと結合して結晶化しやすくなり、
厚さ方向にシリコンからシリサイドへ連続的に変化して
いく領域が形成され、多結晶シリコン膜とシリサイド膜
の基本的な密着性が向上させることができ、その後のシ
リサイド膜剥離防止手段を用いなくてもシリサイド膜剥
離はなく、素子の信頼性を向上させることができる。
や，配線を形成する際、下層多結晶シリコン膜としてモ
ノシランやジシランをソースガスとして用い、アモルフ
ァスライク多結晶シリコン膜を形成した後、高融点金属
シリサイド膜を形成し、パターニング, エッチングによ
りゲート電極，配線を形成した後に熱処理を加えてアモ
ルファスライク多結晶シリコン膜と高融点金属シリサイ
ド膜を同時に結晶化させるようにした。その結果、従来
に比べて多結晶シリコンとシリサイド膜の界面が共にア
モルファスな状態であるために、その結晶化の過程でシ
リサイド膜界面付近の過剰シリコンが多結晶シリコン膜
の界面付近のシリコンと結合して結晶化しやすくなり、
厚さ方向にシリコンからシリサイドへ連続的に変化して
いく領域が形成され、多結晶シリコン膜とシリサイド膜
の基本的な密着性が向上させることができ、その後のシ
リサイド膜剥離防止手段を用いなくてもシリサイド膜剥
離はなく、素子の信頼性を向上させることができる。
【００１８】さらに本発明ではアモルファスライク多結
晶シリコン膜と高融点金属シリサイド膜を同時に結晶化
させた後、あるいは結晶化させた後に全面に絶縁膜を形
成しエッチバックを行い前記ゲート電極の側壁にサイド
ウォールを形成した後に、シリコン窒化膜を反応性スパ
ッタあるいはＥＣＲプラズマＣＶＤにより形成温度４０
０℃以下で形成してポリサイドをキャップするようにし
たので、イオン注入保護用の酸化工程を省くことができ
ると同時に、シリサイド表面がその後の高温熱処理工程
でも酸化されなく、シリサイドに膜収縮の応力を与える
こともないので、幅が０．５μｍ以下の非常に微細なポ
リサイド電極の場合でも剥離を防ぎ、素子の信頼性を向
上させることができる。
晶シリコン膜と高融点金属シリサイド膜を同時に結晶化
させた後、あるいは結晶化させた後に全面に絶縁膜を形
成しエッチバックを行い前記ゲート電極の側壁にサイド
ウォールを形成した後に、シリコン窒化膜を反応性スパ
ッタあるいはＥＣＲプラズマＣＶＤにより形成温度４０
０℃以下で形成してポリサイドをキャップするようにし
たので、イオン注入保護用の酸化工程を省くことができ
ると同時に、シリサイド表面がその後の高温熱処理工程
でも酸化されなく、シリサイドに膜収縮の応力を与える
こともないので、幅が０．５μｍ以下の非常に微細なポ
リサイド電極の場合でも剥離を防ぎ、素子の信頼性を向
上させることができる。
【図１】本発明の方法に係るＭＯＳＦＥＴの製造工程を
（ａ）ないし（ｆ）の順に示す部分断面図
（ａ）ないし（ｆ）の順に示す部分断面図
【図２】本発明の方法に係るＭＯＳＦＥＴの別の製造工
程を（ａ）ないし（ｆ）の順に示す部分断面図
程を（ａ）ないし（ｆ）の順に示す部分断面図
【図３】従来のＭＯＳＦＥＴの製造工程を（ａ）ないし
（ｆ）の順に示す部分断面図
（ｆ）の順に示す部分断面図
１、１１ シリコン基板 ２、１２ ゲート絶縁膜 ３ 多結晶シリコン膜 １３ アモルファスライク多結晶シリコン膜 ４、１４ ＷＳｉ膜 ５、１５ 層間絶縁膜 ６、１６ サイドウォール ７ 熱酸化膜 ８、１８ ソース、ドレイン領域 １９ シリコン窒化膜
Claims (8)
- 【請求項１】多結晶シリコン膜と高融点金属シリサイド
膜を順次形成し、その積層膜をゲート電極や配線として
使用する半導体装置の製造方法において、原料ガスとし
てシランを含むガスを使用し、形成温度を５５０℃以下
としたＣＶＤを用いてシリコン薄膜を形成した後、形成
温度を５００℃以下にして高融点金属シリサイド膜を形
成し、該積層膜をパターニング, エッチングする工程
と、該工程の終了後熱処理を加えて該シリコン薄膜と高
融点金属シリサイド膜を同時に結晶化させることを特徴
とする半導体装置の製造方法。 - 【請求項２】前記シリコン薄膜が、原料ガスとして１０
０％モノシランを使用し、形成温度を５００〜５５０℃
としたＣＶＤ法により形成されることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】前記シリコン薄膜が、原料ガスとしてジシ
ランを含むガスを使用し、形成温度を４７０〜５５０℃
としたＣＶＤ法により形成されることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項４】前記シリコン薄膜と高融点金属シリサイド
膜を同時に結晶化させた後、シリコン窒化膜が形成温度
４００℃以下で形成されることを特徴とする請求項１な
いし３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】前記シリコン薄膜と高融点金属シリサイド
膜を同時に結晶化させ、更に全面に絶縁膜を形成しエッ
チバックを行って前記ゲート電極の側壁にサイドウォー
ルを形成した後、シリコン窒化膜が形成温度４００℃以
下で形成されることを特徴とする請求項１ないし３のい
ずれかに記載の半導体装置の製造方法。 - 【請求項６】前記シリコン窒化膜が反応性スパッタを用
いて形成されることを特徴とする請求項４または５に記
載の半導体装置の製造方法。 - 【請求項７】前記シリコン窒化膜がプラズマＣＶＤを用
いて形成されることを特徴とする請求項４または５に記
載の半導体装置の製造方法。 - 【請求項８】前記シリコン窒化膜がＥＣＲプラズマＣＶ
Ｄを用いて形成されることを特徴とした請求項７に記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101451A JPH07312353A (ja) | 1994-05-17 | 1994-05-17 | 半導体装置の製造方法 |
| US08/437,385 US5618755A (en) | 1994-05-17 | 1995-05-09 | Method of manufacturing a polycide electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101451A JPH07312353A (ja) | 1994-05-17 | 1994-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312353A true JPH07312353A (ja) | 1995-11-28 |
Family
ID=14301066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6101451A Pending JPH07312353A (ja) | 1994-05-17 | 1994-05-17 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5618755A (ja) |
| JP (1) | JPH07312353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339422B1 (ko) * | 2000-03-11 | 2002-06-01 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2007158067A (ja) * | 2005-12-06 | 2007-06-21 | Opnext Japan Inc | 半導体素子およびその製造方法、ならびに、半導体レーザおよびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0161735B1 (ko) * | 1995-06-30 | 1999-02-01 | 김주용 | 반도체 소자의 제조방법 |
| US6777759B1 (en) | 1997-06-30 | 2004-08-17 | Intel Corporation | Device structure and method for reducing silicide encroachment |
| US6518155B1 (en) * | 1997-06-30 | 2003-02-11 | Intel Corporation | Device structure and method for reducing silicide encroachment |
| US6100192A (en) * | 1997-12-18 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming high integrity tungsten silicide thin films |
| US6274510B1 (en) | 1998-07-15 | 2001-08-14 | Texas Instruments Incorporated | Lower temperature method for forming high quality silicon-nitrogen dielectrics |
| KR100521440B1 (ko) * | 2003-12-27 | 2005-10-13 | 동부아남반도체 주식회사 | ｎ채널형 모스 트랜지스터의 할로 영역 형성 방법 |
| US7101743B2 (en) * | 2004-01-06 | 2006-09-05 | Chartered Semiconductor Manufacturing L.T.D. | Low cost source drain elevation through poly amorphizing implant technology |
| WO2008085523A1 (en) * | 2007-01-12 | 2008-07-17 | Agere Systems, Inc. | Semiconductor device having improved interface adhesion of gate stack films and method of manufacturer therefore |
Family Cites Families (12)
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| JPS5742148A (en) * | 1980-08-26 | 1982-03-09 | Seiko Epson Corp | Semiconductor device |
| JPS5994437A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置 |
| JPS63169743A (ja) * | 1987-01-07 | 1988-07-13 | Sharp Corp | 半導体装置の製造方法 |
| JPH0682668B2 (ja) * | 1987-10-27 | 1994-10-19 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH0254583A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | Ｍｉｓ型半導体集積回路装置 |
| ATE139058T1 (de) * | 1990-10-23 | 1996-06-15 | Siemens Ag | Verfahren zur herstellung einer dotierten polyzidschicht auf einem halbleitersubstrat |
| US5135886A (en) * | 1990-12-06 | 1992-08-04 | At&T Bell Laboratories | Integrated circuit fabrication utilizing amorphous layers |
| JPH05166937A (ja) * | 1991-12-16 | 1993-07-02 | Sony Corp | 配線形成方法 |
| JP2847031B2 (ja) * | 1993-05-03 | 1999-01-13 | 現代電子産業株式会社 | 半導体素子の配線製造方法 |
| DE4440857C2 (de) * | 1993-11-16 | 2002-10-24 | Hyundai Electronics Ind | Verfahren zur Herstellung einer Gateelektrode einer Halbleitervorrichtung |
| US5472896A (en) * | 1994-11-14 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating polycide gate MOSFET devices |
| US5510296A (en) * | 1995-04-27 | 1996-04-23 | Vanguard International Semiconductor Corporation | Manufacturable process for tungsten polycide contacts using amorphous silicon |
-
1994
- 1994-05-17 JP JP6101451A patent/JPH07312353A/ja active Pending
-
1995
- 1995-05-09 US US08/437,385 patent/US5618755A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007158067A (ja) * | 2005-12-06 | 2007-06-21 | Opnext Japan Inc | 半導体素子およびその製造方法、ならびに、半導体レーザおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5618755A (en) | 1997-04-08 |
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