JPS5833833A - 半導体装置の電極形成法 - Google Patents
半導体装置の電極形成法Info
- Publication number
- JPS5833833A JPS5833833A JP56131486A JP13148681A JPS5833833A JP S5833833 A JPS5833833 A JP S5833833A JP 56131486 A JP56131486 A JP 56131486A JP 13148681 A JP13148681 A JP 13148681A JP S5833833 A JPS5833833 A JP S5833833A
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- JP
- Japan
- Prior art keywords
- layer
- metal
- oxide film
- silicon
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発−は半導体上への金属の蒸着に関するものであっ
て41に酸化膜との接着強度の弱い金属の蒸着に適する
。
て41に酸化膜との接着強度の弱い金属の蒸着に適する
。
pt(白金)とSi(シリコン)半導体との合金(白金
シリサイド)によって形成させるシ曹ットキーバリアダ
イオードを含む半導体集積回路(IC)の配線の形成に
あたりては配線の主体となるAJ(アルミニウム)のシ
曹ソトキーバリア領域の半導体基体への拡散の防止を考
慮に入れる必要があるうこのため酸化膜(Sin、)を
一部で覆った基体表面にあらかじめバリアーメタルとし
てMo(モリブデン)又はT 1−W(チタン・タング
ステン)を蒸着し、その後AJを蒸着するが、MOJP
71等のバリアメタルは酸化膜との接着性がわるいため
、AJが二層配線構造の場合、一層目の配線における接
着強度の不足は問題にならないが、一層配線構造では十
分に保護膜によって覆われていないボンディングバット
部分がはがれを生じ易いことが欠点とし【指摘されてい
た。
シリサイド)によって形成させるシ曹ットキーバリアダ
イオードを含む半導体集積回路(IC)の配線の形成に
あたりては配線の主体となるAJ(アルミニウム)のシ
曹ソトキーバリア領域の半導体基体への拡散の防止を考
慮に入れる必要があるうこのため酸化膜(Sin、)を
一部で覆った基体表面にあらかじめバリアーメタルとし
てMo(モリブデン)又はT 1−W(チタン・タング
ステン)を蒸着し、その後AJを蒸着するが、MOJP
71等のバリアメタルは酸化膜との接着性がわるいため
、AJが二層配線構造の場合、一層目の配線における接
着強度の不足は問題にならないが、一層配線構造では十
分に保護膜によって覆われていないボンディングバット
部分がはがれを生じ易いことが欠点とし【指摘されてい
た。
このための対策として蒸着した酸化膜との接着強度の弱
い金属(MO−?T1)を部分的にエツチングした後保
護膜を形成し、保暖膜と酸化膜との接着力を用いて金属
のはがれを防ぐようKしていた。
い金属(MO−?T1)を部分的にエツチングした後保
護膜を形成し、保暖膜と酸化膜との接着力を用いて金属
のはがれを防ぐようKしていた。
しかし上記した対策によりても酸化膜との接着強度の弱
い金属を保−膜で十分に覆えない場合、!111にポン
ディングパッドに用いた場合は保護WXKよる接着力が
不足しはがれが生じ易いという欠点をさけられなかりた
。
い金属を保−膜で十分に覆えない場合、!111にポン
ディングパッドに用いた場合は保護WXKよる接着力が
不足しはがれが生じ易いという欠点をさけられなかりた
。
本発明は上記した点kかんがみてなされたものでありて
、その目的とするところは酸化膜との接着強度が弱い金
属に、保−膜のない場合でも十分な接着強度を与える電
極形成技術の提供にある。
、その目的とするところは酸化膜との接着強度が弱い金
属に、保−膜のない場合でも十分な接着強度を与える電
極形成技術の提供にある。
本l!嘴の構成を篩単にいうと、牛導体上に蒸着したポ
リシリコンと、その上に蒸着した金属とでシダサイドを
形成させることであって、シリサイドと酸化瞑り接着強
度が強いため、はがれが生じないようにするものである
。
リシリコンと、その上に蒸着した金属とでシダサイドを
形成させることであって、シリサイドと酸化瞑り接着強
度が強いため、はがれが生じないようにするものである
。
白金シリサイドによって形成させるシ冒ットキーバリア
ーダイオードを含むICの配線のためのAJとバリアー
メタルのMoの蒸着を行うため次のようにする。
ーダイオードを含むICの配線のためのAJとバリアー
メタルのMoの蒸着を行うため次のようにする。
#I1図〜第3図において、7はICの基体となる81
層、1はシ冒ットキーバリアをつくるPt−8i(白金
シリサイド)層、2は選択的に表面に形成した酸化膜(
sio、)である。
層、1はシ冒ットキーバリアをつくるPt−8i(白金
シリサイド)層、2は選択的に表面に形成した酸化膜(
sio、)である。
まず白金シリサイド(1)、酸化膜(2)上にポリシリ
コン(3)を蒸着する(第1図)。このポリシリコン(
3)上にM o (4)とA J (51を連続蒸着す
る(第2図)。
コン(3)を蒸着する(第1図)。このポリシリコン(
3)上にM o (4)とA J (51を連続蒸着す
る(第2図)。
その後約400Cの熱処理でポリシリコン(3)とM。
(4)の間でシリサイド(5)を形成させる(第3図)
。
。
これによりポリシリコンとMOの相互拡散によるMo8
i、を形成し、酸化膜とMo8i、の接着強度が強いた
め、配線層の接着強度が増加する。
i、を形成し、酸化膜とMo8i、の接着強度が強いた
め、配線層の接着強度が増加する。
上記例の他に酸化膜上に、酸化膜との接着強度が弱く、
シリサイドを形成することが可能な全ての(例えばT
l −W等)蒸着に用いることが出来る。
シリサイドを形成することが可能な全ての(例えばT
l −W等)蒸着に用いることが出来る。
以上実施例で述べた本発明の蒸着法によれば、酸化膜と
の接着強度が弱い金属を十分な接着強度で酸化膜上K1
8着が可能となり前記目的を達成できる。
の接着強度が弱い金属を十分な接着強度で酸化膜上K1
8着が可能となり前記目的を達成できる。
図面は本発明を例示するものであって、−第1図〜第3
図蒸着工鵬を順次示す断面図である。 (1)・・・白金シリサイド、(2)・・・酸化膜、(
3) ・・・ポリシリコ/、(4)−M o 、(5)
−A J、(6)−MoSi、 、(カ・・・シリコン
基板。 代理人 弁理士 薄 1)利 1
図蒸着工鵬を順次示す断面図である。 (1)・・・白金シリサイド、(2)・・・酸化膜、(
3) ・・・ポリシリコ/、(4)−M o 、(5)
−A J、(6)−MoSi、 、(カ・・・シリコン
基板。 代理人 弁理士 薄 1)利 1
Claims (1)
- 【特許請求の範囲】 111画の一部に半導体酸化膜な有する半導体基板上に
上記半導体酸化膜と接着性のわるい第1の金属を介して
第2の金属を形成するKあたって、初めに多結晶半導体
を蒸着し、この上に第1の金属を形成して多結晶と第1
の金属との合金をつくる熱lI&11を施すことを41
黴とする半導体装置の電極形成法。 λ 上記第1の金属は第2の金属の半導体基板への拡散
を防ぐためのバリアメタルである特許請求の範囲第1項
に記載の半導体装置の電極形成法。 3、上記半導体基板の金属形成面にはあらかじめシ冒ッ
トキーパリアをつくる金属半導体合金層を形威し【ある
特許請求の範囲第1項又は第2項に記載の半導体装置の
電極形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131486A JPS5833833A (ja) | 1981-08-24 | 1981-08-24 | 半導体装置の電極形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131486A JPS5833833A (ja) | 1981-08-24 | 1981-08-24 | 半導体装置の電極形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833833A true JPS5833833A (ja) | 1983-02-28 |
Family
ID=15059104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131486A Pending JPS5833833A (ja) | 1981-08-24 | 1981-08-24 | 半導体装置の電極形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833833A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194362A (ja) * | 1984-03-15 | 1985-10-02 | Satake Eng Co Ltd | 穀粒の細粒混入率測定装置 |
| JPS62500343A (ja) * | 1984-10-05 | 1987-02-05 | アナログ デバイセス インコ−ポレ−テツド | 低漏洩接合型電界効果トランジスタ |
| JPS62160745A (ja) * | 1986-01-09 | 1987-07-16 | Fuji Electric Co Ltd | 半導体装置 |
| JPH01259557A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1981
- 1981-08-24 JP JP56131486A patent/JPS5833833A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194362A (ja) * | 1984-03-15 | 1985-10-02 | Satake Eng Co Ltd | 穀粒の細粒混入率測定装置 |
| JPS62500343A (ja) * | 1984-10-05 | 1987-02-05 | アナログ デバイセス インコ−ポレ−テツド | 低漏洩接合型電界効果トランジスタ |
| JPS62160745A (ja) * | 1986-01-09 | 1987-07-16 | Fuji Electric Co Ltd | 半導体装置 |
| JPH01259557A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置の製造方法 |
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