JPH09199605A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09199605A JPH09199605A JP8021918A JP2191896A JPH09199605A JP H09199605 A JPH09199605 A JP H09199605A JP 8021918 A JP8021918 A JP 8021918A JP 2191896 A JP2191896 A JP 2191896A JP H09199605 A JPH09199605 A JP H09199605A
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- injection element
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 電流注入素子と被電流注入素子とを有する半
導体装置の微細化、高集積化及び低消費電力化を図る。 【解決手段】 ＭＯＳトランジスタ６１及びバイポーラ
トランジスタ６２がＩ2Ｌの夫々電流注入素子及びスイ
ッチングトランジスタになっている。トランジスタ６２
への注入電流量をトランジスタ６１のゲート電圧によっ
て制御することができるので、注入電流量を制御するた
めの抵抗素子が不要であり、且つ、トランジスタ６２の
非使用時には電流の注入を抑止することができる。更
に、トランジスタ６１が電圧制御型であるので、トラン
ジスタ６２への注入電流量を制御するために電流が消費
されない。
導体装置の微細化、高集積化及び低消費電力化を図る。 【解決手段】 ＭＯＳトランジスタ６１及びバイポーラ
トランジスタ６２がＩ2Ｌの夫々電流注入素子及びスイ
ッチングトランジスタになっている。トランジスタ６２
への注入電流量をトランジスタ６１のゲート電圧によっ
て制御することができるので、注入電流量を制御するた
めの抵抗素子が不要であり、且つ、トランジスタ６２の
非使用時には電流の注入を抑止することができる。更
に、トランジスタ６１が電圧制御型であるので、トラン
ジスタ６２への注入電流量を制御するために電流が消費
されない。
Description
【０００１】
【発明の属する技術分野】本願の発明は、電流注入素子
とこの電流注入素子から電流を注入される被電流注入素
子とを有する半導体装置及びその製造方法に関するもの
である。
とこの電流注入素子から電流を注入される被電流注入素
子とを有する半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】図２３、２４は、１入力３出力のＩ2 Ｌ
の一従来例を示している。この一従来例では、ｐ型のＳ
ｉ基板１１のうちで、電流注入素子である横方向ｐｎｐ
バイポーラトランジスタ１２とスイッチングトランジス
タであり横方向ｐｎｐバイポーラトランジスタ１２から
電流を注入される逆方向動作のｎｐｎバイポーラトラン
ジスタ１３との形成領域の表面近傍に、ｎ+ 型の埋め込
み層１４が形成されている。
の一従来例を示している。この一従来例では、ｐ型のＳ
ｉ基板１１のうちで、電流注入素子である横方向ｐｎｐ
バイポーラトランジスタ１２とスイッチングトランジス
タであり横方向ｐｎｐバイポーラトランジスタ１２から
電流を注入される逆方向動作のｎｐｎバイポーラトラン
ジスタ１３との形成領域の表面近傍に、ｎ+ 型の埋め込
み層１４が形成されている。
【０００３】Ｓｉ基板１１上にはｎ- 型のエピタキシャ
ル層１５が形成されており、このエピタキシャル層１５
のうちで横方向ｐｎｐバイポーラトランジスタ１２及び
ｎｐｎバイポーラトランジスタ１３の形成領域が、ガー
ドリングであるｐ+ 型の拡散層１６に囲まれて、その外
側の領域と電気的に分離されている。
ル層１５が形成されており、このエピタキシャル層１５
のうちで横方向ｐｎｐバイポーラトランジスタ１２及び
ｎｐｎバイポーラトランジスタ１３の形成領域が、ガー
ドリングであるｐ+ 型の拡散層１６に囲まれて、その外
側の領域と電気的に分離されている。
【０００４】エピタキシャル層１５内には、横方向ｐｎ
ｐバイポーラトランジスタ１２のエミッタであるｐ+ 型
の拡散層１７ａと、横方向ｐｎｐバイポーラトランジス
タ１２のコレクタ及びｎｐｎバイポーラトランジスタ１
３のベースであるｐ+ 型の拡散層１７ｂとが形成されて
おり、拡散層１７ｂ内には、ｎｐｎバイポーラトランジ
スタ１３のコレクタである３個のｎ++型の拡散層１８
ａ、１８ｂ、１８ｃが形成されている。
ｐバイポーラトランジスタ１２のエミッタであるｐ+ 型
の拡散層１７ａと、横方向ｐｎｐバイポーラトランジス
タ１２のコレクタ及びｎｐｎバイポーラトランジスタ１
３のベースであるｐ+ 型の拡散層１７ｂとが形成されて
おり、拡散層１７ｂ内には、ｎｐｎバイポーラトランジ
スタ１３のコレクタである３個のｎ++型の拡散層１８
ａ、１８ｂ、１８ｃが形成されている。
【０００５】エピタキシャル層１５内には、横方向ｐｎ
ｐバイポーラトランジスタ１２のベース及びｎｐｎバイ
ポーラトランジスタ１３のエミッタであるエピタキシャ
ル層１５に埋め込み層１４を介して接続されているｎ+
型の拡散層２１も形成されている。Ｓｉ基板１１は層間
絶縁膜２２に覆われており、拡散層１７ａ、１７ｂ、１
８ａ、１８ｂ、１８ｃ、２１に達するコンタクト孔２３
ａ〜２３ｆが層間絶縁膜２２に設けられている。
ｐバイポーラトランジスタ１２のベース及びｎｐｎバイ
ポーラトランジスタ１３のエミッタであるエピタキシャ
ル層１５に埋め込み層１４を介して接続されているｎ+
型の拡散層２１も形成されている。Ｓｉ基板１１は層間
絶縁膜２２に覆われており、拡散層１７ａ、１７ｂ、１
８ａ、１８ｂ、１８ｃ、２１に達するコンタクト孔２３
ａ〜２３ｆが層間絶縁膜２２に設けられている。
【０００６】コンタクト孔２３ａには電流を注入するた
めの配線（図示せず）が接続されており、コンタクト孔
２３ｂには信号を入力するための配線（図示せず）が接
続されている。また、コンタクト孔２３ｃ〜２３ｅには
信号を出力するための配線（図示せず）が接続されてお
り、コンタクト孔２３ｆには接地線２４が接続されてい
る。
めの配線（図示せず）が接続されており、コンタクト孔
２３ｂには信号を入力するための配線（図示せず）が接
続されている。また、コンタクト孔２３ｃ〜２３ｅには
信号を出力するための配線（図示せず）が接続されてお
り、コンタクト孔２３ｆには接地線２４が接続されてい
る。
【０００７】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図２４からも明らかな様に、横方向ｐｎｐバ
イポーラトランジスタ１２のベース電位は接地電位に固
定されているので、注入電流量を制御するためには、横
方向ｐｎｐバイポーラトランジスタ１２とは別個の抵抗
素子２５が必要である。このため、抵抗素子２５のため
の面積が必要で、半導体装置の微細化及び高集積化を図
ることが困難であった。
来例では、図２４からも明らかな様に、横方向ｐｎｐバ
イポーラトランジスタ１２のベース電位は接地電位に固
定されているので、注入電流量を制御するためには、横
方向ｐｎｐバイポーラトランジスタ１２とは別個の抵抗
素子２５が必要である。このため、抵抗素子２５のため
の面積が必要で、半導体装置の微細化及び高集積化を図
ることが困難であった。
【０００８】また、抵抗素子２５で注入電流量を制御し
たとしても、横方向ｐｎｐバイポーラトランジスタ１２
にはベース電流が常に流れており、しかも、ｎｐｎバイ
ポーラトランジスタ１３の非使用時にさえもこのｎｐｎ
バイポーラトランジスタ１３への電流の注入を抑止する
ことができない。このため、上述の一従来例では、消費
電力が多かった。
たとしても、横方向ｐｎｐバイポーラトランジスタ１２
にはベース電流が常に流れており、しかも、ｎｐｎバイ
ポーラトランジスタ１３の非使用時にさえもこのｎｐｎ
バイポーラトランジスタ１３への電流の注入を抑止する
ことができない。このため、上述の一従来例では、消費
電力が多かった。
【０００９】また、埋め込み層１４は、不純物濃度が高
く、しかも、製造工程の初期に形成されるので、不純物
が拡散し易い。このため、横方向ｐｎｐバイポーラトラ
ンジスタ１２及びｎｐｎバイポーラトランジスタ１３の
形成領域として広い領域を確保する必要がある。また、
埋め込み層１４の更に外側にガードリングとしての拡散
層１６が設けられている。従って、上述の一従来例で
は、これらのことによっても、半導体装置の微細化及び
高集積化を図ることが困難であった。
く、しかも、製造工程の初期に形成されるので、不純物
が拡散し易い。このため、横方向ｐｎｐバイポーラトラ
ンジスタ１２及びｎｐｎバイポーラトランジスタ１３の
形成領域として広い領域を確保する必要がある。また、
埋め込み層１４の更に外側にガードリングとしての拡散
層１６が設けられている。従って、上述の一従来例で
は、これらのことによっても、半導体装置の微細化及び
高集積化を図ることが困難であった。
【００１０】また、ｎｐｎバイポーラトランジスタ１３
のベースである拡散層１７ｂの抵抗値はその不純物濃度
によって決定される所定の値よりも低くすることができ
ないので、ベース幅を狭くすることができない。このた
め、上述の一従来例では、高々メガヘルツ台の周波数領
域でしか動作させることができず、更に高速化を図るこ
とが困難であった。
のベースである拡散層１７ｂの抵抗値はその不純物濃度
によって決定される所定の値よりも低くすることができ
ないので、ベース幅を狭くすることができない。このた
め、上述の一従来例では、高々メガヘルツ台の周波数領
域でしか動作させることができず、更に高速化を図るこ
とが困難であった。
【００１１】
【課題を解決するための手段】請求項１の半導体装置
は、電流注入素子とこの電流注入素子から電流を注入さ
れる被電流注入素子とを有する半導体装置において、前
記電流注入素子が電圧制御型であることを特徴としてい
る。
は、電流注入素子とこの電流注入素子から電流を注入さ
れる被電流注入素子とを有する半導体装置において、前
記電流注入素子が電圧制御型であることを特徴としてい
る。
【００１２】請求項２の半導体装置は、請求項１の半導
体装置において、前記電流注入素子及び前記被電流注入
素子が絶縁体に囲まれていることを特徴としている。
体装置において、前記電流注入素子及び前記被電流注入
素子が絶縁体に囲まれていることを特徴としている。
【００１３】請求項３の半導体装置は、請求項１の半導
体装置において、チャネル長方向に垂直な面内の互いに
異なる位置に配置されており且つ互いに別個に電圧を印
加され得る複数のゲート電極を前記電流注入素子が有し
ていることを特徴としている。
体装置において、チャネル長方向に垂直な面内の互いに
異なる位置に配置されており且つ互いに別個に電圧を印
加され得る複数のゲート電極を前記電流注入素子が有し
ていることを特徴としている。
【００１４】請求項４の半導体装置は、請求項３の半導
体装置において、前記被電流注入素子が、複数のコレク
タを有する逆方向動作トランジスタであることを特徴と
している。
体装置において、前記被電流注入素子が、複数のコレク
タを有する逆方向動作トランジスタであることを特徴と
している。
【００１５】請求項５の半導体装置は、請求項１の半導
体装置において、超伝導体から成るベースを前記被電流
注入素子が有していることを特徴としている。
体装置において、超伝導体から成るベースを前記被電流
注入素子が有していることを特徴としている。
【００１６】請求項６の半導体装置は、請求項５の半導
体装置において、超伝導体から成るソース及びドレイン
を前記電流注入素子が有していることを特徴としてい
る。
体装置において、超伝導体から成るソース及びドレイン
を前記電流注入素子が有していることを特徴としてい
る。
【００１７】請求項７の半導体装置は、請求項５の半導
体装置において、前記被電流注入素子が、複数のコレク
タを有する逆方向動作トランジスタであることを特徴と
している。
体装置において、前記被電流注入素子が、複数のコレク
タを有する逆方向動作トランジスタであることを特徴と
している。
【００１８】請求項８の半導体装置の製造方法は、電流
注入素子とこの電流注入素子から電流を注入される被電
流注入素子とを有する半導体装置の製造方法において、
第１の半導体基板の表面側に突起部を形成する工程と、
前記突起部が形成されている前記表面に半導体酸化膜を
形成する工程と、前記半導体酸化膜を形成した後に、前
記第１の半導体基板上に絶縁体を形成する工程と、前記
絶縁体の前記第１の半導体基板とは反対側に第２の半導
体基板を貼り合わせる工程と、前記第２の半導体基板を
貼り合わせた後に、前記半導体酸化膜をストッパにし
て、前記第２の半導体基板とは反対側から前記第１の半
導体基板を研磨して、前記絶縁体に囲まれている前記突
起部から半導体層を形成する工程と、前記半導体層に少
なくとも前記電流注入素子の少なくとも一部を形成する
工程とを具備することを特徴としている。
注入素子とこの電流注入素子から電流を注入される被電
流注入素子とを有する半導体装置の製造方法において、
第１の半導体基板の表面側に突起部を形成する工程と、
前記突起部が形成されている前記表面に半導体酸化膜を
形成する工程と、前記半導体酸化膜を形成した後に、前
記第１の半導体基板上に絶縁体を形成する工程と、前記
絶縁体の前記第１の半導体基板とは反対側に第２の半導
体基板を貼り合わせる工程と、前記第２の半導体基板を
貼り合わせた後に、前記半導体酸化膜をストッパにし
て、前記第２の半導体基板とは反対側から前記第１の半
導体基板を研磨して、前記絶縁体に囲まれている前記突
起部から半導体層を形成する工程と、前記半導体層に少
なくとも前記電流注入素子の少なくとも一部を形成する
工程とを具備することを特徴としている。
【００１９】請求項９の半導体装置の製造方法は、電流
注入素子とこの電流注入素子から電流を注入される被電
流注入素子とを有する半導体装置の製造方法において、
半導体基板上に絶縁体を形成する工程と、前記半導体基
板からの横方向固相エピタキシャル成長によって前記絶
縁体上に半導体層を形成する工程と、前記半導体層に少
なくとも前記電流注入素子の少なくとも一部を形成する
工程とを具備することを特徴としている。
注入素子とこの電流注入素子から電流を注入される被電
流注入素子とを有する半導体装置の製造方法において、
半導体基板上に絶縁体を形成する工程と、前記半導体基
板からの横方向固相エピタキシャル成長によって前記絶
縁体上に半導体層を形成する工程と、前記半導体層に少
なくとも前記電流注入素子の少なくとも一部を形成する
工程とを具備することを特徴としている。
【００２０】本願の発明による半導体装置では、電流注
入素子に対する印加電圧によって被電流注入素子への注
入電流量を制御することができるので、注入電流量を制
御するための抵抗素子が不要であり、且つ、被電流注入
素子の非使用時には電流の注入を抑止することができ
る。更に、電流注入素子が電圧制御型であるので、被電
流注入素子への注入電流量を制御するために電流が消費
されない。
入素子に対する印加電圧によって被電流注入素子への注
入電流量を制御することができるので、注入電流量を制
御するための抵抗素子が不要であり、且つ、被電流注入
素子の非使用時には電流の注入を抑止することができ
る。更に、電流注入素子が電圧制御型であるので、被電
流注入素子への注入電流量を制御するために電流が消費
されない。
【００２１】また、電流注入素子及び被電流注入素子を
絶縁体で囲めば、これらの電流注入素子及び被電流注入
素子と半導体基板及び他の素子とを電気的に分離するた
めの埋め込み層及びガードリングを形成する必要がな
い。
絶縁体で囲めば、これらの電流注入素子及び被電流注入
素子と半導体基板及び他の素子とを電気的に分離するた
めの埋め込み層及びガードリングを形成する必要がな
い。
【００２２】また、チャネル長方向に垂直な面内の互い
に異なる位置に互いに別個に電圧を印加され得る複数の
ゲート電極を配置すれば、そのうちの少なくとも一つの
ゲート電極に印加する電圧によって、電流注入素子の閾
値電圧を制御することができる。
に異なる位置に互いに別個に電圧を印加され得る複数の
ゲート電極を配置すれば、そのうちの少なくとも一つの
ゲート電極に印加する電圧によって、電流注入素子の閾
値電圧を制御することができる。
【００２３】また、被電流注入素子のベースを超伝導体
で形成すれば、ベース抵抗が非常に低いので、ベース幅
を狭くすることができ、しかも、ベースにおいて電圧が
殆ど降下しないので、被電流注入素子に複数のコレクタ
を設ける場合にはコレクタ数を任意の値にすることがで
きる。
で形成すれば、ベース抵抗が非常に低いので、ベース幅
を狭くすることができ、しかも、ベースにおいて電圧が
殆ど降下しないので、被電流注入素子に複数のコレクタ
を設ける場合にはコレクタ数を任意の値にすることがで
きる。
【００２４】
【発明の実施の形態】以下、１入力３出力のＩ2 Ｌに適
用した本願の発明の第１及び第２実施形態を、図１〜２
２を参照しながら説明する。図１〜１３が、第１実施形
態を示している。この第１実施形態を製造するために
は、図３に示す様に、レジスト（図示せず）をマスクに
したＲＩＥでｎ- 型のＳｉ基板３１に突起部３２を形成
し、図４に示す様に、Ｓｉ基板３１の表面を熱酸化して
この表面にＳｉＯ2 膜３３を形成する。
用した本願の発明の第１及び第２実施形態を、図１〜２
２を参照しながら説明する。図１〜１３が、第１実施形
態を示している。この第１実施形態を製造するために
は、図３に示す様に、レジスト（図示せず）をマスクに
したＲＩＥでｎ- 型のＳｉ基板３１に突起部３２を形成
し、図４に示す様に、Ｓｉ基板３１の表面を熱酸化して
この表面にＳｉＯ2 膜３３を形成する。
【００２５】次に、図５に示す様に、突起部３２上の一
部のＳｉＯ2 膜３３を除去する。そして、ｎ+ 型の多結
晶Ｓｉ層を堆積させ、レジスト（図示せず）をマスクに
したＲＩＥによって、突起部３２上でＳｉＯ2 膜３３が
残されている部分とＳｉＯ2膜３３が残されていない部
分とに、長さＬが０．２μｍ程度の多結晶Ｓｉ層３４ａ
と多結晶Ｓｉ層３４ｂとを夫々残す。なお、多結晶Ｓｉ
層３４ａ、３４ｂの代わりに金属配線を用いてもよい。
部のＳｉＯ2 膜３３を除去する。そして、ｎ+ 型の多結
晶Ｓｉ層を堆積させ、レジスト（図示せず）をマスクに
したＲＩＥによって、突起部３２上でＳｉＯ2 膜３３が
残されている部分とＳｉＯ2膜３３が残されていない部
分とに、長さＬが０．２μｍ程度の多結晶Ｓｉ層３４ａ
と多結晶Ｓｉ層３４ｂとを夫々残す。なお、多結晶Ｓｉ
層３４ａ、３４ｂの代わりに金属配線を用いてもよい。
【００２６】次に、図６に示す様に、ＴＥＯＳ等を原料
とするＣＶＤ法で絶縁体３５を堆積させ、この絶縁体３
５を研磨してその表面を平坦にする。その後、図７に示
す様に、Ｓｉ基板３１とは別のＳｉ基板３６を絶縁体３
５の上面に貼り合わせ、Ｓｉ基板３１、３６等の上下を
反転させる。そして、ＳｉＯ2 膜３３をストッパにして
Ｓｉ基板３１を研磨して、絶縁体３５に囲まれている突
起部３２からＳｉ層３７を形成する。
とするＣＶＤ法で絶縁体３５を堆積させ、この絶縁体３
５を研磨してその表面を平坦にする。その後、図７に示
す様に、Ｓｉ基板３１とは別のＳｉ基板３６を絶縁体３
５の上面に貼り合わせ、Ｓｉ基板３１、３６等の上下を
反転させる。そして、ＳｉＯ2 膜３３をストッパにして
Ｓｉ基板３１を研磨して、絶縁体３５に囲まれている突
起部３２からＳｉ層３７を形成する。
【００２７】次に、図８に示す様に、Ｓｉ層３７の表面
を熱酸化してこの表面にＳｉＯ2 膜３８を形成し、Ｓｉ
Ｏ2 膜３８のうちで多結晶Ｓｉ層３４ａ側のＳｉＯ2 膜
３３に対向していない部分とこの部分に続く絶縁体３５
上のＳｉＯ2 膜３３とを除去する。そして、ｎ+ 型の多
結晶Ｓｉ層を堆積させ、レジスト（図示せず）をマスク
にしたＲＩＥによって、ＳｉＯ2 膜３８上で多結晶Ｓｉ
層３４ａに対向する部分とＳｉＯ2 膜３８上以外の部分
とに夫々多結晶Ｓｉ層４１ａ、４１ｂを残す。
を熱酸化してこの表面にＳｉＯ2 膜３８を形成し、Ｓｉ
Ｏ2 膜３８のうちで多結晶Ｓｉ層３４ａ側のＳｉＯ2 膜
３３に対向していない部分とこの部分に続く絶縁体３５
上のＳｉＯ2 膜３３とを除去する。そして、ｎ+ 型の多
結晶Ｓｉ層を堆積させ、レジスト（図示せず）をマスク
にしたＲＩＥによって、ＳｉＯ2 膜３８上で多結晶Ｓｉ
層３４ａに対向する部分とＳｉＯ2 膜３８上以外の部分
とに夫々多結晶Ｓｉ層４１ａ、４１ｂを残す。
【００２８】その後、多結晶Ｓｉ層４１ａ、４１ｂまた
はこれらの多結晶Ｓｉ層４１ａ、４１ｂをパターニング
するために用いたレジストをマスクにして、Ｂ等のｐ型
の不純物４２をＳｉ層３７にイオン注入してｐ+ 型の拡
散層４３ａ、４３ｂを形成する。従って、これらの拡散
層４３ａ、４３ｂ同士の間には、長さが０．２μｍ程度
のｎ- 型の領域４３ｃが残る。
はこれらの多結晶Ｓｉ層４１ａ、４１ｂをパターニング
するために用いたレジストをマスクにして、Ｂ等のｐ型
の不純物４２をＳｉ層３７にイオン注入してｐ+ 型の拡
散層４３ａ、４３ｂを形成する。従って、これらの拡散
層４３ａ、４３ｂ同士の間には、長さが０．２μｍ程度
のｎ- 型の領域４３ｃが残る。
【００２９】なお、多結晶Ｓｉ層４１ａが多結晶Ｓｉ層
３４ａに対して位置ずれしていると、多結晶Ｓｉ層３４
ａと拡散層４３ａ、４３ｂとの間にオフセットが生じ
る。従って、その様な場合は、図５に示した工程で多結
晶Ｓｉ層３４ａを形成した後に、この多結晶Ｓｉ層３４
ａと適当なパターンのレジストとをマスクにして、ｐ型
の不純物を突起部３２にイオン注入しておいてもよい。
３４ａに対して位置ずれしていると、多結晶Ｓｉ層３４
ａと拡散層４３ａ、４３ｂとの間にオフセットが生じ
る。従って、その様な場合は、図５に示した工程で多結
晶Ｓｉ層３４ａを形成した後に、この多結晶Ｓｉ層３４
ａと適当なパターンのレジストとをマスクにして、ｐ型
の不純物を突起部３２にイオン注入しておいてもよい。
【００３０】次に、図９に示す様に、レジスト（図示せ
ず）をマスクにして多結晶Ｓｉ層４１ｂを除去する。そ
して、図１０に示す様に、Ｓｉ層３７のうちで拡散層４
３ｂの領域４３ｃとは反対側の一部を露出させるレジス
ト４４を形成し、このレジスト４４をマスクにしてＢ等
のｐ型の不純物４５をＳｉ層３７にイオン注入して、Ｓ
ｉ層３７の厚さよりも浅いｐ+ 型の拡散層４６を形成す
る。この結果、拡散層４６が形成されなかった部分に、
ｎ- 型の領域４７が残る。
ず）をマスクにして多結晶Ｓｉ層４１ｂを除去する。そ
して、図１０に示す様に、Ｓｉ層３７のうちで拡散層４
３ｂの領域４３ｃとは反対側の一部を露出させるレジス
ト４４を形成し、このレジスト４４をマスクにしてＢ等
のｐ型の不純物４５をＳｉ層３７にイオン注入して、Ｓ
ｉ層３７の厚さよりも浅いｐ+ 型の拡散層４６を形成す
る。この結果、拡散層４６が形成されなかった部分に、
ｎ- 型の領域４７が残る。
【００３１】次に、図１１に示す様に、レジスト４４を
除去した後、領域４７のうちでＳｉ層３７の表面に現れ
ている一部のみを露出させるレジスト４８を形成し、こ
のレジスト４８をマスクにしてＡｓ等のｎ型の不純物５
１をＳｉ層３７にイオン注入して、多結晶Ｓｉ層３４ｂ
に達するｎ+ 型の拡散層５２を形成する。
除去した後、領域４７のうちでＳｉ層３７の表面に現れ
ている一部のみを露出させるレジスト４８を形成し、こ
のレジスト４８をマスクにしてＡｓ等のｎ型の不純物５
１をＳｉ層３７にイオン注入して、多結晶Ｓｉ層３４ｂ
に達するｎ+ 型の拡散層５２を形成する。
【００３２】次に、図１２に示す様に、レジスト４８を
除去した後、拡散層４６の３つの部分を露出させるレジ
スト５３を形成し、このレジスト５３をマスクにしてＡ
ｓ等のｎ型の不純物５４をＳｉ層３７にイオン注入し
て、拡散層４６よりも浅いｎ++型の拡散層５５ａ、５５
ｂ、５５ｃを形成する。
除去した後、拡散層４６の３つの部分を露出させるレジ
スト５３を形成し、このレジスト５３をマスクにしてＡ
ｓ等のｎ型の不純物５４をＳｉ層３７にイオン注入し
て、拡散層４６よりも浅いｎ++型の拡散層５５ａ、５５
ｂ、５５ｃを形成する。
【００３３】次に、図１３に示す様に、レジスト５３を
除去した後、層間絶縁膜５６を堆積させ、拡散層４３
ａ、多結晶Ｓｉ層４１ａ、及び拡散層４６、５５ａ〜５
５ｃ、５２に達するコンタクト孔５７ａ〜５７ｇを、層
間絶縁膜５６及びＳｉＯ2 膜３８に形成する。
除去した後、層間絶縁膜５６を堆積させ、拡散層４３
ａ、多結晶Ｓｉ層４１ａ、及び拡散層４６、５５ａ〜５
５ｃ、５２に達するコンタクト孔５７ａ〜５７ｇを、層
間絶縁膜５６及びＳｉＯ2 膜３８に形成する。
【００３４】次に、図１に示す様に、電流を注入するた
めの配線５８ａをコンタクト孔５７ａに接続し、ゲート
電圧を印加するための配線５８ｂをコンタクト孔５７ｂ
に印加し、信号を入力するための配線５８ｃをコンタク
ト孔５７ｃに接続する。また、信号を出力するための配
線５８ｄ〜５８ｆをコンタクト孔５７ｄ〜５７ｆに接続
し、接地用の配線５８ｇをコンタクト孔５７ｇに接続
し、更に、表面保護膜（図示せず）等を形成する。
めの配線５８ａをコンタクト孔５７ａに接続し、ゲート
電圧を印加するための配線５８ｂをコンタクト孔５７ｂ
に印加し、信号を入力するための配線５８ｃをコンタク
ト孔５７ｃに接続する。また、信号を出力するための配
線５８ｄ〜５８ｆをコンタクト孔５７ｄ〜５７ｆに接続
し、接地用の配線５８ｇをコンタクト孔５７ｇに接続
し、更に、表面保護膜（図示せず）等を形成する。
【００３５】以上の様にして製造した第１実施形態で
は、図２にも示す様に、拡散層４３ａ、４３ｂ、４６を
ソース／ドレインとし、領域４３ｃをチャネルとし、多
結晶Ｓｉ層３４ａ、４１ａをゲート電極とするｐチャネ
ルＭＯＳトランジスタ６１が電流注入素子になってい
る。
は、図２にも示す様に、拡散層４３ａ、４３ｂ、４６を
ソース／ドレインとし、領域４３ｃをチャネルとし、多
結晶Ｓｉ層３４ａ、４１ａをゲート電極とするｐチャネ
ルＭＯＳトランジスタ６１が電流注入素子になってい
る。
【００３６】また、領域４７をエミッタとし、拡散層４
６をベースとし、拡散層５５ａ、５５ｂ、５５ｃをコレ
クタとし、ｐチャネルＭＯＳトランジスタ６１から電流
を注入される逆方向動作のｎｐｎバイポーラトランジス
タ６２が、スイッチングトランジスタになっている。
６をベースとし、拡散層５５ａ、５５ｂ、５５ｃをコレ
クタとし、ｐチャネルＭＯＳトランジスタ６１から電流
を注入される逆方向動作のｎｐｎバイポーラトランジス
タ６２が、スイッチングトランジスタになっている。
【００３７】ところで、この第１実施形態における電流
注入素子であるｐチャネルＭＯＳトランジスタ６１で
は、多結晶Ｓｉ層３４ａ、４１ａの両方がゲート電極に
なっているので、領域４３ｃの不純物濃度を１０16ｃｍ
-3台以下に設定しておいて、多結晶Ｓｉ層３４ａ、４１
ａに互いに別個の電圧を印加すれば、これらの一方に印
加する電圧によって領域４３ｃの空乏層の大きさを制御
して、ｐチャネルＭＯＳトランジスタ６１の閾値電圧を
制御することができる。
注入素子であるｐチャネルＭＯＳトランジスタ６１で
は、多結晶Ｓｉ層３４ａ、４１ａの両方がゲート電極に
なっているので、領域４３ｃの不純物濃度を１０16ｃｍ
-3台以下に設定しておいて、多結晶Ｓｉ層３４ａ、４１
ａに互いに別個の電圧を印加すれば、これらの一方に印
加する電圧によって領域４３ｃの空乏層の大きさを制御
して、ｐチャネルＭＯＳトランジスタ６１の閾値電圧を
制御することができる。
【００３８】この様に印加電圧によって閾値電圧を制御
すれば、領域４３ｃの不純物濃度によって閾値電圧を制
御する場合に比べて、不純物濃度のばらつきによる影響
を受けにくくて、このＩ2 Ｌの微細化及び高集積化に有
利である。但し、多結晶Ｓｉ層３４ａ、４１ａに必ずし
も別個の電圧を印加する必要はなく、更に、ゲート電極
として多結晶Ｓｉ層３４ａ、４１ａの一方しか形成しな
くてもよい。
すれば、領域４３ｃの不純物濃度によって閾値電圧を制
御する場合に比べて、不純物濃度のばらつきによる影響
を受けにくくて、このＩ2 Ｌの微細化及び高集積化に有
利である。但し、多結晶Ｓｉ層３４ａ、４１ａに必ずし
も別個の電圧を印加する必要はなく、更に、ゲート電極
として多結晶Ｓｉ層３４ａ、４１ａの一方しか形成しな
くてもよい。
【００３９】なお、以上の第１実施形態では、二重ゲー
ト型のｐチャネルＭＯＳトランジスタ６１とｎｐｎバイ
ポーラトランジスタ６２との組み合わせでＩ2 Ｌが構成
されているが、導電型を反転させて、二重ゲート型のｎ
チャネルＭＯＳトランジスタとｐｎｐバイポーラトラン
ジスタとの組み合わせでＩ2 Ｌを構成することもでき
る。
ト型のｐチャネルＭＯＳトランジスタ６１とｎｐｎバイ
ポーラトランジスタ６２との組み合わせでＩ2 Ｌが構成
されているが、導電型を反転させて、二重ゲート型のｎ
チャネルＭＯＳトランジスタとｐｎｐバイポーラトラン
ジスタとの組み合わせでＩ2 Ｌを構成することもでき
る。
【００４０】図１４〜２２が、第２実施形態を示してい
る。この第２実施形態を製造するためには、図１６に示
す様に、Ｓｉ基板７１の表面を熱酸化してこの表面に膜
厚が１０ｎｍ程度のＳｉＯ2 膜７２を形成した後、ｎ+
型の多結晶Ｓｉ層７３をＳｉＯ2 膜７２上に堆積させ
る。
る。この第２実施形態を製造するためには、図１６に示
す様に、Ｓｉ基板７１の表面を熱酸化してこの表面に膜
厚が１０ｎｍ程度のＳｉＯ2 膜７２を形成した後、ｎ+
型の多結晶Ｓｉ層７３をＳｉＯ2 膜７２上に堆積させ
る。
【００４１】次に、図１７に示す様に、レジスト（図示
せず）をマスクにしたエッチングによって、多結晶Ｓｉ
層７３、ＳｉＯ2 膜７２及びＳｉ基板７１の一部から成
る突起部７４を形成する。なお、突起部７４のうちのＳ
ｉ基板７１の高さは１００ｎｍ程度とする。
せず）をマスクにしたエッチングによって、多結晶Ｓｉ
層７３、ＳｉＯ2 膜７２及びＳｉ基板７１の一部から成
る突起部７４を形成する。なお、突起部７４のうちのＳ
ｉ基板７１の高さは１００ｎｍ程度とする。
【００４２】次に、図１８に示す様に、Ｓｉ基板７１及
び多結晶Ｓｉ層７３の表面を熱酸化してこの表面にＳｉ
Ｏ2 膜７５を形成した後、ＮｂをドープしたＳｒＴｉＯ
3 膜であるＳＴＯ（Ｎｂ）膜７６をｎ型の半導体膜とし
てＳｉＯ2 膜７５上に形成する。そして、レジスト（図
示せず）をマスクにしたエッチングによって、突起部７
４の一方の側方以外のＳＴＯ（Ｎｂ）膜７６とＳｉ基板
７１及び多結晶Ｓｉ層７３の上面のＳｉＯ2 膜７５とを
除去する。
び多結晶Ｓｉ層７３の表面を熱酸化してこの表面にＳｉ
Ｏ2 膜７５を形成した後、ＮｂをドープしたＳｒＴｉＯ
3 膜であるＳＴＯ（Ｎｂ）膜７６をｎ型の半導体膜とし
てＳｉＯ2 膜７５上に形成する。そして、レジスト（図
示せず）をマスクにしたエッチングによって、突起部７
４の一方の側方以外のＳＴＯ（Ｎｂ）膜７６とＳｉ基板
７１及び多結晶Ｓｉ層７３の上面のＳｉＯ2 膜７５とを
除去する。
【００４３】次に、図１９に示す様に、ＴＥＯＳ等を原
料とするＣＶＤ法で絶縁体７７を堆積させ、この絶縁体
７７を研磨してその表面を平坦にする。その後、図２０
に示す様に、Ｓｉ基板７１とは別のＳｉ基板７８を絶縁
体７７の上面に貼り合わせ、Ｓｉ基板７１、７８等の上
下を反転させる。そして、図２１に示す様に、ＳｉＯ2
膜７５をストッパにしてＳｉ基板７１を研磨して、絶縁
体７７に囲まれている突起部７４中のＳｉ基板７１から
Ｓｉ層８１を形成する。
料とするＣＶＤ法で絶縁体７７を堆積させ、この絶縁体
７７を研磨してその表面を平坦にする。その後、図２０
に示す様に、Ｓｉ基板７１とは別のＳｉ基板７８を絶縁
体７７の上面に貼り合わせ、Ｓｉ基板７１、７８等の上
下を反転させる。そして、図２１に示す様に、ＳｉＯ2
膜７５をストッパにしてＳｉ基板７１を研磨して、絶縁
体７７に囲まれている突起部７４中のＳｉ基板７１から
Ｓｉ層８１を形成する。
【００４４】次に、図２２に示す様に、ＳＴＯ（Ｎｂ）
膜７６上のＳｉＯ2 膜７５を除去した後、超伝導臨界温
度が２８Ｋの超伝導体である（Ｂａ，Ｒｂ）ＢｉＯ3 膜
（以下、ＢＲＢＯ膜と記載する）を形成する。そして、
このＢＲＢＯ膜をパターニングして、Ｓｉ層８１上から
ＳＴＯ（Ｎｂ）膜７６とは反対側へ延びるＢＲＢＯ膜８
２ａと、このＢＲＢＯ膜８２ａと０．２μｍ程度の間隔
を隔ててＳＴＯ（Ｎｂ）膜７６上まで延びるＢＲＢＯ膜
８２ｂとを形成する。
膜７６上のＳｉＯ2 膜７５を除去した後、超伝導臨界温
度が２８Ｋの超伝導体である（Ｂａ，Ｒｂ）ＢｉＯ3 膜
（以下、ＢＲＢＯ膜と記載する）を形成する。そして、
このＢＲＢＯ膜をパターニングして、Ｓｉ層８１上から
ＳＴＯ（Ｎｂ）膜７６とは反対側へ延びるＢＲＢＯ膜８
２ａと、このＢＲＢＯ膜８２ａと０．２μｍ程度の間隔
を隔ててＳＴＯ（Ｎｂ）膜７６上まで延びるＢＲＢＯ膜
８２ｂとを形成する。
【００４５】その後、ＢＲＢＯ膜８２ａ、８２ｂに対す
るオーミック電極として夫々Ａｕ膜８３ａ、８３ｂを蒸
着及びパターニングによって形成する。また、ＢＲＢＯ
膜８２ｂとの間でショットキ接合のバリア（≒１．７ｅ
Ｖ）よりも高い自然バリアが発生する共にＳＴＯ（Ｎ
ｂ）膜７６に対してはオーミック電極になるＡｌ膜８４
ａ〜８４ｄを蒸着及びパターニングによって形成する。
るオーミック電極として夫々Ａｕ膜８３ａ、８３ｂを蒸
着及びパターニングによって形成する。また、ＢＲＢＯ
膜８２ｂとの間でショットキ接合のバリア（≒１．７ｅ
Ｖ）よりも高い自然バリアが発生する共にＳＴＯ（Ｎ
ｂ）膜７６に対してはオーミック電極になるＡｌ膜８４
ａ〜８４ｄを蒸着及びパターニングによって形成する。
【００４６】次に、図１４に示す様に、電流を注入する
ための配線８５ａをＡｕ膜８３ａに接続し、信号を入力
するための配線８５ｂをＡｕ膜８３ｂに接続する。ま
た、信号を出力するための配線８５ｃ〜８５ｅをＡｌ膜
８４ａ〜８４ｃに夫々接続し、接地用の配線８５ｆをＡ
ｌ膜８４ｄに接続し、更に、表面保護膜（図示せず）等
を形成する。
ための配線８５ａをＡｕ膜８３ａに接続し、信号を入力
するための配線８５ｂをＡｕ膜８３ｂに接続する。ま
た、信号を出力するための配線８５ｃ〜８５ｅをＡｌ膜
８４ａ〜８４ｃに夫々接続し、接地用の配線８５ｆをＡ
ｌ膜８４ｄに接続し、更に、表面保護膜（図示せず）等
を形成する。
【００４７】以上の様にして製造した第２実施形態で
は、図１５にも示す様に、ＢＲＢＯ膜８２ａ、８２ｂを
ソース／ドレインとし、Ｓｉ層８１をチャネルとし、多
結晶Ｓｉ層７３をゲート電極とするＭＯＳトランジスタ
８６が電流注入素子になっている。
は、図１５にも示す様に、ＢＲＢＯ膜８２ａ、８２ｂを
ソース／ドレインとし、Ｓｉ層８１をチャネルとし、多
結晶Ｓｉ層７３をゲート電極とするＭＯＳトランジスタ
８６が電流注入素子になっている。
【００４８】また、ＳＴＯ（Ｎｂ）膜７６をエミッタと
し、ＢＲＢＯ膜８２ｂをベースとし、Ａｌ膜８４ａ〜８
４ｃをコレクタとし、ＭＯＳトランジスタ８６から電流
を注入される逆方向動作の超伝導ベーストランジスタ８
７が、スイッチングトランジスタになっている。
し、ＢＲＢＯ膜８２ｂをベースとし、Ａｌ膜８４ａ〜８
４ｃをコレクタとし、ＭＯＳトランジスタ８６から電流
を注入される逆方向動作の超伝導ベーストランジスタ８
７が、スイッチングトランジスタになっている。
【００４９】なお、上述の第２実施形態では、エミッタ
としてＳＴＯ（Ｎｂ）膜７６を用い、ベースとしてＢＲ
ＢＯ膜８２ｂを用いているが、ＳＴＯ（Ｎｂ）膜７６の
代わりに他の材料から成る膜を用いてもよく、ＢＲＢＯ
膜８２ｂの代わりに他の超伝導体から成る膜を用いても
よい。
としてＳＴＯ（Ｎｂ）膜７６を用い、ベースとしてＢＲ
ＢＯ膜８２ｂを用いているが、ＳＴＯ（Ｎｂ）膜７６の
代わりに他の材料から成る膜を用いてもよく、ＢＲＢＯ
膜８２ｂの代わりに他の超伝導体から成る膜を用いても
よい。
【００５０】また、上述の第１及び第２実施形態の製造
に際しては、図７、２１に示した様に、Ｓｉ基板３６、
７８を絶縁体３５、７７の上面に貼り合わせた後、Ｓｉ
基板３１、７１を研磨してＳｉ層３７、８１を形成した
が、例えば、Ｓｉ基板３６、７８上に絶縁体３５、７７
を形成し、Ｓｉ基板３６、７８から絶縁体３５、７７上
への横方向固相エピタキシャル成長によってＳｉ層３
７、８１を形成してもよい。
に際しては、図７、２１に示した様に、Ｓｉ基板３６、
７８を絶縁体３５、７７の上面に貼り合わせた後、Ｓｉ
基板３１、７１を研磨してＳｉ層３７、８１を形成した
が、例えば、Ｓｉ基板３６、７８上に絶縁体３５、７７
を形成し、Ｓｉ基板３６、７８から絶縁体３５、７７上
への横方向固相エピタキシャル成長によってＳｉ層３
７、８１を形成してもよい。
【００５１】また、上述の第１及び第２実施形態は１入
力３出力のＩ2 Ｌに本願の発明を適用したものである
が、本願の発明は３以外の出力のＩ2 ＬやＩ2 Ｌ以外の
半導体装置にも適用することができる。
力３出力のＩ2 Ｌに本願の発明を適用したものである
が、本願の発明は３以外の出力のＩ2 ＬやＩ2 Ｌ以外の
半導体装置にも適用することができる。
【００５２】
【発明の効果】本願の発明による半導体装置では、被電
流注入素子への注入電流量を制御するための抵抗素子が
不要であるので、この抵抗素子のための面積が不要で、
微細化及び高集積化を図ることができる。しかも、被電
流注入素子の非使用時には電流の注入を抑止することが
でき、且つ、被電流注入素子への注入電流量を制御する
ために電流が消費されないので、消費電力が少ない。
流注入素子への注入電流量を制御するための抵抗素子が
不要であるので、この抵抗素子のための面積が不要で、
微細化及び高集積化を図ることができる。しかも、被電
流注入素子の非使用時には電流の注入を抑止することが
でき、且つ、被電流注入素子への注入電流量を制御する
ために電流が消費されないので、消費電力が少ない。
【００５３】また、電流注入素子及び被電流注入素子を
絶縁体で囲めば、これらの電流注入素子及び被電流注入
素子と半導体基板及び他の素子とを電気的に分離するた
めの埋め込み層及びガードリングを形成する必要がない
ので、更なる微細化及び高集積化を図ることができる。
絶縁体で囲めば、これらの電流注入素子及び被電流注入
素子と半導体基板及び他の素子とを電気的に分離するた
めの埋め込み層及びガードリングを形成する必要がない
ので、更なる微細化及び高集積化を図ることができる。
【００５４】また、チャネル長方向に垂直な面内の互い
に異なる位置に互いに別個に電圧を印加され得る複数の
ゲート電極を配置すれば、電流注入素子の閾値電圧を制
御することができるので、不純物濃度のばらつきによる
影響を受けにくくて、更なる微細化及び高集積化を図る
ことができる。
に異なる位置に互いに別個に電圧を印加され得る複数の
ゲート電極を配置すれば、電流注入素子の閾値電圧を制
御することができるので、不純物濃度のばらつきによる
影響を受けにくくて、更なる微細化及び高集積化を図る
ことができる。
【００５５】また、被電流注入素子のベースを超伝導体
で形成すれば、ベース幅を狭くすることができるので高
速化を図ることができ、しかも、被電流注入素子に複数
のコレクタを設ける場合にはコレクタ数を任意の値にす
ることができるので、種々のタイプの被電流注入素子を
容易に得ることができる。
で形成すれば、ベース幅を狭くすることができるので高
速化を図ることができ、しかも、被電流注入素子に複数
のコレクタを設ける場合にはコレクタ数を任意の値にす
ることができるので、種々のタイプの被電流注入素子を
容易に得ることができる。
【図１】本願の発明の第１実施形態の側断面図である。
【図２】第１実施形態の等価回路図である。
【図３】第１実施形態の最初の製造工程を示す側断面図
である。
である。
【図４】図３に続く製造工程を示す側断面図である。
【図５】図４に続く製造工程を示す側断面図である。
【図６】図５に続く製造工程を示す側断面図である。
【図７】図６に続く製造工程を示す側断面図である。
【図８】図７に続く製造工程を示す側断面図である。
【図９】図８に続く製造工程を示す側断面図である。
【図１０】図９に続く製造工程を示す側断面図である。
【図１１】図１０に続く製造工程を示す側断面図であ
る。
る。
【図１２】図１１に続く製造工程を示す側断面図であ
る。
る。
【図１３】図１２に続く製造工程を示す側断面図であ
る。
る。
【図１４】本願の発明の第２実施形態の側断面図であ
る。
る。
【図１５】第２実施形態の等価回路図である。
【図１６】第２実施形態の最初の製造工程を示す側断面
図である。
図である。
【図１７】図１６に続く製造工程を示す側断面図であ
る。
る。
【図１８】図１７に続く製造工程を示す側断面図であ
る。
る。
【図１９】図１８に続く製造工程を示す側断面図であ
る。
る。
【図２０】図１９に続く製造工程を示す側断面図であ
る。
る。
【図２１】図２０に続く製造工程を示す側断面図であ
る。
る。
【図２２】図２１に続く製造工程を示す側断面図であ
る。
る。
【図２３】本願の発明の一従来例の側断面図である。
【図２４】一従来例の等価回路図である。
３１ Ｓｉ基板 ３２ 突起部 ３３ ＳｉＯ2 膜 ３４ａ 多結晶Ｓｉ層 ３５ 絶縁体 ３６ Ｓｉ基板 ３７ Ｓｉ層 ４１ａ 多結晶Ｓｉ層 ５５ａ 拡散層 ５５ｂ 拡散層 ５５ｃ 拡散層 ６１ ｐチャネルＭＯＳトランジスタ ６２ ｎｐｎバイポーラトランジスタ ７１ Ｓｉ基板 ７４ 突起部 ７５ ＳｉＯ2 膜 ７７ 絶縁体 ７８ Ｓｉ基板 ８１ Ｓｉ層 ８２ａ ＢＲＢＯ膜 ８２ｂ ＢＲＢＯ膜 ８４ａ Ａｌ膜 ８４ｂ Ａｌ膜 ８４ｃ Ａｌ膜 ８６ ＭＯＳトランジスタ ８７ 超伝導ベーストランジスタ
Claims (9)
- 【請求項１】 電流注入素子とこの電流注入素子から電
流を注入される被電流注入素子とを有する半導体装置に
おいて、 前記電流注入素子が電圧制御型であることを特徴とする
半導体装置。 - 【請求項２】 前記電流注入素子及び前記被電流注入素
子が絶縁体に囲まれていることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 チャネル長方向に垂直な面内の互いに異
なる位置に配置されており且つ互いに別個に電圧を印加
され得る複数のゲート電極を前記電流注入素子が有して
いることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記被電流注入素子が、複数のコレクタ
を有する逆方向動作トランジスタであることを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 超伝導体から成るベースを前記被電流注
入素子が有していることを特徴とする請求項１記載の半
導体装置。 - 【請求項６】 超伝導体から成るソース及びドレインを
前記電流注入素子が有していることを特徴とする請求項
５記載の半導体装置。 - 【請求項７】 前記被電流注入素子が、複数のコレクタ
を有する逆方向動作トランジスタであることを特徴とす
る請求項５記載の半導体装置。 - 【請求項８】 電流注入素子とこの電流注入素子から電
流を注入される被電流注入素子とを有する半導体装置の
製造方法において、 第１の半導体基板の表面側に突起部を形成する工程と、 前記突起部が形成されている前記表面に半導体酸化膜を
形成する工程と、 前記半導体酸化膜を形成した後に、前記第１の半導体基
板上に絶縁体を形成する工程と、 前記絶縁体の前記第１の半導体基板とは反対側に第２の
半導体基板を貼り合わせる工程と、 前記第２の半導体基板を貼り合わせた後に、前記半導体
酸化膜をストッパにして、前記第２の半導体基板とは反
対側から前記第１の半導体基板を研磨して、前記絶縁体
に囲まれている前記突起部から半導体層を形成する工程
と、 前記半導体層に少なくとも前記電流注入素子の少なくと
も一部を形成する工程とを具備することを特徴とする半
導体装置の製造方法。 - 【請求項９】 電流注入素子とこの電流注入素子から電
流を注入される被電流注入素子とを有する半導体装置の
製造方法において、 半導体基板上に絶縁体を形成する工程と、 前記半導体基板からの横方向固相エピタキシャル成長に
よって前記絶縁体上に半導体層を形成する工程と、 前記半導体層に少なくとも前記電流注入素子の少なくと
も一部を形成する工程とを具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021918A JPH09199605A (ja) | 1996-01-12 | 1996-01-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021918A JPH09199605A (ja) | 1996-01-12 | 1996-01-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199605A true JPH09199605A (ja) | 1997-07-31 |
Family
ID=12068467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021918A Pending JPH09199605A (ja) | 1996-01-12 | 1996-01-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199605A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016522994A (ja) * | 2013-05-16 | 2016-08-04 | ケー．エクランド イノベーション | 絶縁ゲートバイポーラトランジスタ増幅回路 |
| JP2023523680A (ja) * | 2020-03-31 | 2023-06-07 | マイクロソフト テクノロジー ライセンシング，エルエルシー | サイドゲート型半導体－超伝導体ハイブリッドデバイス |
-
1996
- 1996-01-12 JP JP8021918A patent/JPH09199605A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016522994A (ja) * | 2013-05-16 | 2016-08-04 | ケー．エクランド イノベーション | 絶縁ゲートバイポーラトランジスタ増幅回路 |
| JP2023523680A (ja) * | 2020-03-31 | 2023-06-07 | マイクロソフト テクノロジー ライセンシング，エルエルシー | サイドゲート型半導体－超伝導体ハイブリッドデバイス |
| US12581869B2 (en) | 2020-03-31 | 2026-03-17 | Microsoft Technology Licensing, Llc | Side-gated semiconductor-superconductor hybrid devices |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050509 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050929 |