JPH09199612A - 半導体素子の三重ウェル形成方法 - Google Patents
半導体素子の三重ウェル形成方法Info
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- JPH09199612A JPH09199612A JP8348086A JP34808696A JPH09199612A JP H09199612 A JPH09199612 A JP H09199612A JP 8348086 A JP8348086 A JP 8348086A JP 34808696 A JP34808696 A JP 34808696A JP H09199612 A JPH09199612 A JP H09199612A
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
- H10W10/0127—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers using both n-type and p-type impurities, e.g. for isolation of complementary doped regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】ラッチアップ特性及び素子分離特性を効率的に
改善し得ると共に、ウェル形成工程を単純化できる半導
体素子の三重ウェル形成方法を提供しようとするもので
ある。 【解決手段】Ｐ形半導体基板１１上にＬＯＣＯＳ法で素
子分離領域にフィールド酸化膜１４を形成する。次い
で、フィールド酸化膜１４及び窒化膜１３上から半導体
基板１１内に高エネルギーでイオン注入を行いＮ形第１
不純物領域１５を形成した後、第１ウェル形成領域内に
高エネルギーでイオン注入を行いＰ形第１不純物領域１
７を形成する。次いで、第１ウェル形成領域及び第２ウ
ェル形成領域内に中間及び低エネルギーで順次イオン注
入を行いＰ形第２不純物領域３０を形成し、第３ウェル
形成領域に中間及び低エネルギーで順次イオン注入を行
いＮ形第２不純物領域４０を形成する。
改善し得ると共に、ウェル形成工程を単純化できる半導
体素子の三重ウェル形成方法を提供しようとするもので
ある。 【解決手段】Ｐ形半導体基板１１上にＬＯＣＯＳ法で素
子分離領域にフィールド酸化膜１４を形成する。次い
で、フィールド酸化膜１４及び窒化膜１３上から半導体
基板１１内に高エネルギーでイオン注入を行いＮ形第１
不純物領域１５を形成した後、第１ウェル形成領域内に
高エネルギーでイオン注入を行いＰ形第１不純物領域１
７を形成する。次いで、第１ウェル形成領域及び第２ウ
ェル形成領域内に中間及び低エネルギーで順次イオン注
入を行いＰ形第２不純物領域３０を形成し、第３ウェル
形成領域に中間及び低エネルギーで順次イオン注入を行
いＮ形第２不純物領域４０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の三重
ウェル(triple well）形成方法に係り、詳しくは、半導
体基板をフィールド酸化(field oxidation）した後、酸
化防止膜を除去せずにイオン注入を行ってウェルを形成
して、ソフトエラー率を減らし、ラッチアップ(latch-u
p)特性及び素子分離(isolation) 特性を改善し得る半導
体素子の三重ウェル形成方法に関するものである。
ウェル(triple well）形成方法に係り、詳しくは、半導
体基板をフィールド酸化(field oxidation）した後、酸
化防止膜を除去せずにイオン注入を行ってウェルを形成
して、ソフトエラー率を減らし、ラッチアップ(latch-u
p)特性及び素子分離(isolation) 特性を改善し得る半導
体素子の三重ウェル形成方法に関するものである。
【０００２】
【従来の技術】従来の半導体素子の三重ウェル形成工程
をＰ形半導体基板を用いた場合について図３に示し説明
する。図３（Ａ）に示すように、Ｐ形の半導体基板１上
の素子分離領域であるフィールド領域にＬＯＣＯＳ(Loc
al Oxidation of Silicon)法によりフィールド酸化膜２
を形成する。次いで、ＬＯＣＯＳ法によりフィールド酸
化膜２の形成過程で形成されるアクティブ領域（素子形
成領域）上の窒化膜（酸化防止膜）及びパッド酸化膜
（緩衝膜）を除去した後、再び新しいパッド酸化膜（図
示せず）を成長させる。
をＰ形半導体基板を用いた場合について図３に示し説明
する。図３（Ａ）に示すように、Ｐ形の半導体基板１上
の素子分離領域であるフィールド領域にＬＯＣＯＳ(Loc
al Oxidation of Silicon)法によりフィールド酸化膜２
を形成する。次いで、ＬＯＣＯＳ法によりフィールド酸
化膜２の形成過程で形成されるアクティブ領域（素子形
成領域）上の窒化膜（酸化防止膜）及びパッド酸化膜
（緩衝膜）を除去した後、再び新しいパッド酸化膜（図
示せず）を成長させる。
【０００３】次いで、図３（Ｂ）に示すように、前記フ
ィールド酸化膜２及びパッド酸化膜（図示せず）の成長
された半導体基板１上に、Ｎシールドマスク（shield m
ask)３を形成し、ソフトエラー率（soft error rate)及
びラッチアップ(latch up)特性を改善するため、高エネ
ルギーでイオン注入を行って半導体基板１内にＮシール
ドイオン注入層３ａを形成する。
ィールド酸化膜２及びパッド酸化膜（図示せず）の成長
された半導体基板１上に、Ｎシールドマスク（shield m
ask)３を形成し、ソフトエラー率（soft error rate)及
びラッチアップ(latch up)特性を改善するため、高エネ
ルギーでイオン注入を行って半導体基板１内にＮシール
ドイオン注入層３ａを形成する。
【０００４】次いで、図３（Ｃ）に示すように、前記半
導体基板１上のＰウェル形成領域上にＮウェルマスク４
を形成し、中程度のエネルギーでイオン注入を行って半
導体基板１内にＮウェル（図中、Ｎwell）を形成する。
更に、図３（Ｄ）に示すように、前記Ｎウェルマスク４
を除去した後に、前記半導体基板１に形成したＮウェル
領域上にＰウェルマスク５を形成し、中程度のエネルギ
ーでイオン注入を行って半導体基板１内にＰウェル（図
中、Ｐwell）を形成する。これにより、パンチスルー
（punch through)ストップ及び素子分離特性を改善す
る。その後、ＭＯＳＦＥＴ素子の特性を向上するため、
しきい電圧調節イオンの注入を行った後、アニーリング
（annealing)を施して、半導体基板１内に三重ウェルを
形成していた。
導体基板１上のＰウェル形成領域上にＮウェルマスク４
を形成し、中程度のエネルギーでイオン注入を行って半
導体基板１内にＮウェル（図中、Ｎwell）を形成する。
更に、図３（Ｄ）に示すように、前記Ｎウェルマスク４
を除去した後に、前記半導体基板１に形成したＮウェル
領域上にＰウェルマスク５を形成し、中程度のエネルギ
ーでイオン注入を行って半導体基板１内にＰウェル（図
中、Ｐwell）を形成する。これにより、パンチスルー
（punch through)ストップ及び素子分離特性を改善す
る。その後、ＭＯＳＦＥＴ素子の特性を向上するため、
しきい電圧調節イオンの注入を行った後、アニーリング
（annealing)を施して、半導体基板１内に三重ウェルを
形成していた。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子の三重ウェル形成方法においては、フィ
ールド酸化膜を形成した後、窒化膜を除去してＮウェル
マスク及びＰウェルマスクを用いイオン注入工程を行っ
ているため、素子分離特性の改善のため注入された不純
物がフィールド酸化膜に沿って当該フィールド酸化膜の
下部のみに分布（図３（Ｃ）（Ｄ）参照）し、フィール
ド酸化膜の縁部には分布されず素子分離特性が低下する
という不都合な点があった。
来の半導体素子の三重ウェル形成方法においては、フィ
ールド酸化膜を形成した後、窒化膜を除去してＮウェル
マスク及びＰウェルマスクを用いイオン注入工程を行っ
ているため、素子分離特性の改善のため注入された不純
物がフィールド酸化膜に沿って当該フィールド酸化膜の
下部のみに分布（図３（Ｃ）（Ｄ）参照）し、フィール
ド酸化膜の縁部には分布されず素子分離特性が低下する
という不都合な点があった。
【０００６】また、フィールド酸化膜を形成し窒化膜を
除去した後、Ｎウェル及びＰウェルを形成する工程を行
う場合、パッド酸化膜を除去する工程及び新しい酸化膜
を成長させる工程が行われるため、パッド酸化膜の除去
及び新しく成長された酸化膜の除去過程中にフィールド
酸化膜も一緒に除去され、これによっても素子分離特性
が低下するという不都合な点があった。
除去した後、Ｎウェル及びＰウェルを形成する工程を行
う場合、パッド酸化膜を除去する工程及び新しい酸化膜
を成長させる工程が行われるため、パッド酸化膜の除去
及び新しく成長された酸化膜の除去過程中にフィールド
酸化膜も一緒に除去され、これによっても素子分離特性
が低下するという不都合な点があった。
【０００７】本発明の目的は、ＬＯＣＯＳ法によりフィ
ールド酸化膜形成過程で形成される緩衝膜及び酸化防止
膜を除去せずにウェルを形成することで、ウェル形成工
程を単純化すると共に、フィールド酸化膜の除去量を減
少させ、ラッチアップ特性及び素子分離特性を効率的に
改善し得る半導体素子の三重ウェル形成方法を提供しよ
うとするものである。
ールド酸化膜形成過程で形成される緩衝膜及び酸化防止
膜を除去せずにウェルを形成することで、ウェル形成工
程を単純化すると共に、フィールド酸化膜の除去量を減
少させ、ラッチアップ特性及び素子分離特性を効率的に
改善し得る半導体素子の三重ウェル形成方法を提供しよ
うとするものである。
【０００８】
【課題を解決するための手段】このため、本発明に係る
半導体素子の三重ウェル形成方法においては、第１導電
形の半導体基板上に、緩衝膜と酸化防止膜とを順次積層
形成する工程と、前記半導体基板のウェルを形成する素
子形成領域上の前記酸化防止膜をマスクとして半導体基
板の素子分離領域上にフィールド酸化膜を形成する工程
と、前記フィールド酸化膜及び酸化防止膜上から第１次
のイオン注入を行い半導体基板内に第２導電形の第１不
純物領域を形成する工程と、前記半導体基板の第１ウェ
ル形成領域内に第２次のイオン注入を行い第１導電形の
第１不純物領域を形成する工程と、前記半導体基板内の
前記第１ウェル形成領域及び当該第１ウェル形成領域か
ら離隔された第２ウェル形成領域内に第３次のイオン注
入を行い第１導電形の第２不純物領域を形成する工程
と、前記第１及び第２ウェル形成領域間の第３ウェル形
成領域に第４次のイオン注入を行い第２導電形の第２不
純物領域を形成する工程とを、順次行うことを特徴とす
る。
半導体素子の三重ウェル形成方法においては、第１導電
形の半導体基板上に、緩衝膜と酸化防止膜とを順次積層
形成する工程と、前記半導体基板のウェルを形成する素
子形成領域上の前記酸化防止膜をマスクとして半導体基
板の素子分離領域上にフィールド酸化膜を形成する工程
と、前記フィールド酸化膜及び酸化防止膜上から第１次
のイオン注入を行い半導体基板内に第２導電形の第１不
純物領域を形成する工程と、前記半導体基板の第１ウェ
ル形成領域内に第２次のイオン注入を行い第１導電形の
第１不純物領域を形成する工程と、前記半導体基板内の
前記第１ウェル形成領域及び当該第１ウェル形成領域か
ら離隔された第２ウェル形成領域内に第３次のイオン注
入を行い第１導電形の第２不純物領域を形成する工程
と、前記第１及び第２ウェル形成領域間の第３ウェル形
成領域に第４次のイオン注入を行い第２導電形の第２不
純物領域を形成する工程とを、順次行うことを特徴とす
る。
【０００９】かかる構成では、第１導電形の半導体基板
上に緩衝膜及び酸化防止膜を形成した後、素子分離領域
にフィールド酸化膜を形成して素子分離領域が形成され
る。その後、緩衝膜及び酸化防止膜を除去せずに、第１
次のイオン注入を行って半導体基板とは異なる第２導電
形の第１不純物領域が形成される。次いで、第１ウェル
形成領域に第２次のイオン注入により半導体基板と同じ
第１導電形の第１不純物領域が形成される。次いで、第
２ウェル形成領域内に第３次のイオン注入により第１導
電形の第２不純物領域が形成される。次いで、第３ウェ
ル形成領域内に第４次のイオン注入により第２導電形の
第２不純物領域が形成されて、三重ウェルが形成され
る。
上に緩衝膜及び酸化防止膜を形成した後、素子分離領域
にフィールド酸化膜を形成して素子分離領域が形成され
る。その後、緩衝膜及び酸化防止膜を除去せずに、第１
次のイオン注入を行って半導体基板とは異なる第２導電
形の第１不純物領域が形成される。次いで、第１ウェル
形成領域に第２次のイオン注入により半導体基板と同じ
第１導電形の第１不純物領域が形成される。次いで、第
２ウェル形成領域内に第３次のイオン注入により第１導
電形の第２不純物領域が形成される。次いで、第３ウェ
ル形成領域内に第４次のイオン注入により第２導電形の
第２不純物領域が形成されて、三重ウェルが形成され
る。
【００１０】請求項２記載の発明では、前記第１導電形
がｐ形であり、前記第２導電形がｎ型である。請求項３
記載の発明では、前記第１ウェル領域の第１導電形の第
１不純物領域は、その両側端が前記半導体基板の第２導
電形の第１不純物領域と相互連結されるように該第２導
電形の第１不純物領域と略同じ厚さに形成される。
がｐ形であり、前記第２導電形がｎ型である。請求項３
記載の発明では、前記第１ウェル領域の第１導電形の第
１不純物領域は、その両側端が前記半導体基板の第２導
電形の第１不純物領域と相互連結されるように該第２導
電形の第１不純物領域と略同じ厚さに形成される。
【００１１】請求項４記載の発明では、前記第１導電形
の第２不純物領域は、中間及び低エネルギーでのイオン
注入を順次行って形成される。かかる構成では、第１導
電形の第２不純物領域が中間エネルギーイオン注入層と
低エネルギーイオン注入層とで構成されるようになる。
請求項５記載の発明では、前記第２導電形の第２不純物
領域は、中間及び低エネルギーでのイオン注入を順次行
って形成される。
の第２不純物領域は、中間及び低エネルギーでのイオン
注入を順次行って形成される。かかる構成では、第１導
電形の第２不純物領域が中間エネルギーイオン注入層と
低エネルギーイオン注入層とで構成されるようになる。
請求項５記載の発明では、前記第２導電形の第２不純物
領域は、中間及び低エネルギーでのイオン注入を順次行
って形成される。
【００１２】かかる構成では、第２導電形の第２不純物
領域が中間エネルギーイオン注入層と低エネルギーイオ
ン注入層とで構成されるようになる。請求項６記載の発
明では、前記第３ウェル形成領域の第２導電形の第２不
純物領域を形成した後、しきい電圧調節のイオン注入が
行われる。かかる構成により、ＭＯＳＦＥＴの特性を改
善できるようになる。
領域が中間エネルギーイオン注入層と低エネルギーイオ
ン注入層とで構成されるようになる。請求項６記載の発
明では、前記第３ウェル形成領域の第２導電形の第２不
純物領域を形成した後、しきい電圧調節のイオン注入が
行われる。かかる構成により、ＭＯＳＦＥＴの特性を改
善できるようになる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１及び図２に、本発明に係る半導体素子
の三重ウェル形成方法の一実施形態の工程図を示す。ま
ず、図１（Ａ）に示すように、ＬＯＣＯＳ法によりフィ
ールド酸化膜を形成する。即ち、第１導電形として例え
ばＰ形のシリコン基板１１上に、ＣＶＤ法により緩衝膜
としてのパッド酸化膜１２及び酸化防止膜としての窒化
膜１３を順次積層形成する。次いで、窒化膜１３上に感
光膜（図示されず）をコーティングしパターニングした
後、該パターニングされた感光膜をマスクとし前記Ｐ形
シリコン基板１１の素子分離領域上の窒化膜１３とパッ
ド酸化膜１２とを食刻して除去し、前記感光膜を食刻し
て除去した後、フィールド酸化膜１４を成長させる。次
いで、前記Ｐ形シリコン基板１１のアクティブ領域（素
子形成領域）上のパターニングされた酸化防止膜が存在
する状態下で、前記Ｐ形シリコン基板１１内に第１次の
イオン注入を行う。即ち、フィールド酸化膜１４の形成
後、窒化膜１３の存在する状態でマスクを用いずに高エ
ネルギーのイオンを注入する。これにより、第２導電形
としてのＮ形の第１不純物領域１５（以下、Ｎ形第１不
純物領域１５とする）が形成される。
て説明する。図１及び図２に、本発明に係る半導体素子
の三重ウェル形成方法の一実施形態の工程図を示す。ま
ず、図１（Ａ）に示すように、ＬＯＣＯＳ法によりフィ
ールド酸化膜を形成する。即ち、第１導電形として例え
ばＰ形のシリコン基板１１上に、ＣＶＤ法により緩衝膜
としてのパッド酸化膜１２及び酸化防止膜としての窒化
膜１３を順次積層形成する。次いで、窒化膜１３上に感
光膜（図示されず）をコーティングしパターニングした
後、該パターニングされた感光膜をマスクとし前記Ｐ形
シリコン基板１１の素子分離領域上の窒化膜１３とパッ
ド酸化膜１２とを食刻して除去し、前記感光膜を食刻し
て除去した後、フィールド酸化膜１４を成長させる。次
いで、前記Ｐ形シリコン基板１１のアクティブ領域（素
子形成領域）上のパターニングされた酸化防止膜が存在
する状態下で、前記Ｐ形シリコン基板１１内に第１次の
イオン注入を行う。即ち、フィールド酸化膜１４の形成
後、窒化膜１３の存在する状態でマスクを用いずに高エ
ネルギーのイオンを注入する。これにより、第２導電形
としてのＮ形の第１不純物領域１５（以下、Ｎ形第１不
純物領域１５とする）が形成される。
【００１４】次いで、図１（Ｂ）に示すように、前記窒
化膜１３及びフィールド酸化膜１４上に感光膜１６をコ
ーティングしパターニングして第１ウェル形成領域を区
分し、前記パターニングされた感光膜１６をマスクとし
て第１ウェル形成領域内に第２次のイオン注入として高
エネルギーでイオンを注入すると、前記Ｐ形シリコン基
板１１内に第１導電形であるＰ形の第１不純物領域１７
（以下、Ｐ形第１不純物領域１７とする）が形成され
る。その後、前記感光膜１６は食刻して除去する。この
場合、前記Ｐ形第１不純物領域１７は、両側端がＰ形シ
リコン基板１１内のＮ形第１不純物領域１５と相互連結
されるようにＮ形第１不純物領域１５と同程度の厚さに
形成する。
化膜１３及びフィールド酸化膜１４上に感光膜１６をコ
ーティングしパターニングして第１ウェル形成領域を区
分し、前記パターニングされた感光膜１６をマスクとし
て第１ウェル形成領域内に第２次のイオン注入として高
エネルギーでイオンを注入すると、前記Ｐ形シリコン基
板１１内に第１導電形であるＰ形の第１不純物領域１７
（以下、Ｐ形第１不純物領域１７とする）が形成され
る。その後、前記感光膜１６は食刻して除去する。この
場合、前記Ｐ形第１不純物領域１７は、両側端がＰ形シ
リコン基板１１内のＮ形第１不純物領域１５と相互連結
されるようにＮ形第１不純物領域１５と同程度の厚さに
形成する。
【００１５】次いで、図１（Ｃ）に示すように、前記窒
化膜１３及びフィールド酸化膜１４上に再び感光膜１８
をコーティングしパターニングして第１、第２ウェル形
成領域を区分し、前記パターニングした感光膜１８をマ
スクとして第３次のイオン注入を行いし第１導電形であ
るＰ形の第２不純物領域３０（以下、Ｐ形第２不純物領
域３０とする）を形成する。このとき、このＰ形第２不
純物領域３０は、前記第３次のイオン注入により、中間
（medium）及び低（low)エネルギーでイオン注入を順次
行って形成された低エネルギーイオン注入層３１及び中
間エネルギーイオン注入層３２からなる。その後、前記
感光膜１８は食刻して除去する。
化膜１３及びフィールド酸化膜１４上に再び感光膜１８
をコーティングしパターニングして第１、第２ウェル形
成領域を区分し、前記パターニングした感光膜１８をマ
スクとして第３次のイオン注入を行いし第１導電形であ
るＰ形の第２不純物領域３０（以下、Ｐ形第２不純物領
域３０とする）を形成する。このとき、このＰ形第２不
純物領域３０は、前記第３次のイオン注入により、中間
（medium）及び低（low)エネルギーでイオン注入を順次
行って形成された低エネルギーイオン注入層３１及び中
間エネルギーイオン注入層３２からなる。その後、前記
感光膜１８は食刻して除去する。
【００１６】次いで、図２（Ａ）に示すように、前記窒
化膜１３及びフィールド酸化膜１４上に再び感光膜２１
をコーティングしパターニングして第３ウェル形成領域
を区分し、前記パターニングした感光膜２１をマスクと
して第４次のイオン注入を行って前記Ｐ形シリコン基板
１１内に第２導電形としてのＮ形の第２不純物領域４０
（以下、Ｎ形第２不純物領域４０とする）を形成する。
このとき、このＮ形第２不純物領域４０は、第４次のイ
オン注入により、中間及び低エネルギーでイオン注入を
順次行って形成された低エネルギーイオン注入層４１及
び中間エネルギーイオン注入層４２からなる。その後、
前記感光膜２１は食刻して除去する。この場合、窒化膜
１３の一部は前記フィールド酸化膜１４の縁部に重なっ
ているため前記フィールド酸化膜１４の縁部下面に不純
物を位置させることができる。
化膜１３及びフィールド酸化膜１４上に再び感光膜２１
をコーティングしパターニングして第３ウェル形成領域
を区分し、前記パターニングした感光膜２１をマスクと
して第４次のイオン注入を行って前記Ｐ形シリコン基板
１１内に第２導電形としてのＮ形の第２不純物領域４０
（以下、Ｎ形第２不純物領域４０とする）を形成する。
このとき、このＮ形第２不純物領域４０は、第４次のイ
オン注入により、中間及び低エネルギーでイオン注入を
順次行って形成された低エネルギーイオン注入層４１及
び中間エネルギーイオン注入層４２からなる。その後、
前記感光膜２１は食刻して除去する。この場合、窒化膜
１３の一部は前記フィールド酸化膜１４の縁部に重なっ
ているため前記フィールド酸化膜１４の縁部下面に不純
物を位置させることができる。
【００１７】ここで、前記高エネルギーのイオン注入は
０．５〜４．０ＭｅＶの範囲で、不純物は１０12〜１０
14／cm2 の範囲に、中間エネルギーのイオン注入は０．
１〜４．０ＭｅＶ範囲で、不純物は１０12〜１０14／cm
2 の範囲となるよう夫々行う。また、低エネルギーのイ
オン注入は不純物がフィールド酸化膜１４の下面に位置
するようにフィールド酸化膜１４の厚さに従いエネルギ
ーを調節し、不純物は１０11〜１０14／cm2 の範囲とな
るよう行う。
０．５〜４．０ＭｅＶの範囲で、不純物は１０12〜１０
14／cm2 の範囲に、中間エネルギーのイオン注入は０．
１〜４．０ＭｅＶ範囲で、不純物は１０12〜１０14／cm
2 の範囲となるよう夫々行う。また、低エネルギーのイ
オン注入は不純物がフィールド酸化膜１４の下面に位置
するようにフィールド酸化膜１４の厚さに従いエネルギ
ーを調節し、不純物は１０11〜１０14／cm2 の範囲とな
るよう行う。
【００１８】尚、前記図１（Ｃ）及び図２（Ａ）の工程
において、Ｐ形第２不純物領域３０及びＮ形第２不純物
領域４０はイオン注入を一度だけ行って形成することも
できる。また、前記窒化膜１３の厚さは、低エネルギー
のイオン注入を行い不純物をフィールド酸化膜１４下面
に位置させる時、所望のチャネル領域の位置に不純物を
位置させる役割をする。
において、Ｐ形第２不純物領域３０及びＮ形第２不純物
領域４０はイオン注入を一度だけ行って形成することも
できる。また、前記窒化膜１３の厚さは、低エネルギー
のイオン注入を行い不純物をフィールド酸化膜１４下面
に位置させる時、所望のチャネル領域の位置に不純物を
位置させる役割をする。
【００１９】次いで、図２（Ｂ）に示すように、前記素
子形成領域上の窒化膜１３とパッド酸化膜１２とを食刻
して除去し、アニーリングを施してＰ形シリコン基板１
１内に三重ウェルが形成される。即ち、前記Ｐ形シリコ
ン基板１１の第３ウェル形成領域にＮウェル（図中、Ｎ
−ＷＥＬＬ）が形成され、該第３ウェル形成領域間の第
１ウェル形成領域にＰウェル（図中、Ｐ−ＷＥＬＬ）が
形成され、第２ウェル形成領域にはＮ形第１不純物領域
１５（図中、Ｎ−シールド領域）上にＰウェル（図中、
Ｐ−ＷＥＬＬ）が形成される。
子形成領域上の窒化膜１３とパッド酸化膜１２とを食刻
して除去し、アニーリングを施してＰ形シリコン基板１
１内に三重ウェルが形成される。即ち、前記Ｐ形シリコ
ン基板１１の第３ウェル形成領域にＮウェル（図中、Ｎ
−ＷＥＬＬ）が形成され、該第３ウェル形成領域間の第
１ウェル形成領域にＰウェル（図中、Ｐ−ＷＥＬＬ）が
形成され、第２ウェル形成領域にはＮ形第１不純物領域
１５（図中、Ｎ−シールド領域）上にＰウェル（図中、
Ｐ−ＷＥＬＬ）が形成される。
【００２０】尚、以上説明した本発明の実施形態におい
ては、半導体基板がＰ形シリコン基板の場合について説
明したが、Ｎ形シリコン基板を用いた場合は、第１導電
形はＮ形に相当し、第２導電形がＰ形に相当することに
なり、図２（Ｂ）のウェル領域の形態が反対に形成され
る。また、Ｐウェルマスク及びＮウェルマスクを用いて
中間及び低エネルギーで夫々Ｐウェル及びＮウェルにイ
オン注入を行った後、しきい電圧調節イオン注入を行う
こともできる。
ては、半導体基板がＰ形シリコン基板の場合について説
明したが、Ｎ形シリコン基板を用いた場合は、第１導電
形はＮ形に相当し、第２導電形がＰ形に相当することに
なり、図２（Ｂ）のウェル領域の形態が反対に形成され
る。また、Ｐウェルマスク及びＮウェルマスクを用いて
中間及び低エネルギーで夫々Ｐウェル及びＮウェルにイ
オン注入を行った後、しきい電圧調節イオン注入を行う
こともできる。
【００２１】更に、本発明の実施形態ではＬＯＣＯＳ法
を用いて素子分離を行う場合について説明したが、他の
素子分離技術（例えば、Ｐolysilicon Sidewall Locos
；ＰＳＬ）を用いる場合も、窒化膜を除去せずにウェ
ルを形成するためのイオン注入工程を行うこともでき
る。
を用いて素子分離を行う場合について説明したが、他の
素子分離技術（例えば、Ｐolysilicon Sidewall Locos
；ＰＳＬ）を用いる場合も、窒化膜を除去せずにウェ
ルを形成するためのイオン注入工程を行うこともでき
る。
【００２２】
【発明の効果】以上説明したように本発明に係る半導体
素子の三重ウェル形成方法によれば、酸化防止膜が形成
された状態で素子分離特性を改善するためのイオン注入
を行うので、イオン注入された不純物がフィールド酸化
膜の下面及び縁部に、従来よりも一層近接して位置さ
れ、素子分離特性及びラッチアップ特性を効率的に改善
し得るという効果がある。また、ウェルを形成すると
き、従来方法よりも酸化膜の成長及び除去工程が少な
く、ウェル形成工程が簡単化される。更に、酸化防止膜
を除去せずに高エネルギーのイオン注入を行うため、マ
スクに用いられる感光膜の厚さを減らし得るという効果
がある。
素子の三重ウェル形成方法によれば、酸化防止膜が形成
された状態で素子分離特性を改善するためのイオン注入
を行うので、イオン注入された不純物がフィールド酸化
膜の下面及び縁部に、従来よりも一層近接して位置さ
れ、素子分離特性及びラッチアップ特性を効率的に改善
し得るという効果がある。また、ウェルを形成すると
き、従来方法よりも酸化膜の成長及び除去工程が少な
く、ウェル形成工程が簡単化される。更に、酸化防止膜
を除去せずに高エネルギーのイオン注入を行うため、マ
スクに用いられる感光膜の厚さを減らし得るという効果
がある。
【００２３】また、請求項６記載の発明によれば、しき
い電圧調節のイオン注入を行うことで、ＭＯＳＦＥＴの
特性を向上できるようになる。
い電圧調節のイオン注入を行うことで、ＭＯＳＦＥＴの
特性を向上できるようになる。
【図１】本発明に係る半導体素子の三重ウェル形成方法
の一実施形態を示す工程図である。
の一実施形態を示す工程図である。
【図２】図１に続く工程図である。
【図３】従来の半導体素子のウェル形成方法を示した工
程図である。
程図である。
１１ 半導体基板 １２ パッド酸化膜（緩衝膜） １３ 窒化膜（酸化防止膜） １４ フィールド酸化膜 １５ Ｎ形第１不純物領域 １６、１８、２１ 感光膜 １７ Ｐ形第１不純物領域 ３０ Ｐ形第２不純物領域 ４０ Ｎ形第２不純物領域 ３１、４１ 低エネルギーイオン注入層 ３２、４２ 中間エネルギーイオン注入層
Claims (6)
- 【請求項１】第１導電形の半導体基板上に、緩衝膜と酸
化防止膜とを順次積層形成する工程と、 前記半導体基板のウェルを形成する素子形成領域上の前
記酸化防止膜をマスクとして半導体基板の素子分離領域
上にフィールド酸化膜を形成する工程と、 前記フィールド酸化膜及び酸化防止膜上から第１次のイ
オン注入を行い半導体基板内に第２導電形の第１不純物
領域を形成する工程と、 前記半導体基板の前記素子形成領域の第１ウェル形成領
域内に第２次のイオン注入を行い第１導電形の第１不純
物領域を形成する工程と、 前記半導体基板内の前記第１ウェル形成領域及び当該第
１ウェル形成領域から離れた第２ウェル形成領域内に第
３次のイオン注入を行い第１導電形の第２不純物領域を
形成する工程と、 前記第１及び第２ウェル形成領域間の第３ウェル形成領
域に第４次のイオン注入を行い第２導電形の第２不純物
領域を形成する工程と、 を順次行うことを特徴とする半導体素子の三重ウェル形
成方法。 - 【請求項２】前記第１導電形がｐ形であり、前記第２導
電形がｎ型である請求項１記載の半導体素子の三重ウェ
ル形成方法。 - 【請求項３】前記第１ウェル領域の第１導電形の第１不
純物領域は、その両側端が前記半導体基板の第２導電形
の第１不純物領域と相互連結されるように該第２導電形
の第１不純物領域と略同じ厚さに形成される請求項１又
は２記載の半導体素子の三重ウェル形成方法。 - 【請求項４】前記第１導電形の第２不純物領域は、中間
及び低エネルギーでのイオン注入を順次行って形成され
る請求項１〜３のいずれか１つに記載の半導体素子の三
重ウェル形成方法。 - 【請求項５】前記第２導電形の第２不純物領域は、中間
及び低エネルギーでのイオン注入を順次行って形成され
る請求項１〜４のいずれか１つに記載の半導体素子の三
重ウェル形成方法。 - 【請求項６】前記第３ウェル形成領域の第２導電形の第
２不純物領域を形成した後、しきい電圧調節のイオン注
入が行われる請求項１〜５のいずれか１つに記載の半導
体素子の三重ウェル形成方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068661A KR0167303B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체소자의 트리플웰 형성방법 |
| KR68661/1995 | 1995-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199612A true JPH09199612A (ja) | 1997-07-31 |
| JP2990498B2 JP2990498B2 (ja) | 1999-12-13 |
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| JP8348086A Expired - Fee Related JP2990498B2 (ja) | 1995-12-30 | 1996-12-26 | 半導体素子の三重ウェル形成方法 |
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| KR (1) | KR0167303B1 (ja) |
| DE (1) | DE19654686C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
| JP2001085533A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 半導体装置及びその製造方法 |
| US6320234B1 (en) | 1998-11-30 | 2001-11-20 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| US6462385B1 (en) | 1998-11-24 | 2002-10-08 | Seiko Epson Corporation | Semiconductor memory device with latch-up suppression |
| US6791147B1 (en) | 1998-11-02 | 2004-09-14 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| JP2006156963A (ja) * | 2004-11-29 | 2006-06-15 | Taiwan Semiconductor Manufacturing Co Ltd | 様々な動作電圧の集積回路を隔離する半導体構造 |
| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010080727A (ja) * | 2008-09-26 | 2010-04-08 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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| DE19752848C2 (de) * | 1997-11-28 | 2003-12-24 | Infineon Technologies Ag | Elektrisch entkoppelter Feldeffekt-Transistor in Dreifach-Wanne und Verwendung desselben |
| KR100260559B1 (ko) * | 1997-12-29 | 2000-07-01 | 윤종용 | 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법 |
| US6440805B1 (en) | 2000-02-29 | 2002-08-27 | Mototrola, Inc. | Method of forming a semiconductor device with isolation and well regions |
| US7145191B1 (en) * | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
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| JPH0423147U (ja) * | 1990-06-20 | 1992-02-26 | ||
| JPH07201974A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
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| US5091332A (en) * | 1990-11-19 | 1992-02-25 | Intel Corporation | Semiconductor field oxidation process |
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-
1995
- 1995-12-30 KR KR1019950068661A patent/KR0167303B1/ko not_active Expired - Lifetime
-
1996
- 1996-12-23 US US08/772,289 patent/US5927991A/en not_active Expired - Lifetime
- 1996-12-26 JP JP8348086A patent/JP2990498B2/ja not_active Expired - Fee Related
- 1996-12-30 DE DE19654686A patent/DE19654686C2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| DE19654686C2 (de) | 2000-04-27 |
| US5927991A (en) | 1999-07-27 |
| DE19654686A1 (de) | 1997-07-03 |
| JP2990498B2 (ja) | 1999-12-13 |
| KR0167303B1 (ko) | 1999-02-01 |
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