JPH04343437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04343437A JPH04343437A JP3116155A JP11615591A JPH04343437A JP H04343437 A JPH04343437 A JP H04343437A JP 3116155 A JP3116155 A JP 3116155A JP 11615591 A JP11615591 A JP 11615591A JP H04343437 A JPH04343437 A JP H04343437A
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- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、詳しくは特にチャネル長が１μｍより小さいＭ
ＯＳ形電界効果トランジスタの製造方法に関する。
に関し、詳しくは特にチャネル長が１μｍより小さいＭ
ＯＳ形電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術と課題】近年、ＭＯＳ形トランジスタの小
型化が急速に進行してそのチャネル長が短くなっている
。そのためチャネル長がソース・ドレイン領域の空乏層
の幅に匹敵するようになると、しきい電圧が低下し移動
度が低下するため、電気特性が著しく劣化する。この現
象は短チャンネル効果として知られ、このためＭＯＳ形
トランジスタをより小型化することが著しく制限されて
いる。
型化が急速に進行してそのチャネル長が短くなっている
。そのためチャネル長がソース・ドレイン領域の空乏層
の幅に匹敵するようになると、しきい電圧が低下し移動
度が低下するため、電気特性が著しく劣化する。この現
象は短チャンネル効果として知られ、このためＭＯＳ形
トランジスタをより小型化することが著しく制限されて
いる。
【０００３】これらの制限を克服するために、従来いく
つかの方法が知られている。すなわち、図２に示すＭＯ
Ｓ形トランジスタ２０のように、ソース２１の接合部２
３とドレイン２２の接合部２４にいわゆるハロ（Ｈａｌ
ｏ）もしくはポケット（Ｐｏｃｋｅｔ）といわれる深く
て高濃度のドーピング領域を設けることが行われている
（Ｃ．Ｆ．Ｃｏｄｅｌｌａ と Ｓ．Ｏｇａｗａ，ＩＥ
ＤＭ Ｔｅｃｈ， Ｄｉｇ．， ２３０頁，１９８５年
）。 しかしこのドーピング領域の深さと横方向の拡がりは、
チャネル長が０．５μｍより小さくなると制限され、そ
の上ドレーン接合部におけるドーピング濃度が高いため
接合部の寄生容量が増大し、トランジスタの動作速度が
低下するという欠点がある。
つかの方法が知られている。すなわち、図２に示すＭＯ
Ｓ形トランジスタ２０のように、ソース２１の接合部２
３とドレイン２２の接合部２４にいわゆるハロ（Ｈａｌ
ｏ）もしくはポケット（Ｐｏｃｋｅｔ）といわれる深く
て高濃度のドーピング領域を設けることが行われている
（Ｃ．Ｆ．Ｃｏｄｅｌｌａ と Ｓ．Ｏｇａｗａ，ＩＥ
ＤＭ Ｔｅｃｈ， Ｄｉｇ．， ２３０頁，１９８５年
）。 しかしこのドーピング領域の深さと横方向の拡がりは、
チャネル長が０．５μｍより小さくなると制限され、そ
の上ドレーン接合部におけるドーピング濃度が高いため
接合部の寄生容量が増大し、トランジスタの動作速度が
低下するという欠点がある。
【０００４】その外の方法としては、図３に示すＭＯＳ
形トランジスタ３０のように、斜め回転イオン注入法を
用いて、不平等にドープされたチャネルを作製する方法
がある（Ｙ．Ｏｋｕｍｕｒａら，ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．， ３９１頁，１９９０年）。この方法によ
ればチャネルのドーピング濃度がソースとドレインの近
傍で高いので、空乏領域の拡がりが少なくなり、同時に
チャネル中央のドーピング濃度が低下しキャリアの移動
度が改善される。しかしこの方法の限界は、注入イオン
がチャネル長の約１／３を通過するようにするには、比
較的大きな注入角度（Ｑ）と大きな注入エネルギーを要
することである。その結果次のような難点がある。すな
わち、ｉ） ドレイン接合部のドーピング濃度が高くな
るのでトランジスタの動作速度が低下し、かつｉｉ）
チャネル中央部の幅が０．５μｍより小さい場合は、そ
の制御が困難である。
形トランジスタ３０のように、斜め回転イオン注入法を
用いて、不平等にドープされたチャネルを作製する方法
がある（Ｙ．Ｏｋｕｍｕｒａら，ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．， ３９１頁，１９９０年）。この方法によ
ればチャネルのドーピング濃度がソースとドレインの近
傍で高いので、空乏領域の拡がりが少なくなり、同時に
チャネル中央のドーピング濃度が低下しキャリアの移動
度が改善される。しかしこの方法の限界は、注入イオン
がチャネル長の約１／３を通過するようにするには、比
較的大きな注入角度（Ｑ）と大きな注入エネルギーを要
することである。その結果次のような難点がある。すな
わち、ｉ） ドレイン接合部のドーピング濃度が高くな
るのでトランジスタの動作速度が低下し、かつｉｉ）
チャネル中央部の幅が０．５μｍより小さい場合は、そ
の制御が困難である。
【０００５】
【課題を解決するための手段】この発明は上記の課題を
改善するためになされたものであって（ａ）Ｓｉ基板上
にフィールド酸化膜を積層して絶縁領域を形成し、薄い
ＳｉＯ２膜を積層して活性領域を形成し、（ｂ）上記の
薄いＳｉＯ２膜をスクリーン層として、第１導電型用イ
オンを用いて第１チャネルドーピングを行い、（ｃ）上
記の薄いＳｉＯ２膜を除去した後、ゲート絶縁酸化膜を
積層し、その上にゲート電極を形成し、（ｄ）上記ゲー
ト電極をマスクとして、第１導電型用イオンを用いて第
２チャネルドーピングを行い、（ｅ）全面にわたって薄
いポリシリコン膜を積層し、（ｆ）上記ポリシリコン膜
上の全面に、ＳｉＯ２層を積層し、（ｇ）（ｆ）工程に
よるとＳｉＯ２層と（ｅ）工程によるポリシリコン膜を
エッチングして、ゲート電極の側部に、上記ポリシリコ
ン膜の残部からなるゲート電極延出部と、上記ＳｉＯ２
層の残部とからなるサイドウォールを形成し、（ｈ）上
記サイドウォールをマスクとして、第２導電型用イオン
を用いてドーピングを行い、熱処理を実施して、ソース
・ドレイン拡散領域を形成することからなる半導体装置
の製造方法を提供するものである。
改善するためになされたものであって（ａ）Ｓｉ基板上
にフィールド酸化膜を積層して絶縁領域を形成し、薄い
ＳｉＯ２膜を積層して活性領域を形成し、（ｂ）上記の
薄いＳｉＯ２膜をスクリーン層として、第１導電型用イ
オンを用いて第１チャネルドーピングを行い、（ｃ）上
記の薄いＳｉＯ２膜を除去した後、ゲート絶縁酸化膜を
積層し、その上にゲート電極を形成し、（ｄ）上記ゲー
ト電極をマスクとして、第１導電型用イオンを用いて第
２チャネルドーピングを行い、（ｅ）全面にわたって薄
いポリシリコン膜を積層し、（ｆ）上記ポリシリコン膜
上の全面に、ＳｉＯ２層を積層し、（ｇ）（ｆ）工程に
よるとＳｉＯ２層と（ｅ）工程によるポリシリコン膜を
エッチングして、ゲート電極の側部に、上記ポリシリコ
ン膜の残部からなるゲート電極延出部と、上記ＳｉＯ２
層の残部とからなるサイドウォールを形成し、（ｈ）上
記サイドウォールをマスクとして、第２導電型用イオン
を用いてドーピングを行い、熱処理を実施して、ソース
・ドレイン拡散領域を形成することからなる半導体装置
の製造方法を提供するものである。
【０００６】次に図１によってこの発明の方法を説明す
る。 （ａ） 図１（１）に示すように、まずＳｉ基板１上に
フィールド酸化膜２を積層して絶縁領域を形成する。す
なわち通常のＬＯＣＯＳ法を利用して例えば１０５０°
ＣでＨ２とＯ２の存在下で約５０００〜６０００Åの厚
みのフィールド酸化膜２が形成される。次に薄いＳｉＯ
２膜４を積層して活性領域３を形成する。すなわちＣＶ
Ｄ法を利用し、例えばＳｉＨ４とＯ２を用いて８００〜
８５０°Ｃ、０．２〜Ｔｏｒｒの条件下で厚みが約２０
０〜３００ÅのうすいＳｉＯ２膜４が形成される。
る。 （ａ） 図１（１）に示すように、まずＳｉ基板１上に
フィールド酸化膜２を積層して絶縁領域を形成する。す
なわち通常のＬＯＣＯＳ法を利用して例えば１０５０°
ＣでＨ２とＯ２の存在下で約５０００〜６０００Åの厚
みのフィールド酸化膜２が形成される。次に薄いＳｉＯ
２膜４を積層して活性領域３を形成する。すなわちＣＶ
Ｄ法を利用し、例えばＳｉＨ４とＯ２を用いて８００〜
８５０°Ｃ、０．２〜Ｔｏｒｒの条件下で厚みが約２０
０〜３００ÅのうすいＳｉＯ２膜４が形成される。
【０００７】（ｂ） 次に図１（１）に示すように、上
記の薄いＳｉＯ２膜４をスクリーン層として、Ｐ型用イ
オンを用いて第１チャネルドーピングを行う。この場合
、ホウ素イオン、インジウムイオンなど５をＳｉ基板１
に注入してＰ型ドーピングを行う。このイオン注入はＳ
ｉ基板に対して垂直方向に浅く行われ、チャネル中央部
（図１（５）のＰ１）の不純物原子の濃度とイオン注入
部の深さが決定されるが、その注入条件は目的とする半
導体装置の特性によって適宜選択される。一般に加速エ
ネルギーは３０〜４０ｋｅＶでドーズ量は１〜５×１０
１２ｃｍ−２である。
記の薄いＳｉＯ２膜４をスクリーン層として、Ｐ型用イ
オンを用いて第１チャネルドーピングを行う。この場合
、ホウ素イオン、インジウムイオンなど５をＳｉ基板１
に注入してＰ型ドーピングを行う。このイオン注入はＳ
ｉ基板に対して垂直方向に浅く行われ、チャネル中央部
（図１（５）のＰ１）の不純物原子の濃度とイオン注入
部の深さが決定されるが、その注入条件は目的とする半
導体装置の特性によって適宜選択される。一般に加速エ
ネルギーは３０〜４０ｋｅＶでドーズ量は１〜５×１０
１２ｃｍ−２である。
【０００８】（ｃ） 次にまず上記の薄いＳｉＯ２膜４
を除去するが、例えば湿式エッチング（１％ＨＦ水溶液
）を利用して除去する。次いで図１（２）に示すように
ゲート絶縁酸化膜６を積層する。このゲート絶縁酸化膜
６は熱酸化法で形成されるが例えばチャネル長が０．５
μｍの場合、ゲート絶縁酸化膜６は９００〜１０００°
Ｃで約０．５〜１時間加熱して１００〜１３０Åの厚み
のものが形成される。次に図１（２）に示すようにゲー
ト電極７を形成させる。この電極７は一般に次のように
して作製される。まず減圧ＣＶＤ法でポリシリコン層を
全面に積層する。この場合例えばＳｉＨ４を用い、６０
０〜６５０°Ｃにて０．５Ｔｏｒｒで行い、約１０００
〜４０００Å厚のポリシリコン層を形成させる。次にこ
のポリシリコン層の抵抗値を下げるためにリンイオンな
どを注入してＮ型とする（加速エネルギー６０〜８０ｋ
ｅＶ、ドーズ量１０１５ｃｍ−２）。得られたポリシリ
コン層をパターン化しＲＩＥ法（Ｃｌ２＋Ｏ２＋ＨＢｒ
、２０ｍＴｏｒｒ）でエッチングしてゲート電極７が形
成される。
を除去するが、例えば湿式エッチング（１％ＨＦ水溶液
）を利用して除去する。次いで図１（２）に示すように
ゲート絶縁酸化膜６を積層する。このゲート絶縁酸化膜
６は熱酸化法で形成されるが例えばチャネル長が０．５
μｍの場合、ゲート絶縁酸化膜６は９００〜１０００°
Ｃで約０．５〜１時間加熱して１００〜１３０Åの厚み
のものが形成される。次に図１（２）に示すようにゲー
ト電極７を形成させる。この電極７は一般に次のように
して作製される。まず減圧ＣＶＤ法でポリシリコン層を
全面に積層する。この場合例えばＳｉＨ４を用い、６０
０〜６５０°Ｃにて０．５Ｔｏｒｒで行い、約１０００
〜４０００Å厚のポリシリコン層を形成させる。次にこ
のポリシリコン層の抵抗値を下げるためにリンイオンな
どを注入してＮ型とする（加速エネルギー６０〜８０ｋ
ｅＶ、ドーズ量１０１５ｃｍ−２）。得られたポリシリ
コン層をパターン化しＲＩＥ法（Ｃｌ２＋Ｏ２＋ＨＢｒ
、２０ｍＴｏｒｒ）でエッチングしてゲート電極７が形
成される。
【０００９】（ｄ） 次にゲート電極７をマスクとして
Ｐ型用イオンを用いて第２チャネルドーピングを行う。 この場合、ホウ素イオン、インジウムイオンなど８を注
入するが一般に加速エネルギーが３０〜４０ｋｅＶでド
ーズ量は１０１２〜１０１３ｃｍ−２で行われる。この
第２チャネルドーピングと前記第１チャネルドーピング
とによってチャネルの端部（図１（５）のＰ２とＰ３）
の不純物原子の濃度と深さがきまり、短チャネル効果が
減少するよう再適化することができる。
Ｐ型用イオンを用いて第２チャネルドーピングを行う。 この場合、ホウ素イオン、インジウムイオンなど８を注
入するが一般に加速エネルギーが３０〜４０ｋｅＶでド
ーズ量は１０１２〜１０１３ｃｍ−２で行われる。この
第２チャネルドーピングと前記第１チャネルドーピング
とによってチャネルの端部（図１（５）のＰ２とＰ３）
の不純物原子の濃度と深さがきまり、短チャネル効果が
減少するよう再適化することができる。
【００１０】（ｅ） 次に図１（３）に示すように全面
にわたって薄いポリシリコン膜９を積層する。例えば、
減圧ＣＶＤ法により、ＳｉＨ４などを用いて６００〜６
５０°Ｃ、約０．５Ｔｏｒｒで２００〜５００Åの薄い
ポリシリコン膜９が形成される。
にわたって薄いポリシリコン膜９を積層する。例えば、
減圧ＣＶＤ法により、ＳｉＨ４などを用いて６００〜６
５０°Ｃ、約０．５Ｔｏｒｒで２００〜５００Åの薄い
ポリシリコン膜９が形成される。
【００１１】（ｆ） 次に上記ポリシリコン膜９の上の
全面にＳｉＯ２層を積層する。この積層は例えばＣＶＤ
法を利用し、ＳｉＨ４＋Ｏ２を用いて、８００〜８５０
°Ｃで行い１０００〜２０００ÅのＳｉＯ２層が形成さ
れる。
全面にＳｉＯ２層を積層する。この積層は例えばＣＶＤ
法を利用し、ＳｉＨ４＋Ｏ２を用いて、８００〜８５０
°Ｃで行い１０００〜２０００ÅのＳｉＯ２層が形成さ
れる。
【００１２】（ｇ） 次に（ｆ）工程によるＳｉＯ２層
と（ｅ）工程によるポリシリコン膜をエッチングしてゲ
ート電極７の側部に図１（３）と図１（４）に示すよう
に、前記ポリシリコン膜の残部からなるゲート電極延出
部１０と前記ＳｉＯ２層の残部１１とからなるサイドウ
ォールを形成する。このエッチングは例えば次のように
して行われる。 まず（ｆ）工程によるＳｉＯ２層の一部をＲＩＥエッチ
ング法（ＣＨＦ３＋ＣＦ４＋Ａｒ、１Ｔｏｒｒ）で除い
て上記残部１１を作製し、次いで（ｅ）工程によるポリ
シリコン膜９の一部をＲＩＥ法（Ｃｌ２＋Ｏ２＋ＨＢｒ
、２０ｍＴｏｒｒ）で除去する。
と（ｅ）工程によるポリシリコン膜をエッチングしてゲ
ート電極７の側部に図１（３）と図１（４）に示すよう
に、前記ポリシリコン膜の残部からなるゲート電極延出
部１０と前記ＳｉＯ２層の残部１１とからなるサイドウ
ォールを形成する。このエッチングは例えば次のように
して行われる。 まず（ｆ）工程によるＳｉＯ２層の一部をＲＩＥエッチ
ング法（ＣＨＦ３＋ＣＦ４＋Ａｒ、１Ｔｏｒｒ）で除い
て上記残部１１を作製し、次いで（ｅ）工程によるポリ
シリコン膜９の一部をＲＩＥ法（Ｃｌ２＋Ｏ２＋ＨＢｒ
、２０ｍＴｏｒｒ）で除去する。
【００１３】（ｈ） 次に図１（４）に示すように上記
サイドウォールをマスクとして、Ｎ型用イオン１２を注
入してドーピングを行い熱処理を実施してソース注入領
域１３とドレイン注入領域１４を形成する。このドーピ
ングには例えばリンイオンもしくはヒ素イオンなどが用
いられ、加速エネルギー３０〜５０ｋｅＶ、ドーズ量１
〜３×１０１５ｃｍ−２で行われる。次に通常の熱処理
が例えば８００〜８５０°Ｃ、０．５〜１時間で行われ
、ソース・ドレイン拡散領域が形成される。
サイドウォールをマスクとして、Ｎ型用イオン１２を注
入してドーピングを行い熱処理を実施してソース注入領
域１３とドレイン注入領域１４を形成する。このドーピ
ングには例えばリンイオンもしくはヒ素イオンなどが用
いられ、加速エネルギー３０〜５０ｋｅＶ、ドーズ量１
〜３×１０１５ｃｍ−２で行われる。次に通常の熱処理
が例えば８００〜８５０°Ｃ、０．５〜１時間で行われ
、ソース・ドレイン拡散領域が形成される。
【００１４】（ｊ） 次に図１（５）に示すように、全
面に、例えばＣＶＤ法によってＳｉＯ２層１５を積層し
て熱処理し（８５０〜９００°Ｃ、０．５〜１時間）、
次いで常法によってコンタクトホールを作製して金属１
６を充填して接点が設けられる。
面に、例えばＣＶＤ法によってＳｉＯ２層１５を積層し
て熱処理し（８５０〜９００°Ｃ、０．５〜１時間）、
次いで常法によってコンタクトホールを作製して金属１
６を充填して接点が設けられる。
【００１５】上記のこの発明の方法によれば図１（４）
に示すＭＯＳ形トランジスタ構造が得られるが、上記の
第１と第２のチャネルドーピングによって、チャネルの
中央部（図１（５）のＰ１）は移動度を促進するために
軽度にドープされ、一方チャネルの両端（図１（５）の
Ｐ２とＰ３）は高レベルでドープされ、ソース１３とド
レイン１４の空乏領域を小さくしてある。さらに、この
ように不平等にドーピングしたチャネルは、ドレイン接
合部の寄生容量を必要以上に増大しないように充分浅く
して、トランジスタの作動速度が低下しないようにされ
ている。したがってこの発明の方法によれば従来の方法
より簡単に、高歩留りでより安価にトランジスタを製造
できる。
に示すＭＯＳ形トランジスタ構造が得られるが、上記の
第１と第２のチャネルドーピングによって、チャネルの
中央部（図１（５）のＰ１）は移動度を促進するために
軽度にドープされ、一方チャネルの両端（図１（５）の
Ｐ２とＰ３）は高レベルでドープされ、ソース１３とド
レイン１４の空乏領域を小さくしてある。さらに、この
ように不平等にドーピングしたチャネルは、ドレイン接
合部の寄生容量を必要以上に増大しないように充分浅く
して、トランジスタの作動速度が低下しないようにされ
ている。したがってこの発明の方法によれば従来の方法
より簡単に、高歩留りでより安価にトランジスタを製造
できる。
【００１６】
【実施例】この発明の方法を実施例で説明するが、この
方法を限定するものではない。次の工程によってＭＯＳ
形トランジスタを作製した。
方法を限定するものではない。次の工程によってＭＯＳ
形トランジスタを作製した。
【００１７】（ａ） Ｓｉ基板をレジストでパターン化
し、酸素の雰囲気下１０００°Ｃにて、２時間加熱して
、約６０００Å厚のフィールド酸化膜からなる絶縁領域
を形成させた。次にＳｉＨ４＋Ｏ２を用いるＣＶＤ法（
８５０°Ｃ）によって厚みが２５０ÅのうすいＳｉＯ２
膜からなる活性領域を作製した。
し、酸素の雰囲気下１０００°Ｃにて、２時間加熱して
、約６０００Å厚のフィールド酸化膜からなる絶縁領域
を形成させた。次にＳｉＨ４＋Ｏ２を用いるＣＶＤ法（
８５０°Ｃ）によって厚みが２５０ÅのうすいＳｉＯ２
膜からなる活性領域を作製した。
【００１８】（ｂ） 次に上記の活性化領域のうすいＳ
ｉＯ２膜をスクリーン層として、ホウ素イオンを、Ｓｉ
基板に対し垂直方向に加速エネルギー３０ｋｅＶ、ドー
ズ量１０１２ｃｍ−２にて注入した（第１チャネルドー
ピング）。
ｉＯ２膜をスクリーン層として、ホウ素イオンを、Ｓｉ
基板に対し垂直方向に加速エネルギー３０ｋｅＶ、ドー
ズ量１０１２ｃｍ−２にて注入した（第１チャネルドー
ピング）。
【００１９】（ｃ） 次に上記の活性領域のうすいＳｉ
Ｏ２膜を１％ＨＦ水溶液で除去した後、Ｓｉ基板上に熱
酸化法（酸素雰囲気下、１０００°Ｃにて１時間加熱）
で１２０Å厚のゲート絶縁酸化膜を形成させた。
Ｏ２膜を１％ＨＦ水溶液で除去した後、Ｓｉ基板上に熱
酸化法（酸素雰囲気下、１０００°Ｃにて１時間加熱）
で１２０Å厚のゲート絶縁酸化膜を形成させた。
【００２０】（ｄ） 次に上記ゲート絶縁酸化膜の上の
全面に、ＳｉＨ４を用い減圧ＣＶＤ法（６００〜６５０
°Ｃにて、０．５Ｔｏｒｒ）にて、２５００Å厚のポリ
シリコン層を積層した。次にこのポリシリコン層にリン
イオンを注入して（加速エネルギー７０ｋｅＶ、ドーズ
量１０１５ｃｍ−２）Ｎ形とした。次にこのポリシリコ
ン層をパターン化してＲＩＥ法（Ｃｌ２＋Ｏ２＋ＨＢｒ
、２０ｍＴｏｒｒ）でエッチングしてゲート電極を形成
させた。
全面に、ＳｉＨ４を用い減圧ＣＶＤ法（６００〜６５０
°Ｃにて、０．５Ｔｏｒｒ）にて、２５００Å厚のポリ
シリコン層を積層した。次にこのポリシリコン層にリン
イオンを注入して（加速エネルギー７０ｋｅＶ、ドーズ
量１０１５ｃｍ−２）Ｎ形とした。次にこのポリシリコ
ン層をパターン化してＲＩＥ法（Ｃｌ２＋Ｏ２＋ＨＢｒ
、２０ｍＴｏｒｒ）でエッチングしてゲート電極を形成
させた。
【００２１】（ｅ） ゲート電極をマスクとしてＳｉ基
板に対して垂直に、ホウ素イオンをＳｉ基板に対し垂直
方向に加速エネルギー３０ｋｅＶ、ドーズ量１０１３ｃ
ｍ−２にて注入した（第２チャネルドーピング）。
板に対して垂直に、ホウ素イオンをＳｉ基板に対し垂直
方向に加速エネルギー３０ｋｅＶ、ドーズ量１０１３ｃ
ｍ−２にて注入した（第２チャネルドーピング）。
【００２２】（ｆ） 次いでＳｉＨ４を用いる減圧ＣＶ
Ｄ法（６２０°Ｃ、０．５Ｔｏｒｒ）で全面にわたって
３５０Å厚のうすいポリシリコン膜を積層した。
Ｄ法（６２０°Ｃ、０．５Ｔｏｒｒ）で全面にわたって
３５０Å厚のうすいポリシリコン膜を積層した。
【００２３】（ｇ）上記（ｆ）工程で作製したポリシリ
コン膜の上にＳｉＨ４＋Ｏ２を用いるＣＶＤ法（８５０
°Ｃ）で１５００Å厚のＳｉＯ２層を積層した。
コン膜の上にＳｉＨ４＋Ｏ２を用いるＣＶＤ法（８５０
°Ｃ）で１５００Å厚のＳｉＯ２層を積層した。
【００２４】（ｈ）次に（ｇ）工程によるＳｉＯ２層を
ＲＩＥエッチング法（ＣＨＦ３＋ＣＦ４＋Ａｒ、１Ｔｏ
ｒｒ）でエッチングしてサイドウォールを作製し、さら
にＲＩＥエッチング法（Ｃｌ２＋Ｏ２＋ＨＢｒ、２０ｍ
Ｔｏｒｒ）にて（ｆ）工程によるポリシリコン膜をエッ
チングしてゲート電極延出部を作製した。
ＲＩＥエッチング法（ＣＨＦ３＋ＣＦ４＋Ａｒ、１Ｔｏ
ｒｒ）でエッチングしてサイドウォールを作製し、さら
にＲＩＥエッチング法（Ｃｌ２＋Ｏ２＋ＨＢｒ、２０ｍ
Ｔｏｒｒ）にて（ｆ）工程によるポリシリコン膜をエッ
チングしてゲート電極延出部を作製した。
【００２５】（ｉ） 次にゲート電極、ゲート電極延出
部およびサイドウォールをマスクとして、ヒ素イオンを
注入し、８００°Ｃで１時間熱処理した。
部およびサイドウォールをマスクとして、ヒ素イオンを
注入し、８００°Ｃで１時間熱処理した。
【００２６】（ｊ） 次に常法により全面に６０００Å
のＳｉＯ２層を積層し、９００°Ｃにて０．５時間熱処
理した後、常法によってコンタクトホールを設け、金属
を充填して接点を作製した。このようにしてチャネル長
０．５μｍのＭＯＳ形トランジスタが得られ、満足すべ
き電気特性が得られた。
のＳｉＯ２層を積層し、９００°Ｃにて０．５時間熱処
理した後、常法によってコンタクトホールを設け、金属
を充填して接点を作製した。このようにしてチャネル長
０．５μｍのＭＯＳ形トランジスタが得られ、満足すべ
き電気特性が得られた。
【００２７】
【発明の効果】この発明の方法によれば、不平等に浅く
ドープされたチャネルが形成され、その結果、短チャネ
ル効果によるトランジスタ特性の低下が減少し、移動度
と駆動電流が上昇し、しかもドレイン接合部の寄生容量
が増大しない。したがって簡単な方法で高い歩留りでチ
ャネル長が０．５μｍより小さいＭＯＳ形トランジスタ
を作製することができる。
ドープされたチャネルが形成され、その結果、短チャネ
ル効果によるトランジスタ特性の低下が減少し、移動度
と駆動電流が上昇し、しかもドレイン接合部の寄生容量
が増大しない。したがって簡単な方法で高い歩留りでチ
ャネル長が０．５μｍより小さいＭＯＳ形トランジスタ
を作製することができる。
【図１】この発明の方法を説明する工程説明図である。
【図２】従来技術によるＭＯＳ形トランジスタの構造説
明図である。
明図である。
【図３】別の従来技術によるＭＯＳ形トランジスタの構
造説明図である。
造説明図である。
１ Ｓｉ基板
２ フィールド酸化膜
３ 活性領域
４ ＳｉＯ２膜
５ Ｐ型用イオンの注入
６ ゲート絶縁酸化膜
７ ゲート電極
８ Ｐ型用イオンの注入
９ ポリシリコン膜
１０ ゲート電極延出部
１１ サイドウォール
１２ Ｎ型用イオンの注入
１３ ソース部
１４ ドレイン部
Ｐ１ チャネル中央部
Ｐ２ チャネル端部
Ｐ３ チャネル端部
１５ ＳｉＯ２層
１６ 金属接点
Claims (1)
- 【請求項１】 （ａ） Ｓｉ基板上にフィールド酸化
膜を積層して絶縁領域を形成し、薄いＳｉＯ２膜を積層
して活性領域を形成し、（ｂ） 上記の薄いＳｉＯ２膜
をスクリーン層として、第１導電型用イオンを用いて第
１チャネルドーピングを行い、（ｃ） 上記の薄いＳｉ
Ｏ２膜を除去した後、ゲート絶縁酸化膜を積層し、その
上にゲート電極を形成し、（ｄ） 上記ゲート電極をマ
スクとして、第１導電型用イオンを用いて第２チャネル
ドーピングを行い、（ｅ） 全面にわたって薄いポリシ
リコン膜を積層し、（ｆ） 上記ポリシリコン膜上の全
面に、ＳｉＯ２層を積層し、（ｇ） （ｆ）工程による
とＳｉＯ２層と（ｅ）工程によるポリシリコン膜をエッ
チングして、ゲート電極の側部に、上記ポリシリコン膜
の残部からなるゲート電極延出部と、上記ＳｉＯ２層の
残部とからなるサイドウォールを形成し、（ｈ） 上記
サイドウォールをマスクとして、第２導電型用イオンを
用いてドーピングを行い、熱処理を実施して、ソース・
ドレイン拡散領域を形成する、ことからなる半導体装置
の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116155A JP2633104B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
| TW080106374A TW201360B (ja) | 1991-05-21 | 1991-08-13 | |
| EP91307605A EP0514602B1 (en) | 1991-05-21 | 1991-08-16 | MOSFET channel structure and method of fabrication |
| DE69129453T DE69129453T2 (de) | 1991-05-21 | 1991-08-16 | MOSFET-Kanalstruktur und Verfahren zur Herstellung |
| KR1019910015037A KR100214297B1 (ko) | 1991-05-21 | 1991-08-29 | 반도체장치의 제조방법 |
| US07/958,451 US5244823A (en) | 1991-05-21 | 1992-10-07 | Process for fabricating a semiconductor device |
| US08/070,620 US5401994A (en) | 1991-05-21 | 1993-06-02 | Semiconductor device with a non-uniformly doped channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116155A JP2633104B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343437A true JPH04343437A (ja) | 1992-11-30 |
| JP2633104B2 JP2633104B2 (ja) | 1997-07-23 |
Family
ID=14680135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116155A Expired - Fee Related JP2633104B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP2633104B2 (ja) |
| KR (1) | KR100214297B1 (ja) |
| DE (1) | DE69129453T2 (ja) |
| TW (1) | TW201360B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
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| DE69413960T2 (de) * | 1994-07-18 | 1999-04-01 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung |
| EP0707346A1 (en) * | 1994-10-11 | 1996-04-17 | Advanced Micro Devices, Inc. | Method for fabricating an integrated circuit |
| US5593907A (en) * | 1995-03-08 | 1997-01-14 | Advanced Micro Devices | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
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|---|---|---|---|---|
| DE3279662D1 (en) * | 1981-12-30 | 1989-06-01 | Thomson Components Mostek Corp | Triple diffused short channel device structure |
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| JPH0834310B2 (ja) * | 1987-03-26 | 1996-03-29 | 沖電気工業株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-05-21 JP JP3116155A patent/JP2633104B2/ja not_active Expired - Fee Related
- 1991-08-13 TW TW080106374A patent/TW201360B/zh active
- 1991-08-16 EP EP91307605A patent/EP0514602B1/en not_active Expired - Lifetime
- 1991-08-16 DE DE69129453T patent/DE69129453T2/de not_active Expired - Fee Related
- 1991-08-29 KR KR1019910015037A patent/KR100214297B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
| US6921933B2 (en) | 1999-05-14 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69129453T2 (de) | 1998-12-03 |
| JP2633104B2 (ja) | 1997-07-23 |
| TW201360B (ja) | 1993-03-01 |
| EP0514602A1 (en) | 1992-11-25 |
| EP0514602B1 (en) | 1998-05-20 |
| DE69129453D1 (de) | 1998-06-25 |
| KR100214297B1 (ko) | 1999-08-02 |
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