JPH09200041A - 多数決演算処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、多数決論理演算回路などを使用す
ることなく、かつシフトレジスタの数を半減させたま
ま、データブロックの多数決判定処理を可能にし、回路
規模、消費電力、製造コストなどを低減させる。 【解決手段】 第１演算回路２_-1と、第２演算回路２_-2
とによって、データ入力端子４に入力された１番目のデ
ータブロックないし３番目のデータブロックを順次、取
り込みシフトしながら、多数決演算を行なって、前記１
番目のデータブロックないし３番目のデータブロックを
構成する各ビットが“１”か“０”かを判定し、３番目
のデータブロックの最終ビットを取り込んで判定を行な
った後、第２演算回路２_-2に記憶しているデータを多数
決論理判定済みの並列データとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信で使
用される多数決演算処理回路に関し、殊に複数の同一デ
ータを取り込み、多数決によって正しいデータを再生す
る多数決演算処理回路に関する。

【０００２】

【従来の技術】デジタル通信で使用される多数決演算処
理回路として、従来、図７に示す回路が知られている。
この図に示す多数決演算処理回路１０１は、受信データ
ブロック長の容量を持ち、受信したデータを取り込んで
順次、シフトする第１シフトレジスタ１０２と、この第
１シフトレジスタ１０２と同じ容量を持ち、前記第１シ
フトレジスタ１０２から出力されるデータを取り込んで
順次、シフトする第２シフトレジスタ１０３と、この第
２シフトレジスタ１０３と同じ容量を持ち、前記第２シ
フトレジスタ１０３から出力されるデータを取り込んで
順次、シフトする第３シフトレジスタ１０４と、この第
３シフトレジスタ１０４と同じ容量を持ち、前記第３シ
フトレジスタ１０４から出力されるデータを取り込んで
順次、シフトする第４シフトレジスタ１０５とを備えて
いる。さらに、この多数決演算処理回路１０１は、受信
した５番目のデータブロックと前記第１シフトレジスタ
１０２から出力される４番目のデータブロックないし前
記第４シフトレジスタ１０５から出力される１番目のデ
ータブロックとに対し、各ビット毎に多数決演算を行な
って前記１番目のデータブロックないし５番目のデータ
ブロックを構成する各ビットが“１”か、“０”かを判
定して、判定結果を出力する多数決論理演算回路１０６
と、前記第１シフトレジスタ１０２ないし前記第４シフ
トレジスタ１０５と同じ容量を持ち、前記多数決論理演
算回路１０６から出力される判定結果を示すデータブロ
ックを取り込んで順次、シフトした後、これを並列デー
タとして出力するシフトレジスタ１０７とを備えてい
る。

【０００３】この構成において、同一の内容となってい
る１番目のデータブロックないし５番目のデータブロッ
クを受信して、これら１番目のデータブロックないし５
番目のデータブロックの多数決論理演算を行なう際、１
番目のデータブロックないし４番目のデータブロックを
順次、取り込み、これを第１シフトレジスタ１０２ない
し第４シフトレジスタ１０５によって順次、シフトしな
がら、前記１番目のデータブロックないし４番目のデー
タブロックと同一の内容となっている５番目のデータブ
ロックを取り込むとき、多数決論理演算回路１０６によ
って５番目のデータブロックと、前記第４シフトレジス
タ１０５から出力される１番目のデータブロックないし
前記第１シフトレジスタ１０２から出力される４番目の
データブロックとに対し、各ビット毎に多数決演算を行
なって前記１番目のデータブロックないし５番目のデー
タブロックを構成する各ビットが“１”か、“０”かを
判定する。そして、この動作と並行して、シフトレジス
タ１０７により、前記多数決論理演算回路１０６から出
力される判定結果を“１”ビット単位で順次、取り込み
ながらシフトして、データブロックの最終ビットを取り
込んだ後、記憶しているデータを前記１番目のデータブ
ロックないし５番目のデータブロックに対する多数決論
理判定済みの並列データとして出力する。しかしなが
ら、図７に示す多数決演算処理回路１０１においては、
１番目のデータブロックないし４番目のデータブロック
を第１シフトレジスタ１０２ないし第４シフトレジスタ
１０５に記憶させた状態で、５番目のデータブロックを
取り込んだとき、多数決論理演算回路１０６によって前
記１番目のデータブロックないし５番目のデータブロッ
クを構成する各ビットが“１”か、“０”かを判定し
て、判定結果をシフトレジスタ１０７に順次、格納し
て、並列データにするようにしているので、データブロ
ックの数だけシフトレジスタを必要とするのみならず、
多数決論理演算回路１０６などを必要とし、その分だ
け、回路規模、消費電力、製造コストなどが増大してし
まうという問題があった。本発明は上記の事情に鑑み、
多数決論理演算回路などを使用することなく、かつシフ
トレジスタの数を半減させたまま、データブロックの多
数決判定処理を可能にして、回路規模、消費電力、製造
コストなどを低減させることができる多数決演算処理回
路を提供することを目的としている。

【０００４】

【課題を解決する為の手段】上記の目的を達成するため
に本発明による多数決演算処理回路は、請求項１では、
データ入力端子に入力された１ビット以上の同一内容を
持つ（２Ｎ−１）個のデータブロック（但し、Ｎは１を
越える整数）を取込み、これら（２Ｎ−１）個のデータ
ブロックを構成する各ビットが“１”か、“０”かを多
数決判定する多数決演算処理回路において、前記データ
ブロックの長さと同じ長さを持つシフトレジスタを有
し、前記データ入力端子に入力されたデータブロックと
自回路内のシフトレジスタに保持されているそれまでの
データブロックとの論理和をとり、論理和結果を自回路
内の前記シフトレジスタに再保持する第１演算回路と、
前記データブロックの長さと同じ長さを持つシフトレジ
スタを有し、前記データ入力端子に入力されたデータブ
ロックと前段の演算回路内にあるシフトレジスタに保持
されているそれまでのデータブロックとの論理積をとっ
た後、この論理積結果と自回路内のシフトレジスタに保
持されているそれまでのデータブロックとの論理和をと
った後、論理和結果を自回路内の前記シフトレジスタに
再保持する第２ないし第Ｎ演算回路とを備え、前記第Ｎ
演算回路のシフトレジスタに保持されているデータブロ
ックを誤り訂正後のデータブロックとすることを特徴と
している。

【０００５】また、請求項２では、請求項１に記載の多
数決演算処理回路において、前記第１ないし第Ｎ演算回
路を構成する各シフトレジスタとして、リセット付きの
シフトレジスタを使用し、前記データ入力端子に入力さ
れる誤り訂正対象となる（２Ｎ−１）個のデータブロッ
クのうち、最初のデータブロックが入力される前に、前
記各シフトレジスタにリセット信号を供給して、これら
の各シフトレジスタをリセットすることを特徴としてい
る。

【０００６】また、請求項３では、請求項１に記載の多
数決演算処理回路において、前記第１ないし第Ｎ演算回
路を構成する各シフトレジスタとして、リセット機能を
持たないシフトレジスタを使用するとともに、これらシ
フトレジスタの出力と初期化信号との論理積をとってシ
フトレジスタの入力側に戻すアンドゲートを使用し、前
記データ入力端子に入力される誤り訂正対象となる（２
Ｎ−１）個のデータブロックが入力される際、最初のデ
ータブロックが入力されている間に、前記各アンドゲー
トに初期化信号を入力してシフトレジスタの入力側に値
“０”のデータブロックを戻すことを特徴としている。

【０００７】

【発明の実施の形態】以下、本発明を図面に示した実施
例に基づいて詳細に説明する。図１は本発明による多数
決演算処理回路の第１実施例を示すブロック図である。

【０００８】この図に示す多数決演算処理回路１は、第
１演算回路２_-1と、第２演算回路２_-2とを備えており、
これら第１演算回路２_-1と、第２演算回路２_-2とによっ
て、データ入力端子４に入力された１番目のデータブロ
ックないし３番目のデータブロックを順次、取り込みシ
フトしながら、多数決演算を行なって、前記１番目のデ
ータブロックないし３番目のデータブロックを構成する
各ビットが“１”か“０”かを判定し、３番目のデータ
ブロックの最終ビットを取り込んで判定を行なった後、
第２演算回路２_-2に記憶しているデータを多数決論理判
定済みの並列データとして出力する。第１演算回路２_-1
は、処理対象となるデータブロックのブロック長と同じ
長さの容量を持ち、リセット端子５_-1r にリセット信号
が入力されたとき、それまで記憶している内容を“０”
に初期化し、クロック信号が入力されているとき、入力
端子５_-1i に入力されたデータブロックの各ビットを順
次、取り込みながらシフトして、出力端子５_-10 から出
力するシフトレジスタ５_-1と、データ入力端子４に入力
されたデータブロックの各ビットと前記シフトレジスタ
５_-1の出力端子５_-10 から出力されるデータブロックの
各ビットとの論理和をとり、前記シフトレジスタ５_-1の
入力端子５_-1i に供給するオアゲート６_-1とを備えてい
る。

【０００９】そして、クロック信号が入力されていると
き、シフトレジスタ５_-1に記憶されているそれまでのデ
ータブロックの各ビットを出力端子５_-10 から順次、出
力して前記第２演算回路２_-2に供給するとともに、デー
タ入力端子４に入力されたデータブロックの各ビットと
シフトレジスタ５_-1に記憶されているそれまでのデータ
ブロックの各ビットとの論理和をとって、これをシフト
レジスタ５_-1に順次、記憶させる。第２演算回路２
_-2は、処理対象となるデータブロックのブロック長と同
じ長さの容量を持ち、リセット端子５_-2r にリセット信
号が入力されたとき、それまで記憶している内容を
“０”に初期化し、クロック信号が入力されていると
き、入力端子５_-2i に入力されたデータブロックの各ビ
ットを順次、取り込みながらシフトして、出力端子５
_-20 から出力するシフトレジスタ５_-2と、前記データ入
力端子４に入力されたデータブロックの各ビットと前記
第１演算回路２_-1から出力されるデータブロックの各ビ
ットとの論理積をとるアンドゲート７_-2と、このアンド
ゲート７_-2から出力されるデータブロックの各ビットと
前記シフトレジスタ５_-2の出力端子５_-20 から出力され
るデータブロックの各ビットとの論理和をとり、前記シ
フトレジスタ５_-2の入力端子５_-2i に供給するオアゲー
ト６_-2とを備えている。

【００１０】そして、クロック信号が入力されていると
き、シフトレジスタ５_-2に記憶されているそれまでのデ
ータブロックの各ビットを出力端子５_-20 から順次、出
力するとともに、前記データ入力端子４に入力されたデ
ータブロックの各ビットと、前記第１演算回路２_-1から
出力されるデータブロックの各ビットとの論理積をと
り、さらにこの論理積によって得られる各ビットと、シ
フトレジスタ５_-2に記憶されているそれまでのデータブ
ロックの各ビットとの論理和をとって、これをシフトレ
ジスタ５_-2に順次、記憶させ、最後のビットを処理した
とき、前記シフトレジスタ５_-2に記憶されているデータ
を多数決論理判定済みの並列データとして出力する。

【００１１】次に、図１に示すブロック図および図２に
示す表を参照しながら、この実施例の動作を説明する。
まず、第１演算回路２_-1のシフトレジスタ５_-1と、第２
演算回路２_-2のシフトレジスタ５_-2とにリセット信号が
供給されて、これら各シフトレジスタ５_-1、５_-2に記憶
されているデータが全て“０”に初期化されて、処理対
象となっているデータブロックの受け入れ準備が行われ
る。この後、データ入力端子４に入力される、同一内容
にされた予め設定されているビット数のデータブロック
のうち、１番目のデータブロック（以下、このデータブ
ロックをデータブロックＡと称する）がビット単位で順
次、入力されながら、第１演算回路２_-1を構成するシフ
トレジスタ５_-2と、第２演算回路２_-2のシフトレジスタ
５_-2とにクロック信号が入力されれば、第１演算回路２
_-1のオアゲート６_-1によって、第１演算回路２_-1のシフ
トレジスタ５_-1に記憶されている全てのビットが“０”
となったデータブロックの各ビットと、前記データ入力
端子４に入力されているデータブロックＡの各ビットと
の論理和が演算され、この演算結果（全てのビットがデ
ータブロックＡのビットと同じになったデータブロッ
ク）が第１演算回路２_-1のシフトレジスタ５_-1に記憶さ
れる。

【００１２】また、この動作と並行して、第１演算回路
２_-1から出力されるデータブロック、すなわち全てのビ
ットが“０”となったデータブロックの各ビットと、前
記データ入力端子４に入力されているデータブロックＡ
の各ビットとの論理積が演算され、この演算結果（全て
のビットが“０”になったデータブロック）と、第２演
算回路２_-2のシフトレジスタ５_-2に記憶されている全て
のビットが“０”となったデータブロックとの論理和が
演算され、この演算結果（全てのビットが“０”となっ
たデータブロック）が第２演算回路２_-2のシフトレジス
タ５_-2に記憶される。これによって、データ入力端子４
にデータブロックＡの最終ビットが入力された後では、
図２の表にある“Ａ欄”に示す如く、第１演算回路２_-1
のシフトレジスタ５_-1にデータブロックＡの内容が記憶
され、第２演算回路２_-2のシフトレジスタ５_-2に全ての
ビットが“０”になったデータブロックが記憶される。

【００１３】次に、データ入力端子４に、前記データブ
ロックＡと同じ内容にされた２番目のデータブロック
（以下、このデータブロックをデータブロックＢと称す
る）がビット単位で順次、入力されれば、第１演算回路
２_-1のオアゲート６_-1によって、第１演算回路２_-1のシ
フトレジスタ５_-1に記憶されているデータブロックＡの
各ビットと、前記データ入力端子４に入力されているデ
ータブロックＢの各ビットとの論理和が演算され、この
演算結果（相対するビットの論理和（Ａ＋Ｂ）を示すデ
ータブロック（Ａ＋Ｂ））が第１演算回路２_-1のシフト
レジスタ５_-1に記憶される。また、この動作と並行し
て、第１演算回路２_-1から出力されるデータブロックＡ
の各ビットと、前記データ入力端子４に入力されている
データブロックＢの各ビットとの論理積が演算され、こ
の演算結果（相対するビットの論理積（Ａ・Ｂ）を示す
データブロック（Ａ・Ｂ））の各ビットと、第２演算回
路２_-2のシフトレジスタ５_-2に記憶されている全てのビ
ットが“０”となったデータブロックの各ビットとの論
理和が演算され、この演算結果（データブロック（Ａ・
Ｂ））が第２演算回路２_-2のシフトレジスタ５_-2に記憶
される。これによって、前記データ入力端子４にデータ
ブロックＢの最終ビットが入力された後では、図２の表
にある“Ｂ欄”に示す如く、第１演算回路２_-1のシフト
レジスタ５_-1にデータブロック（Ａ＋Ｂ）が記憶され、
第２演算回路２_-2のシフトレジスタ５_-2にデータブロッ
ク（Ａ・Ｂ）が記憶される。

【００１４】次に、前記データ入力端子４に、前記デー
タブロックＡおよび前記データブロックＢと同じ内容に
された３番目のデータブロック（以下、このデータブロ
ックをデータブロックＣと称する）がビット単位で順
次、入力されれば、第１演算回路２_-1のオアゲート６_-1
によって、第１演算回路２_-1のシフトレジスタ５_-1に記
憶されているデータブロック（Ａ＋Ｂ）の各ビットと、
前記データ入力端子４に入力されているデータブロック
Ｃの各ビットとの論理和が演算され、この演算結果（相
対するビットの論理和（Ａ＋Ｂ＋Ｃ）を示すデータブロ
ック（Ａ＋Ｂ＋Ｃ））が第１演算回路２_-1のシフトレジ
スタ５_-1に記憶される。また、この動作と並行して、第
１演算回路２_-1から出力されるデータブロック（Ａ＋
Ｂ）の各ビットと、前記データ入力端子４に入力されて
いるデータブロックＣの各ビットとの論理積が演算さ
れ、この演算結果（相対するビットの論理積（Ａ＋Ｂ）
・Ｃを示すデータブロック（Ａ＋Ｂ）・Ｃ）の各ビット
と、第２演算回路２_-2のシフトレジスタ５_-2に記憶され
ているデータブロック（Ａ・Ｂ）の各ビットとの論理和
が演算され、この演算結果（相対するビットの論理和
（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ）を示すデータブロック（Ａ
・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ））が第２演算回路２_-2のシフト
レジスタ５_-2に記憶される。

【００１５】これによって、前記データ入力端子４にデ
ータブロックＣの最終ビットが入力された後では、図２
の表にある“Ｃ欄”に示す如く、第１演算回路２_-1のシ
フトレジスタ５_-1にデータブロック（Ａ＋Ｂ＋Ｃ）の内
容が記憶され、第２演算回路２_-2のシフトレジスタ５_-2
にデータブロック（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ）が記憶さ
れ、これが前記データブロックＡ、前記データブロック
Ｂ、前記データブロックＣに対する多数決論理判定済み
の並列データとして出力される。この場合、前記データ
ブロックＡの各ビット、前記データブロックＢの各ビッ
ト、前記データブロックＣの各ビットのうち、対応する
ビット、例えば１ビット目のビットが全て“１”になっ
ていれば、前記第２演算回路２_-2のシフトレジスタ５_-2
に記憶されているデータブロック（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ
・Ａ）の１ビット目の値として、次式に示す値のビット
が出力される。 Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ ＝１・１＋１・１＋１・１ ＝１＋１＋１ ＝１ また、これら１ビット目のビットのうち、いずれか１つ
ののビット、例えばデータブロックＡの１ビット目のビ
ットが“０”になっていれば、前記第２演算回路２_-2の
シフトレジスタ５_-2に記憶されているデータブロック
（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ）の１ビット目の値として、
次式に示す値のビットが出力される。 Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ ＝０・１＋１・１＋１・０ ＝０＋１＋０ ＝１ また、これら１ビット目のビットのうち、いずれか２つ
ののビット、例えばデータブロックＡの１ビット目のビ
ットと、データブロックＢの１ビット目のビットとが
“０”になっていれば、前記第２演算回路２_-2のシフト
レジスタ５_-2に記憶されているデータブロック（Ａ・Ｂ
＋Ｂ・Ｃ＋Ｃ・Ａ）の１ビット目の値として、次式に示
す値のビットが出力される。 Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ ＝０・０＋０・１＋１・０ ＝０＋０＋０ ＝０ さらに、これら１ビット目のビット、すなわちデータブ
ロックＡの１ビット目のビットと、データブロックＢの
１ビット目のビットと、データブロックＣの１ビット目
のビットとが全て“０”になっていれば、前記第２演算
回路２_-2のシフトレジスタ５_-2に記憶されているデータ
ブロック（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ）の１ビット目の値
として、次式に示す値のビットが出力される。 Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ ＝０・０＋０・０＋０・０ ＝０＋０＋０ ＝０ これらの結果から明らかなように、前記データ入力端子
４に入力されたデータブロックＡ、データブロックＢ、
データブロックＣの各ビットにおいて、少なくとも２つ
のデータブロックのビット情報が共通であれば、これら
各ビットの共通ビットの内容、すなわちデータブロック
Ａ、データブロックＢ、データブロックＣの各ビットに
対し、対応するビット毎に、多数決判定した結果が第２
演算回路２_-2のシフトレジスタ５_-2に格納され、これが
並列データとして、出力される。

【００１６】このようにこの実施例においては、第１演
算回路２_-1と、第２演算回路２_-2とによって、データ入
力端子４に入力された１番目のデータブロックないし３
番目のデータブロックを順次、取り込みシフトしなが
ら、多数決演算を行なって、前記１番目のデータブロッ
クないし３番目のデータブロックを構成する各ビットが
“１”か“０”かを判定し、３番目のデータブロックの
最終ビットを取り込んで判定を行なった後、第２演算回
路２_-2に記憶しているデータを多数決論理判定済みの並
列データとして出力するようにしたので、多数決論理演
算回路などを使用することなく、かつシフトレジスタの
数を半減させたまま、データブロックの多数決判定処理
を可能にして、回路規模、消費電力、製造コストなどを
低減させることができる。

【００１７】図３は本発明による多数決演算処理回路の
第２実施例を示すブロック図である。なお、この図にお
いて、図１に示す各部と同じ部分には、同じ符号が付し
てある。この図に示す多数決演算処理回路１ｂは、第１
演算回路２_-1と、第２演算回路２_-2と、第３演算回路２
_-3とを備えており、これら第１演算回路２_-1ないし第３
演算回路２_-3によって、データ入力端子４に入力された
１番目のデータブロックないし５番目のデータブロック
を順次、取り込み、シフトしながら、多数決演算を行な
って、前記１番目のデータブロックないし５番目のデー
タブロックを構成する各ビットが“１”か“０”かを判
定し、５番目のデータブロックの最終ビットを取り込ん
で判定を行なった後、第３演算回路２_-3に記憶している
データを多数決論理判定済みの並列データとして出力す
る。第１演算回路２_-1は、処理対象となるデータブロッ
クのブロック長と同じ長さの容量を持ち、リセット端子
４にリセット信号が入力されたとき、それまで記憶して
いる内容を“０”に初期化し、クロック信号が入力され
ているとき、入力端子５_-1r に入力されたデータブロッ
クの各ビットを順次、取り込みながらシフトして、出力
端子５_-10 から出力するシフトレジスタ５_-1と、データ
入力端子４に入力されたデータブロックの各ビットと前
記シフトレジスタ５_-1の出力端子５_-10 から出力される
データブロックの各ビットとの論理和をとり、前記シフ
トレジスタ５_-1の入力端子５_-1i に供給するオアゲート
６_-1とを備えている。

【００１８】そして、クロック信号が入力されていると
き、シフトレジスタ５_-1に記憶されているそれまでのデ
ータブロックの各ビットを出力端子５_-10 から順次、出
力して前記第２演算回路２_-2に供給するとともに、デー
タ入力端子４に入力されたデータブロックの各ビットと
シフトレジスタ５_-1に記憶されているそれまでのデータ
ブロックの各ビットとの論理和をとって、これをシフト
レジスタ５_-1に順次、記憶させる。第２演算回路２
_-2は、処理対象となるデータブロックのブロック長と同
じ長さの容量を持ち、リセット端子５_-2r にリセット信
号が入力されたとき、それまで記憶している内容を
“０”に初期化し、クロック信号が入力されていると
き、入力端子５_-2i に入力されたデータブロックの各ビ
ットを順次、取り込みながらシフトして、出力端子５
_-20 から出力するシフトレジスタ５_-2と、データ入力端
子４に入力されたデータブロックの各ビットと前記第１
演算回路２_-1から出力されるデータブロックの各ビット
との論理積をとるアンドゲート７_-2と、このアンドゲー
ト７_-2から出力されるデータブロックの各ビットと前記
シフトレジスタ５_-2の出力端子５_-20 から出力されるデ
ータブロックの各ビットとの論理和をとり、前記シフト
レジスタ５_-2の入力端子５_-2i に供給するオアゲート６
_-2とを備えている。

【００１９】そして、クロック信号が入力されていると
き、シフトレジスタ５_-2に記憶されているそれまでのデ
ータブロックの各ビットを出力端子５_-20 から順次、出
力して前記第３演算回路２_-3に供給するとともに、デー
タ入力端子４に入力されたデータブロックの各ビット
と、前記第１演算回路２_-1から出力されるデータブロッ
クの各ビットとの論理積をとり、さらにこの論理積によ
って得られる各ビットと、シフトレジスタ５_-2に記憶さ
れているそれまでのデータブロックの各ビットとの論理
和をとって、これをシフトレジスタ５_-2に順次、記憶さ
せる。第３演算回路２_-3は、処理対象となるデータブロ
ックのブロック長と同じ長さの容量を持ち、リセット端
子５ _-3rにリセット信号が入力されたとき、それまで記
憶している内容を“０”に初期化し、クロック信号が入
力されているとき、入力端子５_-3i に入力されたデータ
ブロックの各ビットを順次、取り込みながらシフトし
て、出力端子５ _-3Oから出力するシフトレジスタ５
_-3と、データ入力端子４に入力されたデータブロックの
各ビットと前記第２演算回路２_-2から出力されるデータ
ブロックの各ビットとの論理積をとるアンドゲート７_-3
と、このアンドゲート７_-3から出力されるデータブロッ
クの各ビットと前記シフトレジスタ５_-3の出力端子５
_-3Oから出力されるデータブロックの各ビットとの論理
和をとり、前記シフトレジスタ５_-3の入力端子５_-3i に
供給するオアゲート６_-3とを備えている。

【００２０】そして、クロック信号が入力されていると
き、シフトレジスタ５_-3に記憶されているそれまでのデ
ータブロックの各ビットを出力端子５ _-3Oから順次、出
力するとともに、データ入力端子４に入力されたデータ
ブロックの各ビットと、前記第２演算回路２_-2から出力
されるデータブロックの各ビットとの論理積をとり、さ
らにこの論理積によって得られる各ビットと、シフトレ
ジスタ５_-3に記憶されているそれまでのデータブロック
の各ビットとの論理和をとって、これをシフトレジスタ
５_-3に順次、記憶させ、最後のビットを処理したとき、
前記シフトレジスタ５_-3に記憶されているデータを多数
決論理判定済みの並列データとして出力する。

【００２１】次に、図３に示すブロック図および図４に
示す表を参照しながら、この実施例の動作を説明する。
まず、第１演算回路２_-1のシフトレジスタ５_-1と、第２
演算回路２_-2のシフトレジスタ５_-3と、第３演算回路２
_-3のシフトレジスタ５_-3とにリセット信号が供給され
て、これら各シフトレジスタ５_-1、５_-2、５_-3に記憶さ
れているデータが全て“０”に初期化されて、処理対象
となっているデータブロックの受け入れ準備が行われ
る。この後、データ入力端子４に入力される、同一内容
にされた予め設定されているビット数のデータブロック
のうち、１番目のデータブロック（以下、このデータブ
ロックをデータブロックＡと称する）がビット単位で順
次、入力されながら、第１演算回路２_-1を構成するシフ
トレジスタ５_-1と、第２演算回路２_-2のシフトレジスタ
５_-2と、第３演算回路２_-3のシフトレジスタ５_-3とにク
ロック信号が入力されれば、図１に示す多数決演算処理
回路１の動作と同様にして、データブロックＡの最終ビ
ットが入力された後では、第１演算回路２_-1と、第２演
算回路２_-2と、第３演算回路２_-3とによって前記データ
ブロックＡが処理されて、図４の表にある“Ａ欄”に示
す如く、第１演算回路２_-1のシフトレジスタ５_-1にデー
タブロックＡが記憶され、第２演算回路２_-2のシフトレ
ジスタ５_-2および第３演算回路２_-3のシフトレジスタ５
_-3に全てのビットが“０”になったデータブロックが記
憶される。

【００２２】次いで、データ入力端子４に、前記データ
ブロックＡと同じ内容にされた２番目のデータブロック
（以下、このデータブロックをデータブロックＢと称す
る）がビット単位で順次、入力されれば、データブロッ
クＢの最終ビットが入力された後では、図４の表にある
“Ｂ欄”に示す如く、第１演算回路２_-1のシフトレジス
タ５_-1にデータブロック（Ａ＋Ｂ）が記憶され、第２演
算回路２_-2のシフトレジスタ５_-2にデータブロック（Ａ
・Ｂ）が記憶され、さらに第３演算回路２_-3のシフトレ
ジスタ５_-3に全てのビットが“０”になったデータブロ
ックが記憶される。この後、データ入力端子４に、前記
データブロックＡ、Ｂと同じ内容にされた３番目のデー
タブロック（以下、このデータブロックをデータブロッ
クＣと称する）がビット単位で順次、入力されれば、デ
ータブロックＣの最終ビットが入力された後では、図４
の表にある“Ｃ欄”に示す如く、第１演算回路２_-1のシ
フトレジスタ５_-1にデータブロック（Ａ＋Ｂ＋Ｃ）が記
憶され、第２演算回路２_-2のシフトレジスタ５_-2にデー
タブロック（Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ）が記憶され、さ
らに第３演算回路２_-3のシフトレジスタ５_-3にデータブ
ロック（Ａ・Ｂ・Ｃ）が記憶される。

【００２３】次いで、データ入力端子４に、前記データ
ブロックＡ、Ｂ、Ｃと同じ内容にされた４番目のデータ
ブロック（以下、このデータブロックをデータブロック
Ｄと称する）がビット単位で順次、入力されれば、デー
タブロックＤの最終ビットが入力された後では、図４の
表にある“Ｄ欄”に示す如く、第１演算回路２_-1のシフ
トレジスタ５_-1にデータブロック（Ａ＋Ｂ＋Ｃ＋Ｄ）が
記憶され、第２演算回路２_-2のシフトレジスタ５_-2にデ
ータブロック｛（Ａ・Ｂ＋Ａ・Ｃ＋Ａ・Ｄ）＋（Ｂ・Ｃ
＋Ｂ・Ｄ）＋Ｃ・Ｄ｝が記憶され、さらに第３演算回路
２_-3のシフトレジスタ５_-3にデータブロック｛（Ａ・Ｂ
・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｃ・Ｄ）＋Ｂ・Ｃ・Ｄ｝が記憶
される。この後、データ入力端子４に、前記データブロ
ックＡ、Ｂ、Ｃ、Ｄと同じ内容にされた５番目のデータ
ブロック（以下、このデータブロックをデータブロック
Ｅと称する）がビット単位で順次、入力されれば、デー
タブロックＥの最終ビットが入力された後では、図４の
表にある“Ｅ欄”に示す如く、第１演算回路２_-1のシフ
トレジスタ５_-1にデータブロック（Ａ＋Ｂ＋Ｃ＋Ｄ＋
Ｅ）が記憶され、第２演算回路２_-2のシフトレジスタ５
_-2にデータブロック｛（Ａ・Ｂ＋Ａ・Ｃ＋Ａ・Ｄ＋Ａ・
Ｅ）＋（Ｂ・Ｃ＋Ｂ・Ｄ＋Ｂ・Ｅ）＋（Ｃ・Ｄ＋Ｃ・
Ｅ）＋Ｄ・Ｅ｝が記憶され、さらに第３演算回路２_-3の
シフトレジスタ５_-3にデータブロック｛（Ａ・Ｂ・Ｃ＋
Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ＋Ａ
・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ）
＋Ｃ・Ｄ・Ｅ｝が記憶され、この第３演算回路２_-3のシ
フトレジスタ５_-3に記憶されているデータブロック
｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ
＋Ａ・Ｃ・Ｅ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・
Ｅ＋Ｂ・Ｄ・Ｅ）＋Ｃ・Ｄ・Ｅ｝が前記データブロック
Ａ、前記データブロックＢ、前記データブロックＣ、前
記データブロックＤ、前記データブロックＥに対する多
数決論理判定済みの並列データとして出力される。

【００２４】この場合、前記データブロックＡの各ビッ
ト、前記データブロックＢの各ビット、前記データブロ
ックＣの各ビット、前記データブロックＤの各ビット、
前記データブロックＥの各ビットのうち、対応するビッ
ト、例えば１ビット目のビットが全て“１”になってい
れば、前記第３演算回路２_-3のシフトレジスタ５_-3に記
憶されているデータブロック｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・
Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ＋Ａ・Ｄ・
Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ）＋Ｃ・
Ｄ・Ｅ｝の１ビット目の値として、次式に示す値のビッ
トが出力される。 ｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ） ＋Ｃ・Ｄ・Ｅ｝ ＝｛（１・１・１＋１・１・１＋１・１・１＋１・１・１＋１・１・１ ＋１・１・１）＋（１・１・１＋１・１・１＋１・１・１） ＋１・１・１ ＝｛（１＋１＋１＋１＋１＋１）＋（１＋１＋１）＋１｝ ＝｛（１）＋（１）＋１｝ ＝１ また、これら１ビット目のビットのうち、例えばデータ
ブロックＡの１ビット目のビットが“０”になっていれ
ば、前記第３演算回路２_-3のシフトレジスタ５_-3に記憶
されているデータブロック｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ
＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ＋Ａ・Ｄ・Ｅ）
＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ）＋Ｃ・Ｄ・
Ｅ｝の１ビット目の値として、次式に示す値のビットが
出力される。 ｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ） ＋Ｃ・Ｄ・Ｅ｝ ＝｛（０・１・１＋０・１・１＋０・１・１＋０・１・１＋０・１・１ ＋０・１・１）＋（１・１・１＋１・１・１＋１・１・１） ＋１・１・１｝ ＝｛（０＋０＋０＋０＋０＋０）＋（１＋１＋１）＋１｝ ＝｛（０）＋（１）＋１｝ ＝１ また、これら１ビット目のビットのうち、例えばデータ
ブロックＡの１ビット目のビットおよびデータブロック
Ｂの１ビット目のビットが“０”になっていれば、前記
第３演算回路２_-3のシフトレジスタ５_-3に記憶されてい
るデータブロック｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ
・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ＋Ａ・Ｄ・Ｅ）＋（Ｂ・
Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ）＋Ｃ・Ｄ・Ｅ｝の１
ビット目の値として、次式に示す値のビットが出力され
る。 ｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ） ＋Ｃ・Ｄ・Ｅ｝ ＝｛（０・０・１＋０・０・１＋０・０・１＋０・１・１＋０・１・１ ＋０・１・１）＋（０・１・１＋０・１・１＋０・１・１） ＋１・１・１｝ ＝｛（０＋０＋０＋０＋０＋０）＋（０＋０＋０）＋１｝ ＝｛（０）＋（０）＋１｝ ＝１ また、これら１ビット目のビットのうち、例えばデータ
ブロックＡの１ビット目のビット、データブロックＢの
１ビット目のビットおよびデータブロックＣの１ビット
目のビットが“０”になっていれば、前記第３演算回路
２_-3のシフトレジスタ５_-3に記憶されているデータブロ
ック｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ
・Ｄ＋Ａ・Ｃ・Ｅ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・
Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ）＋Ｃ・Ｄ・Ｅ｝の１ビット目の値
として、次式に示す値のビットが出力される。 ｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ） ＋Ｃ・Ｄ・Ｅ｝ ＝｛（０・０・０＋０・０・１＋０・０・１＋０・０・１＋０・０・１ ＋０・１・１）＋（０・０・１＋０・０・１＋０・１・１） ＋０・１・１｝ ＝｛（０＋０＋０＋０＋０＋０）＋（０＋０＋０）＋０｝ ＝｛（０）＋（０）＋０｝ ＝０ また、これら１ビット目のビットのうち、例えばデータ
ブロックＡの１ビット目のビット、データブロックＢの
１ビット目のビット、データブロックＣの１ビット目の
ビットおよびデータブロックＤの１ビット目のビットが
“０”になっていれば、前記第３演算回路２_-3のシフト
レジスタ５_-3に記憶されているデータブロック｛（Ａ・
Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ
・Ｅ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・
Ｄ・Ｅ）＋Ｃ・Ｄ・Ｅ｝の１ビット目の値として、次式
に示す値のビットが出力される。 ｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ） ＋Ｃ・Ｄ・Ｅ｝ ＝｛（０・０・０＋０・０・０＋０・０・１＋０・０・０＋０・０・１ ＋０・０・１）＋（０・０・０＋０・０・１＋０・０・１） ＋０・０・１｝ ＝｛（０＋０＋０＋０＋０＋０）＋（０＋０＋０）＋０｝ ＝｛（０）＋（０）＋０｝ ＝０ また、これら１ビット目のビットのうち、例えばデータ
ブロックＡの１ビット目のビット、データブロックＢの
１ビット目のビット、データブロックＣの１ビット目の
ビット、データブロックＤの１ビット目のビットおよび
データブロックＥの１ビット目のビットが全て“０”に
なっていれば、前記第３演算回路２_-3のシフトレジスタ
５_-3に記憶されているデータブロック｛（Ａ・Ｂ・Ｃ＋
Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ＋Ａ
・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ）
＋Ｃ・Ｄ・Ｅ｝の１ビット目の値として、次式に示す値
のビットが出力される。 ｛（Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｄ＋Ａ・Ｂ・Ｅ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ ＋Ａ・Ｄ・Ｅ）＋（Ｂ・Ｃ・Ｄ＋Ｂ・Ｃ・Ｅ＋Ｂ・Ｄ・Ｅ） ＋Ｃ・Ｄ・Ｅ｝ ＝｛（０・０・０＋０・０・０＋０・０・０＋０・０・０＋０・０・０ ＋０・０・０）＋（０・０・０＋０・０・０＋０・０・０） ＋０・０・０｝ ＝｛（０＋０＋０＋０＋０＋０）＋（０＋０＋０）＋０｝ ＝｛（０）＋（０）＋０｝ ＝０ これらの結果から明らかなように、データ入力端子４に
入力されたデータブロックＡ、データブロックＢ、デー
タブロックＣ、データブロックＤ、データブロックＥの
各ビットにおいて、少なくとも３つのデータブロックの
ビット情報が共通であれば、これら各ビットの共通ビッ
トの内容、すなわちデータブロックＡ、データブロック
Ｂ、データブロックＣ、データブロックＤ、データブロ
ックＥの各ビットに対し、対応するビット毎に、多数決
判定した結果が第３演算回路２_-3のシフトレジスタ５_-3
に格納され、これが並列データとして、出力される。こ
のようにこの実施例においては、第１演算回路２_-1ない
し第３演算回路２_-3とによって、データ入力端子４に入
力された１番目のデータブロックないし５番目のデータ
ブロックを順次、取り込み、シフトしながら、多数決演
算を行なって、前記１番目のデータブロックないし５番
目のデータブロックを構成する各ビットが“１”か
“０”かを判定し、５番目のデータブロックの最終ビッ
トを取り込んで判定を行なった後、第３演算回路２_-3に
記憶しているデータを多数決論理判定済みの並列データ
として出力するようにしたので、多数決論理演算回路な
どを使用することなく、かつシフトレジスタの数を半減
させたまま、データブロックの多数決判定処理を可能に
して、回路規模、消費電力、製造コストなどを低減させ
ることができる。

【００２５】図５は本発明による多数決演算処理回路の
第３実施例を示すブロック図である。なお、この図にお
いて、図１および図３に示す各部と同じ部分には、同じ
符号が付してある。この図に示す多数決演算処理回路１
ｃは、第１演算回路２_-1、…、第Ｎ演算回路２_-Nを備え
ており、これら第１演算回路２_-1ないし第Ｎ演算回路２
_-Nによって、データ入力端子４に入力された１番目のデ
ータブロックないし（２Ｎ−１）番目のデータブロック
を順次、取り込み、シフトしながら、多数決演算を行な
って、前記１番目のデータブロックないし（２Ｎ−１）
番目のデータブロックを構成する各ビットが“１”か
“０”かを判定し、（２Ｎ−１）番目のデータブロック
の最終ビットを取り込んで判定を行なった後、第Ｎ演算
回路２_-Nに記憶しているデータを多数決論理判定済みの
並列データとして出力する。

【００２６】第１演算回路２_-1は、処理対象となるデー
タブロックのブロック長と同じ長さの容量を持ち、リセ
ット端子２ _-1rにリセット信号が入力されたとき、それ
まで記憶している内容を“０”に初期化し、クロック信
号が入力されているとき、入力端子５_-1i に入力された
データブロックの各ビットを順次、取り込みながらシフ
トして、出力端子５_-1O から出力するシフトレジスタ５
_-1と、データ入力端子４に入力されたデータブロックの
各ビットと前記シフトレジスタ５_-1の出力端子５_-1O か
ら出力されるデータブロックの各ビットとの論理和をと
り、前記シフトレジスタ５_-1の入力端子５_-1i に供給す
るオアゲート６_-1とを備えている。そして、クロック信
号が入力されているとき、シフトレジスタ５_-1に記憶さ
れているそれまでのデータブロックの各ビットを出力端
子５_-1O から順次、出力して第２演算回路２_-2に供給す
るとともに、データ入力端子４に入力されたデータブロ
ックの各ビットとシフトレジスタに記憶されているそれ
までのデータブロックの各ビットとの論理和をとって、
これをシフトレジスタ５_-1に順次、記憶させる。

【００２７】第２演算回路２_-2ないし第（Ｎ−１）演算
回路２_-(N-1)は各々、処理対象となるデータブロックの
ブロック長と同じ長さの容量を持ち、リセット端子５
_-1r、…、５_-(N-1)r にリセット信号が入力されたと
き、それまで記憶している内容を“０”に初期化し、ク
ロック信号が入力されているとき、入力端子５_-1i 、
…、５_-(N-1)i に入力されたデータブロックの各ビット
を順次、取り込みながらシフトして、出力端子５_-1O 、
…、５_-(N-1)o から出力するシフトレジスタ５_-1、…、
５_-(N-1)と、データ入力端子４に入力されたデータブロ
ックの各ビットと前段の演算回路から出力されるデータ
ブロックの各ビットとの論理積をとるアンドゲート
７_-1、…、７_-(N-1)と、これらのアンドゲート７_-1、
…、７_-(N-1)から出力されるデータブロックの各ビット
と前記シフトレジスタ５_-1、…、５_-(N-1)の出力端子５
_-1O 、…、５_-(N-1)o から出力されるデータブロックの
各ビットとの論理和をとり、前記シフトレジスタ５_-1、
…、５_-(N-1)の入力端子５_-1i 、…、５_-(N-1)i に供給
するオアゲート６_-1、…、６_-(N-1)とを備えている。

【００２８】そして、クロック信号が入力されていると
き、シフトレジスタ５_-1、…、５_-(N-1)に記憶されてい
るそれまでのデータブロックの各ビットを出力端子５
_-1O 、…、５_-(N-1)o から順次、出力して後段の演算回
路に供給するとともに、データ入力端子４に入力された
データブロックの各ビットと、前段の演算回路から出力
されるデータブロックの各ビットとの論理積をとり、さ
らにこの論理積によって得られる各ビットと、シフトレ
ジスタ５_-1、…、５_-(N-1)に記憶されているそれまでの
データブロックの各ビットとの論理和をとって、これを
各シフトレジスタ５_-1、…、５_-(N-1)に順次、記憶させ
る。第Ｎ演算回路２_-Nは、処理対象となるデータブロッ
クのブロック長と同じ長さの容量を持ち、リセット端子
５_-Nr にリセット信号が入力されたとき、それまで記憶
している内容を“０”に初期化し、クロック信号が入力
されているとき、入力端子５_-Ni に入力されたデータブ
ロックの各ビットを順次、取り込みながらシフトして、
出力端子５_-No から出力するシフトレジスタ５_-Nと、デ
ータ入力端子４に入力されたデータブロックの各ビット
と第（Ｎ−１）演算回路２_-(N-1)から出力されるデータ
ブロックの各ビットとの論理積をとるアンドゲート７_-N
と、このアンドゲート７_-Nから出力されるデータブロッ
クの各ビットと前記シフトレジスタ５_-Nの出力端子５
_-No から出力されるデータブロックの各ビットとの論理
和をとり、前記シフトレジスタ５_-Nの入力端子５_-Ni に
供給するオアゲート６_-Nとを備えている。

【００２９】そして、クロック信号が入力されていると
き、シフトレジスタ５_-Nに記憶されているそれまでのデ
ータブロックの各ビットを出力端子５_-No から順次、出
力するとともに、データ入力端子４に入力されたデータ
ブロックの各ビットと、前記第（Ｎ−１）演算回路２
_-(N-1)から出力されるデータブロックの各ビットとの論
理積をとり、さらにこの論理積によって得られる各ビッ
トと、シフトレジスタ５_-Nに記憶されているそれまでの
データブロックの各ビットとの論理和をとって、これを
シフトレジスタ５_-Nに順次、記憶させ、最後のビットを
処理したとき、前記シフトレジスタ５_-Nに記憶されてい
るデータを多数決論理判定済みの並列データとして出力
する。

【００３０】この場合、データ入力端子４に、（２Ｎ−
１）個のデータブロックがビット単位で順次、入力され
れば、第１演算回路２_-1ないし第Ｎ演算回路２_-Nによっ
て、上述した第１、第２実施例と同様な手順により、こ
れら第１演算回路２_-1のシフトレジスタ５_-1ないし第Ｎ
演算回路２_-Nのシフトレジスタ５_-Nに多数決判定動作の
途中結果が記憶され、最後のデータブロックの最終ビッ
トが入力された後に、上述した第１、第２実施例と同様
な理由により、第Ｎ演算回路２_-Nを構成しているシフト
レジスタ５_-N内に、（２Ｎ−１）個のデータブロックに
対する多数決論理判定済みのデータブロックが格納さ
れ、これが並列データとして出力される。このように、
この実施例においては、第１演算回路２_-1ないし第Ｎ演
算回路２_-Nによって、データ入力端子４に入力された１
番目のデータブロックないし（２Ｎ−１）番目のデータ
ブロックを順次、取り込み、シフトしながら、多数決演
算を行なって、前記１番目のデータブロックないし（２
Ｎ−１）番目のデータブロックを構成する各ビットが
“１”か“０”かを判定し、（２Ｎ−１）番目のデータ
ブロックの最終ビットを取り込んで判定を行なった後、
第Ｎ演算回路２_-Nに記憶しているデータを多数決論理判
定済みの並列データとして出力するようにしているの
で、上述した各実施例と同様に、多数決論理演算回路な
どを使用することなく、かつシフトレジスタの数を半減
させたまま、データブロックの多数決判定処理を可能に
して、回路規模、消費電力、製造コストなどを低減させ
ることができる。

【００３１】図６は本発明による多数決演算処理回路の
第４実施例を示すブロック図である。なお、この図にお
いて、図１に示す各部と同じ部分には、同じ符号が付し
てある。この図に示す多数決演算処理回路１ｄが図１に
示す多数決演算処理回路１と異なる点は、第１演算回路
２_-1のシフトレジスタ、第２演算回路２_-2のシフトレジ
スタを構成しているリセット機能付きのシフトレジスタ
５_-1、５_-2に代えて、通常のシフトレジスタ８_-1、８_-2
を使用するとともに、アンドゲート９_-1、９_-2によって
これら各シフトレジスタ８_-1、８_-2の出力端子８_-1O 、
８_-2o から出力されるデータブロックの各ビットと初期
化信号との論理積をとって対応するシフトレジスタ
８_-1、８_-2の入力側に戻すようにしたことである。この
ようにすることにより、データ入力端子４に最初のデー
タブロックが入力される間だけ、第１演算回路２_-1のシ
フトレジスタ８_-1、第２演算回路２_-2のシフトレジスタ
８_-2に初期化信号を供給しながら、クロック信号を供給
するだけで、これら第１演算回路２_-1のシフトレジスタ
８_-1、第２演算回路２_-2のシフトレジスタ８_-2の初期値
が不定であっても、シフトレジスタ８_-1、８_-2の入力側
に値が“０”になったビットを戻すことができ、これに
よってこれら第１演算回路２_-1、第２演算回路２_-2を上
述した第１実施例と同様に動作させて、データ入力端子
４に入力された１番目のデータブロックないし３番目の
データブロックを順次、取り込み、シフトしながら、多
数決演算を行なって、前記１番目のデータブロックない
し３番目のデータブロックを構成する各ビットが“１”
か“０”かを判定し、３番目のデータブロックの最終ビ
ットを取り込んで判定を行なった後、第２演算回路２_-2
に記憶しているデータを多数決論理判定済みの並列デー
タとして出力することができる。

【００３２】これによって、上述した第１、第２、第３
実施例と同様に、多数決論理演算回路などを使用するこ
となく、かつシフトレジスタの数を半減させたまま、デ
ータブロックの多数決判定処理を可能にして、回路規
模、消費電力、製造コストなどを低減させることができ
る。また、この第４実施例で使用しているアンドゲート
付きのシフトレジスタ８_-1、８_-2を第１実施例で示した
多数決演算処理回路１以外の多数決演算処理回路、すな
わち第２実施例、第３実施例で示した多数決演算処理回
路１ｂ、１ｃに適用するようにしても良い。このように
しても、上述した第４実施例で示す多数決演算処理回路
１ｄと同様な手順によって、これら第２実施例、第３実
施例で示した多数決演算処理回路１ｂ、１ｃを動作させ
ることにより、同等な効果を得ることができる。

【００３３】

【発明の効果】以上説明したように本発明によれば、多
数決論理演算回路などを使用することなく、かつシフト
レジスタの数を半減させたまま、データブロックの多数
決判定処理を可能にして、回路規模、消費電力、製造コ
ストなどを低減させることができる。

【図面の簡単な説明】

【図１】本発明による多数決演算処理回路の第１実施例
を示すブロック図である。

【図２】図１に示す多数決演算処理回路の動作例を示す
表である。

【図３】本発明による多数決演算処理回路の第２実施例
を示すブロック図である。

【図４】図３に示す多数決演算処理回路の動作例を示す
表である。

【図５】本発明による多数決演算処理回路の第３実施例
を示すブロック図である。

【図６】本発明による多数決演算処理回路の第４実施例
を示すブロック図である。

【図７】従来から知られている多数決演算処理回路の一
例を示すブロック図である。

【符号の説明】

１、１ｂ、１ｃ、１ｄ 多数決演算処理回路 ２_-1、…、２_-N 第１演算回路、…、第Ｎ演算回路 ４ データ入力端子 ５_-1、…、５_-N シフトレジスタ ５_-1i 、…、５_-Ni 入力端子 ５ _-1r、…、５_-Nr リセット端子 ５_-1O 、…、５_-No 出力端子 ６_-1、…、６_-N オアゲート ７_-2、…、７_-N アンドゲート ８_-1、８_-2 シフトレジスタ ８_-1O 、８_-2o 出力端子 ９_-1、９_-2 アンドゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ入力端子に入力された１ビット以
   上の同一内容を持つ（２Ｎ−１）個のデータブロック
   （但し、Ｎは１を越える整数）を取込み、これら（２Ｎ
   −１）個のデータブロックを構成する各ビットが“１”
   か、“０”かを多数決判定する多数決演算処理回路にお
   いて、 前記データブロックの長さと同じ長さを持つシフトレジ
   スタを有し、前記データ入力端子に入力されたデータブ
   ロックと自回路内のシフトレジスタに保持されているそ
   れまでのデータブロックとの論理和をとり、論理和結果
   を自回路内の前記シフトレジスタに再保持する第１演算
   回路と、 前記データブロックの長さと同じ長さを持つシフトレジ
   スタを有し、前記データ入力端子に入力されたデータブ
   ロックと前段の演算回路内にあるシフトレジスタに保持
   されているそれまでのデータブロックとの論理積をとっ
   た後、この論理積結果と自回路内のシフトレジスタに保
   持されているそれまでのデータブロックとの論理和をと
   った後、論理和結果を自回路内の前記シフトレジスタに
   再保持する第２ないし第Ｎ演算回路と、を備え、 前記第Ｎ演算回路のシフトレジスタに保持されているデ
   ータブロックを誤り訂正後のデータブロックとすること
   を特徴とする多数決演算処理回路。
2. 【請求項２】 請求項１に記載の多数決演算処理回路に
   おいて、 前記第１ないし第Ｎ演算回路を構成する各シフトレジス
   タとして、リセット付きのシフトレジスタを使用し、前
   記データ入力端子に入力される誤り訂正対象となる（２
   Ｎ−１）個のデータブロックのうち、最初のデータブロ
   ックが入力される前に、前記各シフトレジスタにリセッ
   ト信号を供給して、これらの各シフトレジスタをリセッ
   トすることを特徴とする多数決演算処理回路。
3. 【請求項３】 請求項１に記載の多数決演算処理回路に
   おいて、 前記第１ないし第Ｎ演算回路を構成する各シフトレジス
   タとして、リセット機能を持たないシフトレジスタを使
   用するとともに、これらシフトレジスタの出力と初期化
   信号との論理積をとってシフトレジスタの入力側に戻す
   アンドゲートを使用し、前記データ入力端子に入力され
   る誤り訂正対象となる（２Ｎ−１）個のデータブロック
   が入力される際、最初のデータブロックが入力されてい
   る間に、前記各アンドゲートに初期化信号を入力してシ
   フトレジスタの入力側に値“０”のデータブロックを戻
   すことを特徴とする多数決演算処理回路。