JPH09205208A - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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- JPH09205208A JPH09205208A JP8032871A JP3287196A JPH09205208A JP H09205208 A JPH09205208 A JP H09205208A JP 8032871 A JP8032871 A JP 8032871A JP 3287196 A JP3287196 A JP 3287196A JP H09205208 A JPH09205208 A JP H09205208A
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Abstract
(57)【要約】
【目的】 特性の優れた半導体装置を作製できる水素化
方法を提供する。 【構成】 絶縁表面を有する基体１０１の内部にイオン
ドーピング法によって水素イオンを高濃度に含む領域を
形成する。この領域からは300 〜450 ℃の加熱処理によ
って水素イオンが熱拡散し、活性層１０３のダングリン
グボンドや欠陥準位等を補償する。このように半導体装
置内部から水素化することが出来るため、効率の良い水
素化を行うことが可能となる。
方法を提供する。 【構成】 絶縁表面を有する基体１０１の内部にイオン
ドーピング法によって水素イオンを高濃度に含む領域を
形成する。この領域からは300 〜450 ℃の加熱処理によ
って水素イオンが熱拡散し、活性層１０３のダングリン
グボンドや欠陥準位等を補償する。このように半導体装
置内部から水素化することが出来るため、効率の良い水
素化を行うことが可能となる。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
結晶性を有する薄膜半導体を用いた半導体装置の作製方
法に関する。特に、プレーナー型薄膜トランジスタの作
製方法に関する。また、前記半導体装置を利用した液晶
表示装置の作製方法に関する。
結晶性を有する薄膜半導体を用いた半導体装置の作製方
法に関する。特に、プレーナー型薄膜トランジスタの作
製方法に関する。また、前記半導体装置を利用した液晶
表示装置の作製方法に関する。
【０００２】
【従来の技術】近年、ガラスやプラスチック等の耐熱性
の弱い基板上に優れたスイッチング機能を有する電界効
果薄膜トランジスタ（ＴＦＴ）を形成する技術が発達し
てきた。その理由は、アモルファスシリコン（ａ−Ｓ
ｉ）薄膜やポリシリコン（ｐ−Ｓｉ）薄膜の形成温度が
技術の発達に伴い低くなった事による。
の弱い基板上に優れたスイッチング機能を有する電界効
果薄膜トランジスタ（ＴＦＴ）を形成する技術が発達し
てきた。その理由は、アモルファスシリコン（ａ−Ｓ
ｉ）薄膜やポリシリコン（ｐ−Ｓｉ）薄膜の形成温度が
技術の発達に伴い低くなった事による。
【０００３】現在は、アモルファスシリコン薄膜を用い
たアクティブマトリクス型液晶表示装置が平面表示装置
の主流となって電子産業の巨大な分野の一つとなりつつ
ある。
たアクティブマトリクス型液晶表示装置が平面表示装置
の主流となって電子産業の巨大な分野の一つとなりつつ
ある。
【０００４】アクティブマトリクス型液晶表示装置と
は、マトリクス状に配置された数百万個もの各画素のそ
れぞれにＴＦＴを配置し、各画素電極に出入りする電荷
をＴＦＴのスイッチング機能により制御するものであ
る。
は、マトリクス状に配置された数百万個もの各画素のそ
れぞれにＴＦＴを配置し、各画素電極に出入りする電荷
をＴＦＴのスイッチング機能により制御するものであ
る。
【０００５】また、ポリシリコン薄膜を用いたＴＦＴは
電界効果移動度が高く動作速度が速いため、周辺駆動回
路を内蔵した一体化型液晶表示装置を構築することが可
能である。
電界効果移動度が高く動作速度が速いため、周辺駆動回
路を内蔵した一体化型液晶表示装置を構築することが可
能である。
【０００６】従って、ポリシリコン薄膜を用いた液晶表
示装置は次世代の高性能インテリジェント表示システム
を実現する技術として認識され、この技術により将来ガ
ラス上に電子システム（システム・オン・ガラス）を構
築できるとされている。
示装置は次世代の高性能インテリジェント表示システム
を実現する技術として認識され、この技術により将来ガ
ラス上に電子システム（システム・オン・ガラス）を構
築できるとされている。
【０００７】しかし、一方でシリコン膜特有の問題も抱
えている。アモルファスシリコン薄膜や低温ポリシリコ
ン薄膜はダングリングボンドや結晶粒界による欠陥準位
密度が高いため、ＴＦＴ作製に際して活性層の水素終端
を目的とした水素化処理工程が必要である。
えている。アモルファスシリコン薄膜や低温ポリシリコ
ン薄膜はダングリングボンドや結晶粒界による欠陥準位
密度が高いため、ＴＦＴ作製に際して活性層の水素終端
を目的とした水素化処理工程が必要である。
【０００８】現在、水素化工程はＴＦＴの電気特性（例
えば、移動度、しきい値電圧、オフ電流、サブスレッシ
ョルド係数など）を改善するための有効な手段として一
般的に普及している。水素化は大別して２種類の方法に
分けられる。
えば、移動度、しきい値電圧、オフ電流、サブスレッシ
ョルド係数など）を改善するための有効な手段として一
般的に普及している。水素化は大別して２種類の方法に
分けられる。
【０００９】一つは熱処理によるものであり、被処理基
板を水素雰囲気中、300 〜450 ℃の温度範囲で数十分〜
数時間加熱することで水素を薄膜中に熱拡散させる方法
である。
板を水素雰囲気中、300 〜450 ℃の温度範囲で数十分〜
数時間加熱することで水素を薄膜中に熱拡散させる方法
である。
【００１０】この方法による場合、水素化時間を短縮し
て装置コストを下げる為に100 % のＨ2 雰囲気で常圧熱
処理を行なうのが望ましいが、水素が非常に活性である
（一定の濃度と環境温度を超えると爆発する）ため、水
素濃度に関する工業安全基準は３〜４％以下に厳しく制
限されている。
て装置コストを下げる為に100 % のＨ2 雰囲気で常圧熱
処理を行なうのが望ましいが、水素が非常に活性である
（一定の濃度と環境温度を超えると爆発する）ため、水
素濃度に関する工業安全基準は３〜４％以下に厳しく制
限されている。
【００１１】そのため、不活性ガスで希釈した水素雰囲
気で水素化する方法や数百torrの減圧下で水素化する方
法が提案されているが、どちらも水素化効率が低く工業
的実用性が問われる。
気で水素化する方法や数百torrの減圧下で水素化する方
法が提案されているが、どちらも水素化効率が低く工業
的実用性が問われる。
【００１２】また、水素は分子状のまま活性層内部へ拡
散してゆくため、欠陥準位等を終端する確率（水素化効
率）があまり良くないという問題もある。
散してゆくため、欠陥準位等を終端する確率（水素化効
率）があまり良くないという問題もある。
【００１３】また、もう一つはプラズマ処理によるもの
であり、反応ガスであるＨ2 、Ｈ2＋Ｏ2 、ＮＨ3 等を
プラズマ放電によって分解させ、生成した原子状水素を
薄膜中に注入する方法である。
であり、反応ガスであるＨ2 、Ｈ2＋Ｏ2 、ＮＨ3 等を
プラズマ放電によって分解させ、生成した原子状水素を
薄膜中に注入する方法である。
【００１４】この場合、水素化効率は良いがプラズマダ
メージや静電破壊の問題があるうえ、最適な水素化条件
が得られにくいという問題がある。
メージや静電破壊の問題があるうえ、最適な水素化条件
が得られにくいという問題がある。
【００１５】
【発明が解決しようとする課題】本明細書で開示する発
明は、効率の良い水素化方法を用いた半導体装置の作製
方法を提案することを課題とする。そして、水素化効果
を上げることによってＴＦＴの電気特性を改善すること
を課題とする。
明は、効率の良い水素化方法を用いた半導体装置の作製
方法を提案することを課題とする。そして、水素化効果
を上げることによってＴＦＴの電気特性を改善すること
を課題とする。
【００１６】
【課題を解決するための手段】本発明者は上記問題点を
踏まえて従来の水素化を分析し、問題点を解決するキー
ポイントを以下のように考えた。
踏まえて従来の水素化を分析し、問題点を解決するキー
ポイントを以下のように考えた。
【００１７】（１）水素の拡散係数は拡散する材質によ
って異なるため、従来のように外部から水素を拡散させ
る水素化方法では上層部の材質によって活性層への水素
到達量が大きく変化してしまう。従って、ＴＦＴ作製過
程の早期に水素終端させておくことが重要となる。
って異なるため、従来のように外部から水素を拡散させ
る水素化方法では上層部の材質によって活性層への水素
到達量が大きく変化してしまう。従って、ＴＦＴ作製過
程の早期に水素終端させておくことが重要となる。
【００１８】（２）ＴＦＴ作製過程の早期に活性層を水
素終端しても350 ℃程度に加熱されるだけで水素が一定
の確率で活性層から離脱するため、常に離脱した水素を
補う供給源が必要となる。
素終端しても350 ℃程度に加熱されるだけで水素が一定
の確率で活性層から離脱するため、常に離脱した水素を
補う供給源が必要となる。
【００１９】そこで、本発明の構成は、絶縁表面を有す
る基体上に半導体装置を作製する過程において、前記半
導体装置を構成する活性層の下方に所定量の水素を含む
領域を形成する第１の工程と、前記水素を加熱処理によ
り前記半導体装置内部へ拡散せしめる第２の工程と、を
少なくとも有し、前記第１の工程により形成される領域
を水素供給源として前記第２の工程により前記半導体装
置の水素化を行うことを特徴とする。
る基体上に半導体装置を作製する過程において、前記半
導体装置を構成する活性層の下方に所定量の水素を含む
領域を形成する第１の工程と、前記水素を加熱処理によ
り前記半導体装置内部へ拡散せしめる第２の工程と、を
少なくとも有し、前記第１の工程により形成される領域
を水素供給源として前記第２の工程により前記半導体装
置の水素化を行うことを特徴とする。
【００２０】即ち、予め活性層の下方に他の領域よりも
高濃度に水素を含む領域を形成しておき、そこを水素供
給源として内部から水素終端を行う方法である。この水
素終端は300 〜450 ℃の温度範囲の加熱処理によって水
素供給源から水素を熱拡散させて行われる。
高濃度に水素を含む領域を形成しておき、そこを水素供
給源として内部から水素終端を行う方法である。この水
素終端は300 〜450 ℃の温度範囲の加熱処理によって水
素供給源から水素を熱拡散させて行われる。
【００２１】この際、水素のイオン注入は後にチャネル
となる領域にダメージを与えないように行う方が良い。
例えば、順スタガや順プレーナ型ＴＦＴであればゲイト
電極形成後、逆スタガや逆プレーナ型ＴＦＴであれば活
性層形成前が良い。
となる領域にダメージを与えないように行う方が良い。
例えば、順スタガや順プレーナ型ＴＦＴであればゲイト
電極形成後、逆スタガや逆プレーナ型ＴＦＴであれば活
性層形成前が良い。
【００２２】このため、水素イオン注入はある程度の打
ち込み深さが要求されるので、イオンドーピング法を用
いるのが望ましい。その時、ドーズ量は１Ｅ１５〜１Ｅ
１７個／ｃｍ2 となるように調節する。
ち込み深さが要求されるので、イオンドーピング法を用
いるのが望ましい。その時、ドーズ量は１Ｅ１５〜１Ｅ
１７個／ｃｍ2 となるように調節する。
【００２３】また、イオンドーピング法によって注入さ
れた水素は他の原子との衝突によりエネルギーを与えら
れ原子状の水素イオンとして存在するため、活性層を効
率よく水素終端することが出来る。
れた水素は他の原子との衝突によりエネルギーを与えら
れ原子状の水素イオンとして存在するため、活性層を効
率よく水素終端することが出来る。
【００２４】また、水素終端のための加熱処理は水素イ
オンの供給源が活性層の下方に存在するため、処理雰囲
気によらず安定した水素化効率を確保できる。さらに、
この加熱処理は処理雰囲気によらないため、300 〜450
℃の温度範囲で行われる他のプロセスと兼ねて行うこと
も可能である。
オンの供給源が活性層の下方に存在するため、処理雰囲
気によらず安定した水素化効率を確保できる。さらに、
この加熱処理は処理雰囲気によらないため、300 〜450
℃の温度範囲で行われる他のプロセスと兼ねて行うこと
も可能である。
【００２５】他の発明の構成は、絶縁表面を有する基体
上に半導体装置を作製する過程において、前記半導体装
置を構成する活性層の下方に所定量の水素を含む領域を
形成する第１の工程と、前記活性層の上方に窒化珪素膜
でなる層間絶縁膜を形成する第２の工程と、前記水素を
加熱処理により前記半導体装置内部へ拡散せしめる第３
の工程と、を少なくとも有し、前記第１の工程により形
成される領域を水素供給源として前記第３の工程により
前記半導体装置の水素化を行うことを特徴とする。
上に半導体装置を作製する過程において、前記半導体装
置を構成する活性層の下方に所定量の水素を含む領域を
形成する第１の工程と、前記活性層の上方に窒化珪素膜
でなる層間絶縁膜を形成する第２の工程と、前記水素を
加熱処理により前記半導体装置内部へ拡散せしめる第３
の工程と、を少なくとも有し、前記第１の工程により形
成される領域を水素供給源として前記第３の工程により
前記半導体装置の水素化を行うことを特徴とする。
【００２６】水素の拡散係数は拡散する材質によって異
なるため、従来のように外部から水素を拡散させる水素
化方法では上層部の材質によって活性層への水素到達量
が大きく変化してしまう。例えば、本発明者の経験で
は、層間絶縁膜に窒化珪素膜を用いるとそこで水素が遮
断されて活性層まで到達するのが困難になる。
なるため、従来のように外部から水素を拡散させる水素
化方法では上層部の材質によって活性層への水素到達量
が大きく変化してしまう。例えば、本発明者の経験で
は、層間絶縁膜に窒化珪素膜を用いるとそこで水素が遮
断されて活性層まで到達するのが困難になる。
【００２７】しかし、活性層の上方に窒化珪素膜を成膜
する前に水素終端を行ってしまうと、後の工程において
350 ℃程度に加熱されるだけで水素が一定の確率で活性
層から離脱してしまうという問題が生じる。
する前に水素終端を行ってしまうと、後の工程において
350 ℃程度に加熱されるだけで水素が一定の確率で活性
層から離脱してしまうという問題が生じる。
【００２８】本発明では活性層の下方に水素イオンの供
給源が存在するため、窒化珪素膜などに遮られることな
く、安定した水素化効率を確保できる。さらに、供給源
からの水素イオンにより常に離脱した水素を補うことが
可能である。
給源が存在するため、窒化珪素膜などに遮られることな
く、安定した水素化効率を確保できる。さらに、供給源
からの水素イオンにより常に離脱した水素を補うことが
可能である。
【００２９】また、水素イオンは半導体装置内部から拡
散してゆくため、窒化珪素膜等を層間絶縁膜として用い
ると、水素イオンを半導体装置外部へと逃がさないバリ
ア膜を兼ねる利点が生じる。
散してゆくため、窒化珪素膜等を層間絶縁膜として用い
ると、水素イオンを半導体装置外部へと逃がさないバリ
ア膜を兼ねる利点が生じる。
【００３０】従って、デバイス構造内は通常の水素化方
法を用いて作製されたＴＦＴよりも高濃度の水素イオン
が存在する。特に、窒化珪素膜のようにバリア膜として
機能する場合は、その下面の水素イオン濃度が高くなる
傾向にある。
法を用いて作製されたＴＦＴよりも高濃度の水素イオン
が存在する。特に、窒化珪素膜のようにバリア膜として
機能する場合は、その下面の水素イオン濃度が高くなる
傾向にある。
【００３１】以上の構成でなる本発明についての詳細
を、以下に記載する実施例を用いて説明することとす
る。
を、以下に記載する実施例を用いて説明することとす
る。
【００３２】
〔実施例１〕本実施例では、本発明を利用した薄膜トラ
ンジスタ（ＴＦＴ）の作製工程例を図１に示す。なお、
本実施例では順プレーナ型ＴＦＴを作製する例を示す
が、本発明はこれに限らず逆プレーナ型、順スタガ型、
逆スタガ型ＴＦＴ等にも応用することが出来る。
ンジスタ（ＴＦＴ）の作製工程例を図１に示す。なお、
本実施例では順プレーナ型ＴＦＴを作製する例を示す
が、本発明はこれに限らず逆プレーナ型、順スタガ型、
逆スタガ型ＴＦＴ等にも応用することが出来る。
【００３３】まず、コーニング７０５９等に代表される
ガラス基板１０１を用意する。勿論、石英基板や絶縁表
面を有した半導体材料を用いても構わない。なお、ガラ
ス基板を用いる場合、予めそのガラス基板の歪み点付近
の温度で熱処理を行っておくと、後の加熱工程において
ガラスが縮むのを抑制することが出来る。
ガラス基板１０１を用意する。勿論、石英基板や絶縁表
面を有した半導体材料を用いても構わない。なお、ガラ
ス基板を用いる場合、予めそのガラス基板の歪み点付近
の温度で熱処理を行っておくと、後の加熱工程において
ガラスが縮むのを抑制することが出来る。
【００３４】次に、酸化珪素膜でなる下地膜１０２を20
00Åの厚さに成膜する。下地膜１０２の成膜はスパッタ
法やプラズマＣＶＤ法によれば良い。その上に、図示し
ない200 〜500 Åの厚さの非晶質珪素（アモルファスシ
リコン）膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により
形成する。本実施例では、プラズマＣＶＤ法により500
Åの厚さに成膜する。
00Åの厚さに成膜する。下地膜１０２の成膜はスパッタ
法やプラズマＣＶＤ法によれば良い。その上に、図示し
ない200 〜500 Åの厚さの非晶質珪素（アモルファスシ
リコン）膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により
形成する。本実施例では、プラズマＣＶＤ法により500
Åの厚さに成膜する。
【００３５】なお、本実施例ではポリシリコン薄膜を用
いたＴＦＴを作製する例を示すが、本発明はアモルファ
スシリコン薄膜を用いたＴＦＴにも応用できる。後者の
場合、次に記載する結晶化工程を行なう必要はない。
いたＴＦＴを作製する例を示すが、本発明はアモルファ
スシリコン薄膜を用いたＴＦＴにも応用できる。後者の
場合、次に記載する結晶化工程を行なう必要はない。
【００３６】次に、図示しない非晶質珪素膜を適当な結
晶化方法により結晶化する。この結晶化は550 〜650
℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長
を持つ紫外線レーザー光の照射で行う。この時、両方法
を併用しても良いし、結晶化の際に結晶化を助長する元
素( 例えばＮｉ）を添加しても良い。
晶化方法により結晶化する。この結晶化は550 〜650
℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長
を持つ紫外線レーザー光の照射で行う。この時、両方法
を併用しても良いし、結晶化の際に結晶化を助長する元
素( 例えばＮｉ）を添加しても良い。
【００３７】次に、前記非晶質珪素膜を結晶化して得ら
れた結晶性珪素（ポリシリコン）膜をパターニングし
て、島状の半導体層でなる活性層１０３を形成する。
れた結晶性珪素（ポリシリコン）膜をパターニングし
て、島状の半導体層でなる活性層１０３を形成する。
【００３８】その上に、1200Åの厚さのＳｉＯX ＮY で
示される酸化窒化珪素膜１０４をプラズマＣＶＤ法によ
り成膜する。この酸化窒化珪素膜１０４は後にゲイト絶
縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を
用いても良い。
示される酸化窒化珪素膜１０４をプラズマＣＶＤ法によ
り成膜する。この酸化窒化珪素膜１０４は後にゲイト絶
縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を
用いても良い。
【００３９】次に、0.2 重量％のスカンジウムを添加し
たアルミニウム膜１０５をＤＣスパッタ法により4000Å
の厚さに成膜する。スカンジウムの添加はアルミニウム
膜表面にヒロックやウィスカーが発生するのを抑制する
効果がある。このアルミニウム膜１０４は、後にゲイト
電極として機能する。
たアルミニウム膜１０５をＤＣスパッタ法により4000Å
の厚さに成膜する。スカンジウムの添加はアルミニウム
膜表面にヒロックやウィスカーが発生するのを抑制する
効果がある。このアルミニウム膜１０４は、後にゲイト
電極として機能する。
【００４０】また、アルミニウム膜の代わりに他の金属
系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても
良いし、ポリシリコンやシリサイド系材料のような導電
性を有する膜を用いても構わない。
系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても
良いし、ポリシリコンやシリサイド系材料のような導電
性を有する膜を用いても構わない。
【００４１】次に、電解溶液中でアルミニウム膜１０５
を陽極として陽極酸化を行う。電解溶液としては、３％
の酒石酸のエチレングリコール溶液をアンモニア水で中
和して、ＰＨ＝６．９２に調整したものを使用する。ま
た、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖ
として処理する。
を陽極として陽極酸化を行う。電解溶液としては、３％
の酒石酸のエチレングリコール溶液をアンモニア水で中
和して、ＰＨ＝６．９２に調整したものを使用する。ま
た、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖ
として処理する。
【００４２】こうして形成される図示しない緻密な陽極
酸化膜は、後にフォトレジストとの密着性を高める効果
がある。また、電圧印加時間を制御することで膜厚を制
御することができる。（図１（Ａ））
酸化膜は、後にフォトレジストとの密着性を高める効果
がある。また、電圧印加時間を制御することで膜厚を制
御することができる。（図１（Ａ））
【００４３】こうして、図１（Ａ）の状態が得られた
ら、アルミニウム膜１０５をパターニングして後のゲイ
ト電極の原型を形成する。そして、２度目の陽極酸化を
行い、多孔質の陽極酸化膜１０６を形成する。電解溶液
は３％のシュウ酸水溶液とし、白金を陰極として化成電
流２〜３ｍＡ、到達電圧８Ｖとして処理する。
ら、アルミニウム膜１０５をパターニングして後のゲイ
ト電極の原型を形成する。そして、２度目の陽極酸化を
行い、多孔質の陽極酸化膜１０６を形成する。電解溶液
は３％のシュウ酸水溶液とし、白金を陰極として化成電
流２〜３ｍＡ、到達電圧８Ｖとして処理する。
【００４４】この時陽極酸化は基板に対して平行な方向
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜１０６の長さを制御できる。
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜１０６の長さを制御できる。
【００４５】さらに、専用の剥離液でフォトレジストを
除去した後、３度目の陽極酸化を行い、図１（Ｂ）の状
態を得る。
除去した後、３度目の陽極酸化を行い、図１（Ｂ）の状
態を得る。
【００４６】この時、電解溶液は３％の酒石酸のエチレ
ングリコール溶液をアンモニア水で中和して、ＰＨ＝
６．９２に調整したものを使用する。そして、白金を陰
極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして
処理する。
ングリコール溶液をアンモニア水で中和して、ＰＨ＝
６．９２に調整したものを使用する。そして、白金を陰
極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして
処理する。
【００４７】この際形成される陽極酸化膜１０７は、非
常に緻密、かつ、強固である。そのため、ド−ピング工
程などの後工程で生じるダメージからゲイト電極１０８
を保護する効果を持つ。また、強固な陽極酸化膜１０７
はエッチングされにくいため、コンタクトホールを形成
する際にエッチング時間が長くなる問題がある。そのた
め、1000Å以下の厚さにするのが望ましい。
常に緻密、かつ、強固である。そのため、ド−ピング工
程などの後工程で生じるダメージからゲイト電極１０８
を保護する効果を持つ。また、強固な陽極酸化膜１０７
はエッチングされにくいため、コンタクトホールを形成
する際にエッチング時間が長くなる問題がある。そのた
め、1000Å以下の厚さにするのが望ましい。
【００４８】次に、図１（Ｂ）に示す様に基板全面に対
してイオンドーピング法により水素イオンの注入を行
う。この際、ゲイト電極１０８の面積が基板全体と比べ
て小さいため、水素イオンの注入深さを計算する時ゲイ
ト電極１０８の影響を考慮する必要はない。本実施例で
はこのイオン注入工程を以下の条件で行う。 ドーピングガス：１００％ Ｈ2 印加電力：２０〜１００Ｗ 加速電圧：４０〜１００ＫｅＶ ドーズ量：１Ｅ１５〜１Ｅ１７個／ｃｍ2 処理温度：室温
してイオンドーピング法により水素イオンの注入を行
う。この際、ゲイト電極１０８の面積が基板全体と比べ
て小さいため、水素イオンの注入深さを計算する時ゲイ
ト電極１０８の影響を考慮する必要はない。本実施例で
はこのイオン注入工程を以下の条件で行う。 ドーピングガス：１００％ Ｈ2 印加電力：２０〜１００Ｗ 加速電圧：４０〜１００ＫｅＶ ドーズ量：１Ｅ１５〜１Ｅ１７個／ｃｍ2 処理温度：室温
【００４９】なお、上記条件により形成された水素イオ
ンを高濃度に含む領域は、後の水素化工程（水素イオン
を熱拡散させる加熱処理工程のこと）において水素イオ
ンの供給源となるため、ドーズ量は５Ｅ１５個／ｃｍ2
以上であるのが望ましい。
ンを高濃度に含む領域は、後の水素化工程（水素イオン
を熱拡散させる加熱処理工程のこと）において水素イオ
ンの供給源となるため、ドーズ量は５Ｅ１５個／ｃｍ2
以上であるのが望ましい。
【００５０】また、処理温度は室温に限るものではな
く、基板を加熱してイオン注入を行うことも出来る。し
かしその場合、室温で処理を行ってもイオン注入による
基板の自己温度上昇があるため、200 ℃程度まで自然に
加熱される場合もある。従って、基板を加熱しながら処
理する場合は自己温度上昇と水素の離脱温度とを考慮し
て450 ℃以上に加熱されないように注意する必要があ
る。
く、基板を加熱してイオン注入を行うことも出来る。し
かしその場合、室温で処理を行ってもイオン注入による
基板の自己温度上昇があるため、200 ℃程度まで自然に
加熱される場合もある。従って、基板を加熱しながら処
理する場合は自己温度上昇と水素の離脱温度とを考慮し
て450 ℃以上に加熱されないように注意する必要があ
る。
【００５１】また、注入された水素イオンは350 ℃程度
の温度で加熱されるだけでも活性化して基板から離脱し
てゆく。従って、後にイオン注入するＰ（リン）やＢ
（ボロン）を活性化する際、特にレーザー照射による活
性化を行う際は活性層が熱を吸収して高温になるため水
素離脱が激しい。
の温度で加熱されるだけでも活性化して基板から離脱し
てゆく。従って、後にイオン注入するＰ（リン）やＢ
（ボロン）を活性化する際、特にレーザー照射による活
性化を行う際は活性層が熱を吸収して高温になるため水
素離脱が激しい。
【００５２】そのため、水素イオンのドーズ量は必ず活
性層１０３よりも深い位置にピークを持って分布するよ
うに調節する。また、酸化珪素膜でなる下地膜１０２中
の水素含有量が高すぎると膜質が劣化してしまうため、
好ましくはガラス基板１０１と下地膜１０２との界面よ
りも深い位置が良い。図５にＳＩＭＳ分析で評価した水
素ドーズ量の深さ分布を示す。
性層１０３よりも深い位置にピークを持って分布するよ
うに調節する。また、酸化珪素膜でなる下地膜１０２中
の水素含有量が高すぎると膜質が劣化してしまうため、
好ましくはガラス基板１０１と下地膜１０２との界面よ
りも深い位置が良い。図５にＳＩＭＳ分析で評価した水
素ドーズ量の深さ分布を示す。
【００５３】また、水素イオン注入を行なうと水素イオ
ンの衝突により基板の自己温度上昇を引き起こされ、次
の不純物注入は基板が加熱された状態でのドーピング
（ホットドーピング）となる。従って、ホットドーピン
グにより不純物の活性化工程に必要なエネルギーが低減
される二次的作用が期待できる。
ンの衝突により基板の自己温度上昇を引き起こされ、次
の不純物注入は基板が加熱された状態でのドーピング
（ホットドーピング）となる。従って、ホットドーピン
グにより不純物の活性化工程に必要なエネルギーが低減
される二次的作用が期待できる。
【００５４】次に、図１（Ｂ）に示す構造のまま活性層
１０３に不純物を注入する。例えば、Ｎチャネル型ＴＦ
Ｔを作製するならば不純物としてＰ（リン）を、Ｐチャ
ネル型ＴＦＴを作製するならば不純物としてＢ（ボロ
ン）用いれば良い。本実施例では、Ｎチャネル型ＴＦＴ
を作製する場合を示す。
１０３に不純物を注入する。例えば、Ｎチャネル型ＴＦ
Ｔを作製するならば不純物としてＰ（リン）を、Ｐチャ
ネル型ＴＦＴを作製するならば不純物としてＢ（ボロ
ン）用いれば良い。本実施例では、Ｎチャネル型ＴＦＴ
を作製する場合を示す。
【００５５】まず、図１（Ｂ）の状態で１度目のイオン
注入を行う。なお、Ｐ（リン）の注入は加速電圧６０〜
９０ｋＶ、ドーズ量0.2 〜5 ×１０15原子／ｃｍ2 で行
う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１
０15原子／ｃｍ2 とする。
注入を行う。なお、Ｐ（リン）の注入は加速電圧６０〜
９０ｋＶ、ドーズ量0.2 〜5 ×１０15原子／ｃｍ2 で行
う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１
０15原子／ｃｍ2 とする。
【００５６】すると、ゲイト電極１０８、多孔質の陽極
酸化膜１０６がマスクとなり、後にソース／ドレインと
なる領域１０９、１１０が自己整合的に形成される。
（図１（Ｃ））
酸化膜１０６がマスクとなり、後にソース／ドレインと
なる領域１０９、１１０が自己整合的に形成される。
（図１（Ｃ））
【００５７】次に、図１（Ｃ）に示す様に、多孔質の陽
極酸化膜１０６を除去して、２度目のイオン注入を行
う。なお、２度目のＰ（リン）の注入は加速電圧６０〜
９０ｋＶ、ドーズ量0.1 〜5 ×１０14原子／ｃｍ2 で行
う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１
０14原子／ｃｍ2 とする。
極酸化膜１０６を除去して、２度目のイオン注入を行
う。なお、２度目のＰ（リン）の注入は加速電圧６０〜
９０ｋＶ、ドーズ量0.1 〜5 ×１０14原子／ｃｍ2 で行
う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１
０14原子／ｃｍ2 とする。
【００５８】すると、ゲイト電極１０８がマスクとな
り、ソース領域１０９、ドレイン領域１１０と比較して
不純物濃度の低い、低濃度不純物領域１１１、１１２が
自己整合的に形成される。また同時に、ゲイト電極１０
８の直下は不純物が全く注入されないため、ＴＦＴのチ
ャネルとして機能する領域１１３が自己整合的に形成さ
れる。
り、ソース領域１０９、ドレイン領域１１０と比較して
不純物濃度の低い、低濃度不純物領域１１１、１１２が
自己整合的に形成される。また同時に、ゲイト電極１０
８の直下は不純物が全く注入されないため、ＴＦＴのチ
ャネルとして機能する領域１１３が自己整合的に形成さ
れる。
【００５９】このようにして形成される低濃度不純物領
域（ＬＤＤ領域とも呼ぶ）１１２は、チャネル領域１１
３とドレイン領域１１０との間に高電界が形成されるの
を抑制する効果を持つ。
域（ＬＤＤ領域とも呼ぶ）１１２は、チャネル領域１１
３とドレイン領域１１０との間に高電界が形成されるの
を抑制する効果を持つ。
【００６０】こうして、図１（Ｃ）に示す状態が得られ
る。この状態が得られたら、次にＫｒＦエキシマレ−ザ
−光の照射及び熱アニ−ルを行う。本実施例では、レ−
ザ−光のエネルギ−密度は250 〜300mJ/cm2 とし、熱ア
ニ−ルは300 〜450 ℃１hrで行う。この工程により、イ
オンド−ピング工程で損傷を受けた、活性層１０３の結
晶性を改善することができる。
る。この状態が得られたら、次にＫｒＦエキシマレ−ザ
−光の照射及び熱アニ−ルを行う。本実施例では、レ−
ザ−光のエネルギ−密度は250 〜300mJ/cm2 とし、熱ア
ニ−ルは300 〜450 ℃１hrで行う。この工程により、イ
オンド−ピング工程で損傷を受けた、活性層１０３の結
晶性を改善することができる。
【００６１】次に、層間絶縁膜１１４として窒化珪素膜
をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜す
る。層間絶縁膜１１４は望ましくは窒化珪素膜が良い
が、酸化珪素膜であっても構わない。また、層間絶縁膜
１１４を多層構造としても差し支えない。（図１
（Ｄ））
をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜す
る。層間絶縁膜１１４は望ましくは窒化珪素膜が良い
が、酸化珪素膜であっても構わない。また、層間絶縁膜
１１４を多層構造としても差し支えない。（図１
（Ｄ））
【００６２】層間絶縁膜１１４を成膜したら、ここで前
工程で注入した水素イオンの熱拡散工程を行なう。この
工程は従来の水素化工程と同じ目的を果たすものであ
る。熱処理はＮ2 雰囲気（または５％以下のＨ2 雰囲
気）で350 ℃2hr の処理とする。また、処理室内は大気
圧とする。
工程で注入した水素イオンの熱拡散工程を行なう。この
工程は従来の水素化工程と同じ目的を果たすものであ
る。熱処理はＮ2 雰囲気（または５％以下のＨ2 雰囲
気）で350 ℃2hr の処理とする。また、処理室内は大気
圧とする。
【００６３】特に、加熱処理をＨ2 雰囲気で行えば水素
化効率が上がるうえ、ガラス基板上に堆積された薄膜の
応力を緩和されるという効果がある。従って、従来効率
の低かった常圧、低水素濃度の水素化条件であっても付
加価値をも含めた十分な効果を得ることが出来る。
化効率が上がるうえ、ガラス基板上に堆積された薄膜の
応力を緩和されるという効果がある。従って、従来効率
の低かった常圧、低水素濃度の水素化条件であっても付
加価値をも含めた十分な効果を得ることが出来る。
【００６４】また、本実施例の水素化工程では水素の供
給源が基板内部にあるため、実質的に処理雰囲気には依
存しない。従って、300 〜450 ℃の温度範囲で行われる
他のプロセスと兼ねて行うことも可能である。
給源が基板内部にあるため、実質的に処理雰囲気には依
存しない。従って、300 〜450 ℃の温度範囲で行われる
他のプロセスと兼ねて行うことも可能である。
【００６５】例えば、前述の層間絶縁膜１１４の成膜温
度が300 〜450 ℃であり、処理時間を考慮しても十分水
素イオンの熱拡散を行えるのであれば、敢えて別途に熱
拡散工程を設ける必要はなくなる。
度が300 〜450 ℃であり、処理時間を考慮しても十分水
素イオンの熱拡散を行えるのであれば、敢えて別途に熱
拡散工程を設ける必要はなくなる。
【００６６】ただし、層間絶縁膜を成膜した後に水素化
を行なった方が層間絶縁膜の内側から水素が供給される
ので、従来のように層間絶縁膜（特に窒化珪素膜）に遮
断されて水素が入りにくくなるような事がない。即ち、
逆に層間絶縁膜に遮断されて外側へ水素が逃げない利点
を有するようになる。
を行なった方が層間絶縁膜の内側から水素が供給される
ので、従来のように層間絶縁膜（特に窒化珪素膜）に遮
断されて水素が入りにくくなるような事がない。即ち、
逆に層間絶縁膜に遮断されて外側へ水素が逃げない利点
を有するようになる。
【００６７】水素化工程を終了したら、層間絶縁膜１１
４にコンタクトホールを形成し、アルミニウムを主成分
とする材料とチタンとの積層膜でソース配線１１５、ド
レイン配線１１６、ゲイト配線１１７を形成する。
４にコンタクトホールを形成し、アルミニウムを主成分
とする材料とチタンとの積層膜でソース配線１１５、ド
レイン配線１１６、ゲイト配線１１７を形成する。
【００６８】以上の工程を経て、図１（Ｄ）に示す様な
ＴＦＴが作製される。本発明による水素化は基板内部か
ら供給する水素が活性な原子状態であるため、従来の分
子状水素による水素化に比べ水素終端の効率が非常に良
い。
ＴＦＴが作製される。本発明による水素化は基板内部か
ら供給する水素が活性な原子状態であるため、従来の分
子状水素による水素化に比べ水素終端の効率が非常に良
い。
【００６９】本実施例によって作製した構造のＴＦＴは
以下に示すような優れた電気特性を示すものである。 電界効果移動度：N-CH TFTで100 〜150cm2/Vs 、P-CH T
FTで60〜80cm2/Vs しきい値電圧：N-CH TFTで1 〜2V、P-CH TFTで-2〜-3V サブスレッショルド係数：0.2 〜0.4V/decade オフ電流：10pA以下
以下に示すような優れた電気特性を示すものである。 電界効果移動度：N-CH TFTで100 〜150cm2/Vs 、P-CH T
FTで60〜80cm2/Vs しきい値電圧：N-CH TFTで1 〜2V、P-CH TFTで-2〜-3V サブスレッショルド係数：0.2 〜0.4V/decade オフ電流：10pA以下
【００７０】また、水素供給源を基板内部に内包してい
るため、熱による劣化を低減することが可能となる。例
えば、完成したＴＦＴに400 ℃1hr の熱処理を加えて
も、移動度およびしきい値の変化量は２％以内である。
るため、熱による劣化を低減することが可能となる。例
えば、完成したＴＦＴに400 ℃1hr の熱処理を加えて
も、移動度およびしきい値の変化量は２％以内である。
【００７１】〔実施例２〕本実施例は水素イオン注入工
程と一導電性を付与する不純物（リンまたはボロン）の
ドーピングを同時に行なう例を示すものである。ＴＦＴ
の作製工程は殆ど実施例１と同じであるので、変更点の
みを記載する。
程と一導電性を付与する不純物（リンまたはボロン）の
ドーピングを同時に行なう例を示すものである。ＴＦＴ
の作製工程は殆ど実施例１と同じであるので、変更点の
みを記載する。
【００７２】例えば、Ｎチャネル型ＴＦＴを作製する場
合、不純物としてＰ（リン）を用いる。この時、ドーピ
ングガスとしてホスフィン（ＰＨ3 ）など組成に水素を
含むものを用いることで不純物と同時に水素を注入する
ことができる。
合、不純物としてＰ（リン）を用いる。この時、ドーピ
ングガスとしてホスフィン（ＰＨ3 ）など組成に水素を
含むものを用いることで不純物と同時に水素を注入する
ことができる。
【００７３】また、ドーピングガスを希釈するガスとし
てＨ2 を用いれば高濃度の水素イオンを容易に基板に注
入することが可能となる。また、希釈の割合を調節する
ことで、イオン注入される水素濃度を制御することも可
能である。
てＨ2 を用いれば高濃度の水素イオンを容易に基板に注
入することが可能となる。また、希釈の割合を調節する
ことで、イオン注入される水素濃度を制御することも可
能である。
【００７４】上記のようなガスを用いたイオン注入にお
いては、不純物イオンに比べて水素イオンの方がはるか
に軽いため、不純物イオンよりも深い位置にピークを持
つように注入される。
いては、不純物イオンに比べて水素イオンの方がはるか
に軽いため、不純物イオンよりも深い位置にピークを持
つように注入される。
【００７５】なお、不純物および水素イオンのイオン注
入条件は実施例１で示した条件に従えば良いが、イオン
注入条件や希釈ガス濃度等を変えることで所望の濃度と
なるように水素イオンの注入を行なえば良い。
入条件は実施例１で示した条件に従えば良いが、イオン
注入条件や希釈ガス濃度等を変えることで所望の濃度と
なるように水素イオンの注入を行なえば良い。
【００７６】本実施例によれば、水素イオン注入工程と
不純物ドーピング工程とを同時に処理することができる
ので、大幅な工程簡略化が図れる。また、イオン注入の
際に生じるデバイスへのダメージも低減される。
不純物ドーピング工程とを同時に処理することができる
ので、大幅な工程簡略化が図れる。また、イオン注入の
際に生じるデバイスへのダメージも低減される。
【００７７】〔実施例３〕本実施例は本発明を利用して
作製したＴＦＴを備えたアクティブマトリクス型液晶表
示装置を構成した例を示すものである。画素領域に配置
される画素ＴＦＴと周辺駆動回路に配置される回路ＴＦ
Ｔの作製工程の概略を図２を用いて説明する。
作製したＴＦＴを備えたアクティブマトリクス型液晶表
示装置を構成した例を示すものである。画素領域に配置
される画素ＴＦＴと周辺駆動回路に配置される回路ＴＦ
Ｔの作製工程の概略を図２を用いて説明する。
【００７８】まず、コーニング７０５９等に代表される
ガラス基板２０１を用意する。勿論、石英基板や絶縁表
面を有した半導体材料を用いても構わない。次に、酸化
珪素膜でなる下地膜２０２を2000Åの厚さに成膜する。
下地膜２０２の成膜はスパッタ法やプラズマＣＶＤ法に
よれば良い。
ガラス基板２０１を用意する。勿論、石英基板や絶縁表
面を有した半導体材料を用いても構わない。次に、酸化
珪素膜でなる下地膜２０２を2000Åの厚さに成膜する。
下地膜２０２の成膜はスパッタ法やプラズマＣＶＤ法に
よれば良い。
【００７９】その上に、図示しない200 〜500 Åの厚さ
の非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法に
より形成する。本実施例では、プラズマＣＶＤ法により
500Åの厚さに成膜する。
の非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法に
より形成する。本実施例では、プラズマＣＶＤ法により
500Åの厚さに成膜する。
【００８０】次に、図示しない非晶質珪素膜を適当な結
晶化方法により結晶化する。この結晶化は550 〜650
℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長
を持つ紫外線レーザー光の照射で行う。この時、両方法
を併用しても良いし、結晶化の際に結晶化を助長する元
素( 例えばＮｉ）を添加しても良い。
晶化方法により結晶化する。この結晶化は550 〜650
℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長
を持つ紫外線レーザー光の照射で行う。この時、両方法
を併用しても良いし、結晶化の際に結晶化を助長する元
素( 例えばＮｉ）を添加しても良い。
【００８１】次に、前記非晶質珪素膜を結晶化して得ら
れた結晶性珪素膜をパターニングして、島状の半導体層
でなる活性層２０３、２０４を形成する。
れた結晶性珪素膜をパターニングして、島状の半導体層
でなる活性層２０３、２０４を形成する。
【００８２】その上に、1200Åの厚さのＳｉＯX ＮY で
示される酸化窒化珪素膜２０５をプラズマＣＶＤ法によ
り成膜する。この酸化窒化珪素膜２０５は後にゲイト絶
縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を
用いても良い。
示される酸化窒化珪素膜２０５をプラズマＣＶＤ法によ
り成膜する。この酸化窒化珪素膜２０５は後にゲイト絶
縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を
用いても良い。
【００８３】次に、0.2 ｗｔ％のスカンジウムを添加し
たアルミニウム膜２０６をＤＣスパッタ法により4000Å
の厚さに成膜する。スカンジウムの添加はアルミニウム
膜表面にヒロックやウィスカーが発生するのを抑制する
効果がある。このアルミニウム膜２０６は、後にゲイト
電極として機能する。
たアルミニウム膜２０６をＤＣスパッタ法により4000Å
の厚さに成膜する。スカンジウムの添加はアルミニウム
膜表面にヒロックやウィスカーが発生するのを抑制する
効果がある。このアルミニウム膜２０６は、後にゲイト
電極として機能する。
【００８４】また、アルミニウム膜の代わりに他の金属
系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても
良いし、ポリシリコンやシリサイド系材料のような導電
性を有する膜を用いても構わない。
系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても
良いし、ポリシリコンやシリサイド系材料のような導電
性を有する膜を用いても構わない。
【００８５】次に、電解溶液中でアルミニウム膜２０６
を陽極として陽極酸化を行う。電解溶液としては、３％
の酒石酸のエチレングリコール溶液をアンモニア水で中
和して、ＰＨ＝６．９２に調整したものを使用する。ま
た、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖ
として処理する。
を陽極として陽極酸化を行う。電解溶液としては、３％
の酒石酸のエチレングリコール溶液をアンモニア水で中
和して、ＰＨ＝６．９２に調整したものを使用する。ま
た、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖ
として処理する。
【００８６】こうして形成される図示しない緻密な陽極
酸化膜は、後にフォトレジストとの密着性を高める効果
がある。また、電圧印加時間を制御することで膜厚を制
御することができる。（図２（Ａ））
酸化膜は、後にフォトレジストとの密着性を高める効果
がある。また、電圧印加時間を制御することで膜厚を制
御することができる。（図２（Ａ））
【００８７】こうして、図２（Ａ）の状態が得られた
ら、アルミニウム膜２０６をパターニングして、後のゲ
イト電極の原型を形成する。そして、２度目の陽極酸化
を行い、多孔質の陽極酸化膜２０７、２０８を形成す
る。（図２（Ｂ）） 電解溶液は３％のシュウ酸水溶液とし、白金を陰極とし
て化成電流２〜３ｍＡ、到達電圧８Ｖとして処理する。
ら、アルミニウム膜２０６をパターニングして、後のゲ
イト電極の原型を形成する。そして、２度目の陽極酸化
を行い、多孔質の陽極酸化膜２０７、２０８を形成す
る。（図２（Ｂ）） 電解溶液は３％のシュウ酸水溶液とし、白金を陰極とし
て化成電流２〜３ｍＡ、到達電圧８Ｖとして処理する。
【００８８】この時陽極酸化は基板に対して平行な方向
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜２０７、２０８の長さを制御できる。
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜２０７、２０８の長さを制御できる。
【００８９】さらに、専用の剥離液でフォトレジストを
除去した後、３度目の陽極酸化を行う。この時、電解溶
液は３％の酒石酸のエチレングリコール溶液をアンモニ
ア水で中和して、ＰＨ＝６．９２に調整したものを使用
する。そして、白金を陰極として化成電流５〜６ｍＡ、
到達電圧１００Ｖとして処理する。
除去した後、３度目の陽極酸化を行う。この時、電解溶
液は３％の酒石酸のエチレングリコール溶液をアンモニ
ア水で中和して、ＰＨ＝６．９２に調整したものを使用
する。そして、白金を陰極として化成電流５〜６ｍＡ、
到達電圧１００Ｖとして処理する。
【００９０】この際形成される陽極酸化膜２０９、２１
０は、非常に緻密、かつ、強固である。そのため、ド−
ピング工程などの後工程で生じるダメージからゲイト電
極２１１、２１２を保護する効果を持つ。また、強固な
陽極酸化膜２０９、２１０はエッチングされにくいた
め、コンタクトホールを形成する際にエッチング時間が
長くなる問題がある。そのため、1000Å以下の厚さにす
るのが望ましい。
０は、非常に緻密、かつ、強固である。そのため、ド−
ピング工程などの後工程で生じるダメージからゲイト電
極２１１、２１２を保護する効果を持つ。また、強固な
陽極酸化膜２０９、２１０はエッチングされにくいた
め、コンタクトホールを形成する際にエッチング時間が
長くなる問題がある。そのため、1000Å以下の厚さにす
るのが望ましい。
【００９１】次に、図２（Ｂ）に示す様に基板全面に対
してイオンドーピング法により水素イオンの注入を行
う。本実施例では実施例１で説明した条件で、水素イオ
ン注入とＰ（リン）またはＢ（ボロン）注入を分けて行
なう。勿論、実施例２のように同時に行なっても構わな
いが、その場合、次の不純物注入工程を行なう必要はな
い。
してイオンドーピング法により水素イオンの注入を行
う。本実施例では実施例１で説明した条件で、水素イオ
ン注入とＰ（リン）またはＢ（ボロン）注入を分けて行
なう。勿論、実施例２のように同時に行なっても構わな
いが、その場合、次の不純物注入工程を行なう必要はな
い。
【００９２】水素イオンの注入が終了したら、イオンド
ーピング法により活性層２０３、２０４に不純物を注入
する。例えば、Ｎチャネル型ＴＦＴを作製するならば不
純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製す
るならば不純物としてＢ（ボロン）用いれば良い。
ーピング法により活性層２０３、２０４に不純物を注入
する。例えば、Ｎチャネル型ＴＦＴを作製するならば不
純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製す
るならば不純物としてＢ（ボロン）用いれば良い。
【００９３】イオン注入条件は実施例１で既に詳細な説
明を行なったので、本実施例においては省略することに
する。このイオン注入によって図２（Ｃ）に示す状態が
得られる。
明を行なったので、本実施例においては省略することに
する。このイオン注入によって図２（Ｃ）に示す状態が
得られる。
【００９４】図２（Ｃ）に示す様に、回路ＴＦＴのソー
ス／ドレイン領域２１３、２１４、低濃度不純物領域２
１５、２１６、チャネル形成領域２１７および画素ＴＦ
Ｔのソース／ドレイン領域２１８、２１９、低濃度不純
物領域２２０、２２１、チャネル形成領域２２２が自己
整合的に形成される。
ス／ドレイン領域２１３、２１４、低濃度不純物領域２
１５、２１６、チャネル形成領域２１７および画素ＴＦ
Ｔのソース／ドレイン領域２１８、２１９、低濃度不純
物領域２２０、２２１、チャネル形成領域２２２が自己
整合的に形成される。
【００９５】図２（Ｃ）に示す状態が得られたら、次に
ＫｒＦエキシマレ−ザ−光の照射及び熱アニ−ルを行
う。本実施例では、レ−ザ−光のエネルギ−密度は250
〜300mJ/cm2 とし、熱アニ−ルは300 〜450 ℃１hrで行
う。この工程により、イオンド−ピング工程で損傷を受
けた活性層２０３、２０４の結晶性を改善することがで
きる。
ＫｒＦエキシマレ−ザ−光の照射及び熱アニ−ルを行
う。本実施例では、レ−ザ−光のエネルギ−密度は250
〜300mJ/cm2 とし、熱アニ−ルは300 〜450 ℃１hrで行
う。この工程により、イオンド−ピング工程で損傷を受
けた活性層２０３、２０４の結晶性を改善することがで
きる。
【００９６】次に、第１の層間絶縁膜２２３として窒化
珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法によ
り3000〜5000Åの厚さに成膜する。この層間絶縁膜２２
３は多層構造としても差し支えない。（図２（Ｄ））
珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法によ
り3000〜5000Åの厚さに成膜する。この層間絶縁膜２２
３は多層構造としても差し支えない。（図２（Ｄ））
【００９７】層間絶縁膜２２３を成膜したら、ここで前
工程で注入した水素イオンの熱拡散工程を行なう。この
工程は従来の水素化工程と同じ目的を果たすものであ
る。熱処理は実施例１と同様、Ｎ2 雰囲気（または３％
のＨ2 雰囲気）で350 ℃2hr の処理とする。また、処理
室内は大気圧とする。
工程で注入した水素イオンの熱拡散工程を行なう。この
工程は従来の水素化工程と同じ目的を果たすものであ
る。熱処理は実施例１と同様、Ｎ2 雰囲気（または３％
のＨ2 雰囲気）で350 ℃2hr の処理とする。また、処理
室内は大気圧とする。
【００９８】水素化工程を終了したら、回路ＴＦＴのソ
ース領域２１３、ゲイト電極２１１、ドレイン領域２１
４および画素ＴＦＴのソース領域２１８、、ゲイト電極
２１２上の層間絶縁膜をエッチングしてコンタクトホー
ルを形成する。
ース領域２１３、ゲイト電極２１１、ドレイン領域２１
４および画素ＴＦＴのソース領域２１８、、ゲイト電極
２１２上の層間絶縁膜をエッチングしてコンタクトホー
ルを形成する。
【００９９】そして、アルミニウムを主成分とする材料
とチタンとの積層膜で回路ＴＦＴのソース配線２２４、
ゲイト配線２２５、ゲイト配線２２６および画素ＴＦＴ
のソース配線２２７、ドレイン配線２２８を形成する。
とチタンとの積層膜で回路ＴＦＴのソース配線２２４、
ゲイト配線２２５、ゲイト配線２２６および画素ＴＦＴ
のソース配線２２７、ドレイン配線２２８を形成する。
【０１００】次に、第２の層間絶縁膜２２９として窒化
珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法によ
り3000〜5000Åの厚さに成膜する。この層間絶縁膜２２
９は多層構造としても差し支えない。（図２（Ｅ））
珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法によ
り3000〜5000Åの厚さに成膜する。この層間絶縁膜２２
９は多層構造としても差し支えない。（図２（Ｅ））
【０１０１】第２の層間絶縁膜２２９を成膜したら、画
素ＴＦＴのドレイン領域２１９上の層間絶縁膜をエッチ
ングしてコンタクトホールを形成し、透明導電性膜でな
る画素電極２３０を形成する。このようにして、図２
（Ｅ）に示すような回路ＴＦＴおよび画素ＴＦＴが形成
される。
素ＴＦＴのドレイン領域２１９上の層間絶縁膜をエッチ
ングしてコンタクトホールを形成し、透明導電性膜でな
る画素電極２３０を形成する。このようにして、図２
（Ｅ）に示すような回路ＴＦＴおよび画素ＴＦＴが形成
される。
【０１０２】以上で説明した回路ＴＦＴおよび画素ＴＦ
Ｔを配置したアクティブマトリクス型液晶表示装置の概
略図を図３に示す。図３において３０１はガラス基板、
３０２は水平走査回路、３０３は垂直走査回路である。
Ｔを配置したアクティブマトリクス型液晶表示装置の概
略図を図３に示す。図３において３０１はガラス基板、
３０２は水平走査回路、３０３は垂直走査回路である。
【０１０３】画像信号は外部から入力端子３０４を通し
て取り込まれ、水平・垂直走査回路３０２、３０３によ
り制御される画素ＴＦＴをスイッチング素子として画素
電極に送られる。そして、画素電極と対向基板との間に
挟み込まれた液晶の電気光学特性を変化させて画素領域
３０４に画像表示を行う。なお、３０６は対向基板へ所
定の電圧を印加するためのコモン電極である。
て取り込まれ、水平・垂直走査回路３０２、３０３によ
り制御される画素ＴＦＴをスイッチング素子として画素
電極に送られる。そして、画素電極と対向基板との間に
挟み込まれた液晶の電気光学特性を変化させて画素領域
３０４に画像表示を行う。なお、３０６は対向基板へ所
定の電圧を印加するためのコモン電極である。
【０１０４】図３で示す装置は概略上記説明したような
動作で画像表示を行うものであり、周辺回路の動作周波
数は３ＭＨｚ以上、表示部のコントラスト比は１００以
上を示すコンパクトで高性能なパネルである。
動作で画像表示を行うものであり、周辺回路の動作周波
数は３ＭＨｚ以上、表示部のコントラスト比は１００以
上を示すコンパクトで高性能なパネルである。
【０１０５】また、本実施例によって作製した画素ＴＦ
Ｔは従来の画素ＴＦＴと比較して、顕著な電気特性の向
上を確認することができる。発明者が確認した電気特性
データ（横軸はゲイト電圧、縦軸はドレイン電流）を図
４に示す。なお、図４（Ａ）は従来の水素化方法を用い
たＴＦＴ、図４（Ｂ）は本発明による水素化方法を用い
たＴＦＴの電気特性データである。
Ｔは従来の画素ＴＦＴと比較して、顕著な電気特性の向
上を確認することができる。発明者が確認した電気特性
データ（横軸はゲイト電圧、縦軸はドレイン電流）を図
４に示す。なお、図４（Ａ）は従来の水素化方法を用い
たＴＦＴ、図４（Ｂ）は本発明による水素化方法を用い
たＴＦＴの電気特性データである。
【０１０６】図４（Ａ）と比較すると、図４（Ｂ）にお
けるドレイン電流はゲイト電圧がほぼ０Ｖの時に立ち上
がる理想的な特性を示し、その立ち上がり方も急峻（サ
ブスレッショルド係数が良いことを意味する）である。
けるドレイン電流はゲイト電圧がほぼ０Ｖの時に立ち上
がる理想的な特性を示し、その立ち上がり方も急峻（サ
ブスレッショルド係数が良いことを意味する）である。
【０１０７】図４（Ａ）に示すデータはしきい値電圧が
5.86Ｖであるのに対し、図４（Ｂ）に示すデータはしき
い値が1.72Ｖと小さい。この事は画像表示を行う際の消
費電力が低減されていることを意味する。また、サブス
レッショルド係数が0.94 V/decade （図４（Ａ）の場
合）から0.37 V/decade （図４（Ｂ）の場合）へと大幅
に改善されたので、画像の応答速度の向上が実現でき
る。
5.86Ｖであるのに対し、図４（Ｂ）に示すデータはしき
い値が1.72Ｖと小さい。この事は画像表示を行う際の消
費電力が低減されていることを意味する。また、サブス
レッショルド係数が0.94 V/decade （図４（Ａ）の場
合）から0.37 V/decade （図４（Ｂ）の場合）へと大幅
に改善されたので、画像の応答速度の向上が実現でき
る。
【０１０８】
【発明の効果】本発明によれば、水素イオンを注入した
後に活性層の結晶性を改善し、その水素イオンを熱拡散
させて欠陥準位などの水素終端（水素化）を行なうた
め、水素化工程に伴う基板へのダメージを無くすことが
可能となる。さらに、活性層から水素が離脱しても直ち
に供給源から補われるので、常に安定した電気特性を得
ることが出来る。
後に活性層の結晶性を改善し、その水素イオンを熱拡散
させて欠陥準位などの水素終端（水素化）を行なうた
め、水素化工程に伴う基板へのダメージを無くすことが
可能となる。さらに、活性層から水素が離脱しても直ち
に供給源から補われるので、常に安定した電気特性を得
ることが出来る。
【０１０９】また、層間絶縁膜を成膜した後に水素化を
行なっても層間絶縁膜の内側から水素が供給されるの
で、従来のように層間絶縁膜（特に窒化珪素膜）に遮断
されて水素が入りにくくなるような事がない。逆に、層
間絶縁膜に遮断されて外側へ水素が逃げない利点を有す
るようになる。
行なっても層間絶縁膜の内側から水素が供給されるの
で、従来のように層間絶縁膜（特に窒化珪素膜）に遮断
されて水素が入りにくくなるような事がない。逆に、層
間絶縁膜に遮断されて外側へ水素が逃げない利点を有す
るようになる。
【０１１０】さらに、本発明による水素化は基板内部か
ら供給する水素が活性な原子状態であるため、従来の分
子状水素による水素化に比べ水素終端の効率が非常に良
い。
ら供給する水素が活性な原子状態であるため、従来の分
子状水素による水素化に比べ水素終端の効率が非常に良
い。
【０１１１】従って、本発明により従来よりも優れた電
気特性を示すＴＦＴを作製することが可能となった。そ
して、この技術により作製したＴＦＴを用いてより高性
能な液晶表示装置を構成することが可能となった。
気特性を示すＴＦＴを作製することが可能となった。そ
して、この技術により作製したＴＦＴを用いてより高性
能な液晶表示装置を構成することが可能となった。
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 周辺駆動回路一体型液晶表示装置を示す図。
【図４】 ＴＦＴの電気特性を示す図。
【図５】 水素濃度の分布を示す図。
１０１ ガラス基板 １０２ 下地膜 １０３ 活性層 １０４ ゲイト絶縁膜 １０５ アルミニウム膜 １０６ 多孔質の陽極酸化膜 １０７ 強固な陽極酸化膜 １０８ ゲイト電極 １０９ ソース領域 １１０ ドレイン領域 １１１、１１２ 低濃度不純物領域 １１３ チャネル形成領域 １１４ 層間絶縁膜 １１５ ソース配線 １１６ ドレイン配線 １１７ ゲイト配線 ２２３ 第１の層間絶縁膜 ２２９ 第２の層間絶縁膜 ２３０ 画素電極 ３０１ ガラス基板 ３０２ 水平走査回路 ３０３ 垂直走査回路 ３０４ 入力端子 ３０５ 画素領域 ３０６ コモン電極
Claims (12)
- 【請求項１】絶縁表面を有する基体上に半導体装置を作
製する過程において、 前記半導体装置を構成する活性層の下方に所定量の水素
を含む領域を形成する第１の工程と、 前記水素を加熱処理により前記半導体装置内部へ拡散せ
しめる第２の工程と、 を少なくとも有し、 前記第１の工程により形成される領域を水素供給源とし
て前記第２の工程により前記半導体装置の水素化を行う
ことを特徴とする半導体装置の作製方法。 - 【請求項２】絶縁表面を有する基体上に半導体装置を作
製する過程において、 前記半導体装置を構成する活性層の下方に所定量の水素
を含む領域を形成する第１の工程と、 前記水素を加熱処理により前記半導体装置内部へ拡散せ
しめる第２の工程と、 を少なくとも有し、 前記第１の工程は所定量の水素イオンを注入する目的
と、 前記活性層に対して一導電性を付与する不純物イオンを
注入する目的と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項３】請求項１または請求項２において、第１の
工程はイオンドーピング法によりドーズ量１Ｅ１５〜１
Ｅ１７個／ｃｍ2 の水素イオンを注入する工程であるこ
とを特徴とする半導体装置の作製方法。 - 【請求項４】請求項１または請求項２において、第２の
工程は300 〜450 ℃の温度範囲で行われることを特徴と
する半導体装置の作製方法。 - 【請求項５】請求項１または請求項２において、所定量
の水素を含む領域は基体内部に形成されることを特徴と
する半導体装置の作製方法。 - 【請求項６】絶縁表面を有する基体上に半導体装置を作
製する過程において、 前記半導体装置を構成する活性層の下方にイオンドーピ
ング法によりドーズ量１Ｅ１５〜１Ｅ１７個／ｃｍ2 で
水素イオンを注入する第１の工程と、 前記水素を300 〜450 ℃の温度範囲の加熱処理により前
記半導体装置内部へ拡散せしめる第２の工程と、 を少なくとも有し、 前記第２の工程は５％以下の水素を含む雰囲気において
行われることを特徴とする半導体装置の作製方法。 - 【請求項７】絶縁表面を有する基体上に半導体装置を作
製する過程において、 前記半導体装置を構成する活性層の下方に所定量の水素
を含む領域を形成する第１の工程と、 前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成
する第２の工程と、 前記水素を加熱処理により前記半導体装置内部へ拡散せ
しめる第３の工程と、 を少なくとも有し、 前記第１の工程により形成される領域を水素供給源とし
て前記第３の工程により前記半導体装置の水素化を行う
ことを特徴とする半導体装置の作製方法。 - 【請求項８】絶縁表面を有する基体上に半導体装置を作
製する過程において、 前記半導体装置を構成する活性層の下方に所定量の水素
を含む領域を形成する第１の工程と、 前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成
する第２の工程と、 前記水素を加熱処理により前記半導体装置内部へ拡散せ
しめる第３の工程と、 を少なくとも有し、 前記第１の工程は、所定量の水素イオンを注入する目的
と、 前記活性層に対して一導電性を付与する不純物イオンを
注入する目的と、を有することを特徴とする半導体装置
の作製方法。 - 【請求項９】請求項７または請求項８において、第１の
工程はイオンドーピング法によりドーズ量１Ｅ１５〜１
Ｅ１７個／ｃｍ2 の水素イオンを注入する工程であるこ
とを特徴とする半導体装置の作製方法。 - 【請求項１０】請求項７または請求項８において、第２
の工程は300 〜450 ℃の温度範囲で行われることを特徴
とする半導体装置の作製方法。 - 【請求項１１】請求項７または請求項８において、所定
量の水素を含む領域は基体内部に形成されることを特徴
とする半導体装置の作製方法。 - 【請求項１２】絶縁表面を有する基体上に半導体装置を
作製する過程において、 前記半導体装置を構成する活性層の下方にイオンドーピ
ング法によりドーズ量１Ｅ１５〜１Ｅ１７個／ｃｍ2 で
水素イオンを注入する第１の工程と、 前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成
する第２の工程と、 前記水素を300 〜450 ℃の温度範囲の加熱処理により前
記半導体装置内部へ拡散せしめる第３の工程と、 を少なくとも有し、 前記第３の工程は５％以下の水素を含む雰囲気において
行われることを特徴とする半導体装置の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287196A JP3865145B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
| US08/789,089 US5946585A (en) | 1996-01-26 | 1997-01-27 | Method of fabricating semiconductor device |
| KR1019970002213A KR100398897B1 (ko) | 1996-01-26 | 1997-01-27 | 반도체장치제조방법 |
| US09/302,665 US6365935B1 (en) | 1996-01-26 | 1999-04-30 | TFT having hydrogen containing buffer and substrate regions |
| KR1020010011357A KR100417539B1 (ko) | 1996-01-26 | 2001-03-06 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287196A JP3865145B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205208A true JPH09205208A (ja) | 1997-08-05 |
| JP3865145B2 JP3865145B2 (ja) | 2007-01-10 |
Family
ID=12370937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03287196A Expired - Fee Related JP3865145B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5946585A (ja) |
| JP (1) | JP3865145B2 (ja) |
| KR (2) | KR100398897B1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6365935B1 (en) | 2002-04-02 |
| KR100398897B1 (ko) | 2004-03-24 |
| US5946585A (en) | 1999-08-31 |
| KR100417539B1 (ko) | 2004-02-05 |
| KR970060513A (ko) | 1997-08-12 |
| JP3865145B2 (ja) | 2007-01-10 |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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