JPH09205366A - 利得制御付デジタル処理回路 - Google Patents
利得制御付デジタル処理回路Info
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- JPH09205366A JPH09205366A JP8351515A JP35151596A JPH09205366A JP H09205366 A JPH09205366 A JP H09205366A JP 8351515 A JP8351515 A JP 8351515A JP 35151596 A JP35151596 A JP 35151596A JP H09205366 A JPH09205366 A JP H09205366A
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- H03M1/0619—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement
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Abstract
(57)【要約】
【課題】 利得制御付デジタル処理回路を提供する。
【解決手段】 デジタル処理回路は、回路の入力側に位
置するアナログ／デジタル変換器（１）と、アナログ／
デジタル変換器から出力される信号をデジタル処理する
装置（２）と、回路の出力側に位置するデジタル／アナ
ログ変換器（３）とよりなる。デジタル処理回路は単一
基準電圧（ＶＢ）からその利得を制御しうる手段（Ａ
２，Ａ３，Ｔ，ＲＳ，Ｒ１）からなる。望ましくは、単
一基準電圧はバンドギャップ電圧であり、回路はＣＭＯ
Ｓ技術で作られる。本発明はかかる回路を用いるいかな
るタイプのオーディオ又はビテオ装置にも適用される。
置するアナログ／デジタル変換器（１）と、アナログ／
デジタル変換器から出力される信号をデジタル処理する
装置（２）と、回路の出力側に位置するデジタル／アナ
ログ変換器（３）とよりなる。デジタル処理回路は単一
基準電圧（ＶＢ）からその利得を制御しうる手段（Ａ
２，Ａ３，Ｔ，ＲＳ，Ｒ１）からなる。望ましくは、単
一基準電圧はバンドギャップ電圧であり、回路はＣＭＯ
Ｓ技術で作られる。本発明はかかる回路を用いるいかな
るタイプのオーディオ又はビテオ装置にも適用される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力がアナログ／
デジタル変換器よりなり、出力がデジタル／アナログ変
換器よりなるデジタル処理回路に係る。特に、本発明は
上述の様なデジタル処理回路の利得を制御しうる回路に
係る。本発明は例えばテレビジョン受像機、ビテオレコ
ーダ、又は衛星デコーダ等の様な回路を用いるいかなる
オーディオ又はビテオ装置にも適用される。従って、本
発明による処理回路は３つの基本的回路：即ちアナログ
／デジタル変換器、デジタル処理装置、及びデジタル／
アナログ変換器よりなる。
デジタル変換器よりなり、出力がデジタル／アナログ変
換器よりなるデジタル処理回路に係る。特に、本発明は
上述の様なデジタル処理回路の利得を制御しうる回路に
係る。本発明は例えばテレビジョン受像機、ビテオレコ
ーダ、又は衛星デコーダ等の様な回路を用いるいかなる
オーディオ又はビテオ装置にも適用される。従って、本
発明による処理回路は３つの基本的回路：即ちアナログ
／デジタル変換器、デジタル処理装置、及びデジタル／
アナログ変換器よりなる。
【０００２】
【従来の技術】これらの処理回路を作成するために現在
のところ２つの型の構成が当業者に知られている。第１
の構成は、３つの基本的回路を別々に作り、処理回路を
構成するようにこれらを組合わせるものである。第１の
構成によれば、各アナログ／デジタル及びデジタル／ア
ナログ変換器はそれに特有の基準により制御される利得
を有する。これは変換器により構成される基本的回路と
一体化されてもよく、されなくてもよい制御回路を含
む。
のところ２つの型の構成が当業者に知られている。第１
の構成は、３つの基本的回路を別々に作り、処理回路を
構成するようにこれらを組合わせるものである。第１の
構成によれば、各アナログ／デジタル及びデジタル／ア
ナログ変換器はそれに特有の基準により制御される利得
を有する。これは変換器により構成される基本的回路と
一体化されてもよく、されなくてもよい制御回路を含
む。
【０００３】一般に、利得制御を可能にする基準は特定
の回路により変換器の供給電圧から作られる。利得制御
に必要な正確さに応じて、多かれ少なかれ複雑で嵩の大
きい特別な回路を作る必要がある。利得制御を行なう他
の方法は変換器により構成される部品内の基準電圧を用
いることである。この内部基準電圧は当業者にはバンド
ギャップ電圧として知られている。しかし乍ら、例えば
ＣＭＯＳ技術の様なある技術によれば、バンドギャップ
電圧は一つの部品から他の部品に再現することは困難で
ある。２つの異なった部品に対し生じた２つのバンドギ
ャップ電圧間の差は実際に１０％の値に達してもよく、
或いは越えてもよい。これは種々の回路についての利得
に大きな拡がりをもたらす。
の回路により変換器の供給電圧から作られる。利得制御
に必要な正確さに応じて、多かれ少なかれ複雑で嵩の大
きい特別な回路を作る必要がある。利得制御を行なう他
の方法は変換器により構成される部品内の基準電圧を用
いることである。この内部基準電圧は当業者にはバンド
ギャップ電圧として知られている。しかし乍ら、例えば
ＣＭＯＳ技術の様なある技術によれば、バンドギャップ
電圧は一つの部品から他の部品に再現することは困難で
ある。２つの異なった部品に対し生じた２つのバンドギ
ャップ電圧間の差は実際に１０％の値に達してもよく、
或いは越えてもよい。これは種々の回路についての利得
に大きな拡がりをもたらす。
【０００４】第２の構成は３つの基本的回路を２つの部
品の助けで作ることからなり；アナログ／デジタル変換
器は第１の部品とデジタル処理装置により構成される組
立体とよりなり、デジタル／アナログ変換器は第２の部
品よりなる。処理回路の利得制御は２つの部品の各々に
関しての利得制御によりなされる。
品の助けで作ることからなり；アナログ／デジタル変換
器は第１の部品とデジタル処理装置により構成される組
立体とよりなり、デジタル／アナログ変換器は第２の部
品よりなる。処理回路の利得制御は２つの部品の各々に
関しての利得制御によりなされる。
【０００５】
【発明が解決しようとする課題】各部品の利得制御を行
なわせる基準は上記の如く形成される。即ち良い正確性
を有するが比較的複雑で嵩の大きい特定の回路を用いる
か、或いは形成するのが難しいバンドギャップ電圧を用
いるかである。本発明はこれらの欠点を有さない。
なわせる基準は上記の如く形成される。即ち良い正確性
を有するが比較的複雑で嵩の大きい特定の回路を用いる
か、或いは形成するのが難しいバンドギャップ電圧を用
いるかである。本発明はこれらの欠点を有さない。
【０００６】
【課題を解決するための手段】本発明は、回路の入力側
に位置するアナログ／デジタル変換器と、アナログ／デ
ジタル変換器から出力される信号をデジタル処理する装
置と、回路の出力側に位置しデジタル処理装置から出力
される信号を変換するデジタル／アナログ変換器とより
なるデジタル処理回路を提供する。デジタル処理回路
は、該回路の利得を単一電圧基準から制御する手段を有
する。
に位置するアナログ／デジタル変換器と、アナログ／デ
ジタル変換器から出力される信号をデジタル処理する装
置と、回路の出力側に位置しデジタル処理装置から出力
される信号を変換するデジタル／アナログ変換器とより
なるデジタル処理回路を提供する。デジタル処理回路
は、該回路の利得を単一電圧基準から制御する手段を有
する。
【０００７】上記の手段は本発明による処理回路の利得
が単一基準電圧とは独立である様なものであり、有利で
ある。望ましくは、単一基準電圧はバンドギャップ電圧
であり、回路はＣＭＯＳ技術で作られる。より一般的に
は、本発明による回路は他の技術を利用しても作られう
る。本発明の他の特徴及び利点は以下図面と共にするこ
れに限定されることはない例示としての望ましい実施例
の説明より明らかとなろう。
が単一基準電圧とは独立である様なものであり、有利で
ある。望ましくは、単一基準電圧はバンドギャップ電圧
であり、回路はＣＭＯＳ技術で作られる。より一般的に
は、本発明による回路は他の技術を利用しても作られう
る。本発明の他の特徴及び利点は以下図面と共にするこ
れに限定されることはない例示としての望ましい実施例
の説明より明らかとなろう。
【０００８】
【発明の実施の形態】図１及び図２中、同一部分には同
一符号を付す。図１は本発明の第１実施例を示す。処理
回路は、アナログ／デジタル変換器１と、デジタル処理
装置２と、デジタル／アナログ変換器３とよりなる。図
１の実施例によれば、デジタル／アナログ変換器３はス
イッチング動作を容易にするために電流−制御される。
有利なことに、アナログ／デジタル変換器用基準電圧Ｖ
２とデジタル／アナログ変換器用基準電流Irefとの両方
を供給するのに単一基準電圧ＶＢを用いる。
一符号を付す。図１は本発明の第１実施例を示す。処理
回路は、アナログ／デジタル変換器１と、デジタル処理
装置２と、デジタル／アナログ変換器３とよりなる。図
１の実施例によれば、デジタル／アナログ変換器３はス
イッチング動作を容易にするために電流−制御される。
有利なことに、アナログ／デジタル変換器用基準電圧Ｖ
２とデジタル／アナログ変換器用基準電流Irefとの両方
を供給するのに単一基準電圧ＶＢを用いる。
【０００９】基準電圧Ｖ２は電圧ＶＢを入力に受ける利
得Ｇ２の増幅器Ａ２から生ずる。従って、これは次の様
になる。 Ｖ２＝Ｇ２×ＶＢ 電圧ＶＢは、負の入力が一方で抵抗Ｒ１を介して回路の
アースに接続され、他方でトランジスタＴのソースに接
続された差動増幅器Ａ３の正の入力に送られる。トラン
ジスタＴのゲート及びドレインは夫々差動増幅器Ａ３の
出力に接続され、デジタル／アナログ変換器の基準電流
Irefが取り出される点に接続されている。非常に高い利
得Ｇ３の差動増幅器は、Ｖ+ 及びＶ- が夫々正の入力に
印加された電圧及び差動増幅器Ａ３の負の入力に印加さ
れた電圧であるとき、Ｖ+ ＝Ｖ-とされている。
得Ｇ２の増幅器Ａ２から生ずる。従って、これは次の様
になる。 Ｖ２＝Ｇ２×ＶＢ 電圧ＶＢは、負の入力が一方で抵抗Ｒ１を介して回路の
アースに接続され、他方でトランジスタＴのソースに接
続された差動増幅器Ａ３の正の入力に送られる。トラン
ジスタＴのゲート及びドレインは夫々差動増幅器Ａ３の
出力に接続され、デジタル／アナログ変換器の基準電流
Irefが取り出される点に接続されている。非常に高い利
得Ｇ３の差動増幅器は、Ｖ+ 及びＶ- が夫々正の入力に
印加された電圧及び差動増幅器Ａ３の負の入力に印加さ
れた電圧であるとき、Ｖ+ ＝Ｖ-とされている。
【００１０】従って、抵抗Ｒ１の端子に集められた電圧
Ｖ３は電圧ＶＢに等しい。基準電流Irefは次の通りであ
る：
Ｖ３は電圧ＶＢに等しい。基準電流Irefは次の通りであ
る：
【００１１】
【数１】
【００１２】当業者には知られている様に、デジタル／
アナログ変換器３の出力の負荷となる抵抗ＲＳを通る出
力電流ＩＳ以下の如く表わされる：
アナログ変換器３の出力の負荷となる抵抗ＲＳを通る出
力電流ＩＳ以下の如く表わされる：
【００１３】
【数２】
【００１４】ここで、 −Ｉｍ＝ｋ×Irefであり、Ｉｍは処理装置の出力に得ら
れる最大電流を表わし、ｋはデジタル／アナログ変換器
の構成に関する係数である。 −Ｎは変換される二進コードの桁数値、即ちｎビート変
換器に対しては０から２ n −１の間の整数を表わす。 −２n −１は変換された二進コードが取りうる最大桁数
値を表わす。
れる最大電流を表わし、ｋはデジタル／アナログ変換器
の構成に関する係数である。 −Ｎは変換される二進コードの桁数値、即ちｎビート変
換器に対しては０から２ n −１の間の整数を表わす。 −２n −１は変換された二進コードが取りうる最大桁数
値を表わす。
【００１５】処理回路の出力Ｓに集められた電圧ＶＳは
次の如く表わされる：
次の如く表わされる：
【００１６】
【数３】
【００１７】ここで、
【００１８】
【数４】
【００１９】従って、次の如くになる：
【００２０】
【数５】
【００２１】望ましくは、その入力において、処理回路
は利得Ｇ１の増幅器Ａ１よりなる。アナログ／デジタル
変換器１の入力での電圧Ｖ１は次の通りである： Ｖ１＝Ｇ１×ＶＥ、 ここで、ＶＥは処理回路の入力Ｅに印加された電圧であ
る。当業者に知られている様に、変換器１の入力での電
圧Ｖ１は次の様に書ける： Ｖ１＝Ｎ×ΔＶ、 ここで、Ｎは前述の如き二進コードの桁数値であり、Δ
Ｖは変換されるべきアナログ電圧のエレメンタリステッ
プである。
は利得Ｇ１の増幅器Ａ１よりなる。アナログ／デジタル
変換器１の入力での電圧Ｖ１は次の通りである： Ｖ１＝Ｇ１×ＶＥ、 ここで、ＶＥは処理回路の入力Ｅに印加された電圧であ
る。当業者に知られている様に、変換器１の入力での電
圧Ｖ１は次の様に書ける： Ｖ１＝Ｎ×ΔＶ、 ここで、Ｎは前述の如き二進コードの桁数値であり、Δ
Ｖは変換されるべきアナログ電圧のエレメンタリステッ
プである。
【００２２】従って、次の様になる：
【００２３】
【数６】
【００２４】ここで
【００２５】
【数７】
【００２６】であり、Ｖ２＝Ｇ２×ＶＢである。そこで
次の様になる。
次の様になる。
【００２７】
【数８】
【００２８】従って、処理回路の利得は次の様に書き表
わされる。
わされる。
【００２９】
【数９】
【００３０】又は
【００３１】
【数１０】
【００３２】利得Ｇを与える式から得られる如く、Ｇの
値は基準電圧ＶＢの値に依存しない。有利なことに、本
発明による処理回路の利得の値は電圧ＶＢの値を再生す
る際おこりうる困難性に影響されない。望ましい実施例
によれば、増幅器Ａ１，Ａ２，Ａ３、トランジスタＴ、
変換器１及び３、デジタル処理装置２で構成される種々
の要素はＣＭＯＳ技術で作られた一つの同一の部品に集
積される。前述の如く、基準電圧ＶＢは部品内部のバン
ドギャップ電圧であり、その変化は一つの部品と他とで
１０％に達するかそれ以上である。
値は基準電圧ＶＢの値に依存しない。有利なことに、本
発明による処理回路の利得の値は電圧ＶＢの値を再生す
る際おこりうる困難性に影響されない。望ましい実施例
によれば、増幅器Ａ１，Ａ２，Ａ３、トランジスタＴ、
変換器１及び３、デジタル処理装置２で構成される種々
の要素はＣＭＯＳ技術で作られた一つの同一の部品に集
積される。前述の如く、基準電圧ＶＢは部品内部のバン
ドギャップ電圧であり、その変化は一つの部品と他とで
１０％に達するかそれ以上である。
【００３３】有利なことに、ＣＭＯＳ技術で作られた種
々の処理回路に関する利得値はバンドギャップ値の変化
によって影響されない。本発明によれば、抵抗Ｒ１及び
ＲＳは処理回路により構成された部品と集積化されて
も、されなくてもよい。抵抗Ｒ１及びＲＳが部品と集積
化されない場合、処理回路の利得の値は抵抗の値を変更
することにより調整可能である。有利なことに、本発明
による利得の値の調整は従来回路で用いられる調整より
も簡単化される。
々の処理回路に関する利得値はバンドギャップ値の変化
によって影響されない。本発明によれば、抵抗Ｒ１及び
ＲＳは処理回路により構成された部品と集積化されて
も、されなくてもよい。抵抗Ｒ１及びＲＳが部品と集積
化されない場合、処理回路の利得の値は抵抗の値を変更
することにより調整可能である。有利なことに、本発明
による利得の値の調整は従来回路で用いられる調整より
も簡単化される。
【００３４】利得Ｇの値の正確さは、抵抗ＲＳ及びＲ
１、利得Ｇ１及びＧ２、係数ｋの正確さに依存する。一
般に、Ｇ１及びＧ２及び係数ｋの値は容易に再現され
る。利得Ｇの値の正確さは通常抵抗ＲＳ及びＲ１の正確
さにのみ依存する。かくて、使用者は例えば高い正確さ
を要求されない適用に対し５％で抵抗を選ぶことかで
き、逆に高い正確さを必要とする適用に対しては０．１
％で抵抗を選び得る。後者の場合、即ち抵抗が高正確度
のものである場合、種々の処理回路に対し得られた利得
は２％以下のブラケット内で再現されうる値を有する。
１、利得Ｇ１及びＧ２、係数ｋの正確さに依存する。一
般に、Ｇ１及びＧ２及び係数ｋの値は容易に再現され
る。利得Ｇの値の正確さは通常抵抗ＲＳ及びＲ１の正確
さにのみ依存する。かくて、使用者は例えば高い正確さ
を要求されない適用に対し５％で抵抗を選ぶことかで
き、逆に高い正確さを必要とする適用に対しては０．１
％で抵抗を選び得る。後者の場合、即ち抵抗が高正確度
のものである場合、種々の処理回路に対し得られた利得
は２％以下のブラケット内で再現されうる値を有する。
【００３５】特別な実施例によれば、処理回路は増幅器
Ａ１及びＡ２を含まない。この場合、Ｇなる表示で現わ
れる利得Ｇ１及びＧ２は両方共１に等しくなる。この適
用は、Ｖ２がＶＢに等しいので基準電圧に等しいコーデ
ィングダイナミックレンジに相当する。処理回路の利得
は専ら抵抗ＲＳ，Ｒ１及び係数ｋにのみ依存する。１つ
の回路から他の回路への利得Ｇの変化は極めて小さくな
る。
Ａ１及びＡ２を含まない。この場合、Ｇなる表示で現わ
れる利得Ｇ１及びＧ２は両方共１に等しくなる。この適
用は、Ｖ２がＶＢに等しいので基準電圧に等しいコーデ
ィングダイナミックレンジに相当する。処理回路の利得
は専ら抵抗ＲＳ，Ｒ１及び係数ｋにのみ依存する。１つ
の回路から他の回路への利得Ｇの変化は極めて小さくな
る。
【００３６】図２は本発明の第２実施例を示す。この第
２実施例によれば、出力デジタル／アナログ変換器４は
基準電圧Vrefにより制御される。基準電圧Vrefは電圧Ｖ
Ｂから得られる。この目的のため、電圧ＶＢは、負の入
力が一方では抵抗Ｒ３を介して回路のアースに接続さ
れ、他方でＲ２を介して増幅器Ａ３の出力に接続されて
いる差動増幅器Ａ３の正の入力に送られる。
２実施例によれば、出力デジタル／アナログ変換器４は
基準電圧Vrefにより制御される。基準電圧Vrefは電圧Ｖ
Ｂから得られる。この目的のため、電圧ＶＢは、負の入
力が一方では抵抗Ｒ３を介して回路のアースに接続さ
れ、他方でＲ２を介して増幅器Ａ３の出力に接続されて
いる差動増幅器Ａ３の正の入力に送られる。
【００３７】基準電圧Vrefは増幅器Ａ３の出力に得られ
る電圧である。そこで次の様になる。 Vref＝Ｇ0 ×ＶＢ ここでＧ0 は
る電圧である。そこで次の様になる。 Vref＝Ｇ0 ×ＶＢ ここでＧ0 は
【００３８】
【数１１】
【００３９】に等しい。デジタル／アナログ変換器の出
力電圧ＶＳは次の式で与えられる：
力電圧ＶＳは次の式で与えられる：
【００４０】
【数１２】
【００４１】入力アナログ／デジタル変換器に関して、
図２に示す回路は図１に示す回路と同じである。従っ
て、入力電圧ＶＥに対する式は下記の様にも表わされう
る：
図２に示す回路は図１に示す回路と同じである。従っ
て、入力電圧ＶＥに対する式は下記の様にも表わされう
る：
【００４２】
【数１３】
【００４３】従って、電圧ＶＳの電圧ＶＥに対する比で
ある利得Ｇに対する式は下記のように表わされうる：
ある利得Ｇに対する式は下記のように表わされうる：
【００４４】
【数１４】
【００４５】図１の場合の様に、種々の要素、即ち増幅
器Ａ１，Ａ２，Ａ３、変換器１及び４、デジタル処理装
置２は一の同じ部品内に集積されえ、一の同じ技術、例
えばＣＭＯＳ技術を使って形成される。有利なことに、
抵抗Ｒ２及びＲ３は処理回路により構成される部品と集
積化されえ、或いは部品外部の要素とされてもよい。抵
抗Ｒ２及びＲ３が部品と集積化されない場合、処理回路
の利得の値は抵抗の値を変更することにより調整可能で
ある。
器Ａ１，Ａ２，Ａ３、変換器１及び４、デジタル処理装
置２は一の同じ部品内に集積されえ、一の同じ技術、例
えばＣＭＯＳ技術を使って形成される。有利なことに、
抵抗Ｒ２及びＲ３は処理回路により構成される部品と集
積化されえ、或いは部品外部の要素とされてもよい。抵
抗Ｒ２及びＲ３が部品と集積化されない場合、処理回路
の利得の値は抵抗の値を変更することにより調整可能で
ある。
【００４６】本発明による処理回路の実施例に拘らず、
特に興味のある適用は、信号がデジタル処理がなされる
第１のパス又はデジタル処理が行なわれない第２のパス
のいずれかに印加される装置に係る。これはパスに信号
が通るのに拘らず実質的に同じである信号の利得に対し
屡々必要である。上述の様な典型的な装置は、映像信号
がＰＡＬ型であるかＳＥＣＡＭ型であるかにより映像信
号輝度成分と色度成分に分離するフィルタに係る。ＰＡ
Ｌ型信号に対して、第１のパスはフィルタされたパス即
ちアナログ／デジタル変換、デジタル処理、デジタル／
アナログ変換を受けるものである。ＳＥＣＡＭ型信号に
対して、第２のパスは上述のデジタル処理を受けない通
常「バイパス」と称されるパスである。２つのパスの利
得は実質的に同じであるべきである。有利なことに、本
発明はかかる装置を作ることを可能にする。
特に興味のある適用は、信号がデジタル処理がなされる
第１のパス又はデジタル処理が行なわれない第２のパス
のいずれかに印加される装置に係る。これはパスに信号
が通るのに拘らず実質的に同じである信号の利得に対し
屡々必要である。上述の様な典型的な装置は、映像信号
がＰＡＬ型であるかＳＥＣＡＭ型であるかにより映像信
号輝度成分と色度成分に分離するフィルタに係る。ＰＡ
Ｌ型信号に対して、第１のパスはフィルタされたパス即
ちアナログ／デジタル変換、デジタル処理、デジタル／
アナログ変換を受けるものである。ＳＥＣＡＭ型信号に
対して、第２のパスは上述のデジタル処理を受けない通
常「バイパス」と称されるパスである。２つのパスの利
得は実質的に同じであるべきである。有利なことに、本
発明はかかる装置を作ることを可能にする。
【００４７】上述の本発明の実施例は、入力デジタル／
アナログ変換回路が電圧制御され、出力デジタル／アナ
ログ変換回路が電圧制御又は電流制御される利得制御回
路に係る。より一般的には、本発明は入力アナログ／デ
ジタル変換器が出力デジタル／アナログ変換の様に電圧
制御又は電流制御されるデジタル処理利得回路を提供す
る。
アナログ変換回路が電圧制御され、出力デジタル／アナ
ログ変換回路が電圧制御又は電流制御される利得制御回
路に係る。より一般的には、本発明は入力アナログ／デ
ジタル変換器が出力デジタル／アナログ変換の様に電圧
制御又は電流制御されるデジタル処理利得回路を提供す
る。
【００４８】
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
１ アナログ／デジタル変換器 ２ デジタル処理装置 ３，４ デジタル／アナログ変換器 Ａ１，Ａ２ 増幅器 Ａ３ 差動増幅器
Claims (8)
- 【請求項１】 回路の入力側に位置するアナログ／デジ
タル変換器と、アナログ／デジタル変換器から出力され
る信号をデジタル処理する装置と、回路の出力側に位置
しデジタル処理装置から出力される信号を変換するデジ
タル／アナログ変換器とよりなり、デジタル／アナログ
変換器は電流制御（Iref）されるデジタル処理回路であ
って、該回路の利得を単一電圧基準ＶＢから制御する手
段を有することを特徴とするデジタル処理回路。 - 【請求項２】 該手段は該処理回路の利得が電圧ＶＢと
は独立であるようにされていることを特徴とする請求項
１に記載の処理回路。 - 【請求項３】 回路の入力側に位置するアナログ／デジ
タル変換器と、アナログ／デジタル変換器から出力され
る信号をデジタル処理する装置と、回路の出力側に位置
しデジタル処理装置から出力される信号を変換するデジ
タル／アナログ変換器とよりなり、出力側に位置するデ
ジタル／アナログ変換器は電圧制御されるデジタル処理
回路であって、該回路の利得を単一基準電圧ＶＢから制
御する手段と差動増幅器とを有し、該手段は利得Ｇ２の
第１の増幅器からなり、アナログ／デジタル変換器に印
加された制御電圧Ｖ２はＶ２＝Ｇ２×ＶＢであり、該差
動増幅器の正の入力は電圧ＶＢに接続され、その負の入
力は一方では抵抗Ｒ３を介して回路のアースに接続さ
れ、他方、抵抗Ｒ２を介して差動増幅器の出力に接続さ
れ、差動増幅器の出力は出力側に位置するデジタル／ア
ナログ変換器の制御に接続されているデジタル処理回
路。 - 【請求項４】 該手段は、利得Ｇ２の第１の増幅器と、
差動増幅器と、抵抗ＲＳとよりなり、上記アナログ／デ
ジタル変換器に印加された制御電圧Ｖ２はＶ２＝Ｇ２×
ＶＢであり、差動増幅器の正の入力は電圧ＶＢに接続さ
れ、その負の入力は一方では第１の抵抗Ｒ１を介して回
路のアースに接続され他方トランジスタのソースに接続
され、トランジスタのゲート及びドレーンは夫々差動増
幅器の出力と基準電流（Iref) が取り出されるデジタル
／アナログ変換器の点に接続され、抵抗ＲＳは処理回路
の出力と回路のアースとの間に位置することを特徴とす
る請求項１又は２記載の処理回路。 - 【請求項５】 基準電圧ＶＢはバンドギャップ電圧であ
ることを特徴とする請求項１乃至４のうちいずれか一項
記載の処理回路。 - 【請求項６】 該アナログ／デジタル変換器、デジタル
処理装置、デジタル／アナログ変換器、第１の増幅器、
第２の増幅器、及びトランジスタはＣＭＯＳ技術で一つ
の同じ部品上に形成されていることを特徴とする請求項
５記載の処理回路。 - 【請求項７】 抵抗Ｒ１及びＲＳ又はＲ２及びＲ３はＣ
ＭＯＳ技術で該同じ部品上に形成されていることを特徴
とする請求項６記載の処理回路。 - 【請求項８】 抵抗Ｒ１及びＲＳ又はＲ２及びＲ３は処
理回路の利得を調整しうるよう該同じ部品の外にあるこ
とを特徴とする請求項７記載の処理回路。
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