JPH09213100A - 半導体記憶装置及びその欠陥検査方法 - Google Patents
半導体記憶装置及びその欠陥検査方法Info
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- JPH09213100A JPH09213100A JP8235053A JP23505396A JPH09213100A JP H09213100 A JPH09213100 A JP H09213100A JP 8235053 A JP8235053 A JP 8235053A JP 23505396 A JP23505396 A JP 23505396A JP H09213100 A JPH09213100 A JP H09213100A
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 欠陥メモリセルの救済前に全スペアメモリセ
ルのテストを行うことにより歩留まりを向上させる。 【解決手段】 テストモード時に、正規の行のメモリセ
ルを選択するための第１のテストロウデコーダ９ａと、
スペアメモリセル行の選択を行うための第２のテストロ
ウデコーダ９ｂと、正規の列のメモリセルを選択するた
めの第１のテストコラムデコーダ１０ａと、スペアメモ
リセル列を選択するための第２のテストコラムデコーダ
１０ｂとを設ける。制御信号ＳＲＴ，制御信号ＳＣＴに
より制御回路１１によりロウデコーダとコラムデコーダ
の４通りの組合せを切り換えられるように構成する。
ルのテストを行うことにより歩留まりを向上させる。 【解決手段】 テストモード時に、正規の行のメモリセ
ルを選択するための第１のテストロウデコーダ９ａと、
スペアメモリセル行の選択を行うための第２のテストロ
ウデコーダ９ｂと、正規の列のメモリセルを選択するた
めの第１のテストコラムデコーダ１０ａと、スペアメモ
リセル列を選択するための第２のテストコラムデコーダ
１０ｂとを設ける。制御信号ＳＲＴ，制御信号ＳＣＴに
より制御回路１１によりロウデコーダとコラムデコーダ
の４通りの組合せを切り換えられるように構成する。
Description
【０００１】
【発明の属する技術分野】この発明は正規のメモリセル
の欠陥を救済するスペアメモリセルを有する半導体記憶
装置に関し、特にスペアメモリセルの欠陥の検査に関す
るものである。
の欠陥を救済するスペアメモリセルを有する半導体記憶
装置に関し、特にスペアメモリセルの欠陥の検査に関す
るものである。
【０００２】
【従来の技術】図３０は従来のダイナミック型半導体記
憶装置（以下ＤＲＡＭという。）の主要部を示す平面図
であり、図において、符号１４１は感知増幅器列の配置
領域（センスアンプ形成領域）、１４２は記憶素子群の
配置領域（メモリセルアレイ）、１４３はメモリセルア
レイ１４２の中のセルを選択するためロウアドレス信号
で指定されたワード線を活性化するロウデコーダ、１４
４はメモリセルアレイ１４２の中のセルを選択するため
コラムアドレス信号で指定されたビット線を活性化する
ためのコラムデコーダである。
憶装置（以下ＤＲＡＭという。）の主要部を示す平面図
であり、図において、符号１４１は感知増幅器列の配置
領域（センスアンプ形成領域）、１４２は記憶素子群の
配置領域（メモリセルアレイ）、１４３はメモリセルア
レイ１４２の中のセルを選択するためロウアドレス信号
で指定されたワード線を活性化するロウデコーダ、１４
４はメモリセルアレイ１４２の中のセルを選択するため
コラムアドレス信号で指定されたビット線を活性化する
ためのコラムデコーダである。
【０００３】図３１は図３０に示した領域１４５の構成
の概略を示す概念図である。図３１において、１４６は
メモリセルアレイ１４２を構成しているメモリセル、１
４７ａは正規のメモリセルが配置されている行に設けら
れ正規ロウデコーダ１４３ａによって活性／非活性の制
御がなされるワード線、１４７ｂはスペアメモリセルが
配置されているスペアセル行に設けられスペアロウデコ
ーダ１４３ａによって活性／非活性の制御がなされるワ
ード線、１４８ａは正規のメモリセルが配置されている
正規の行に設けられコラムデコーダ１４４のうちの正規
コラムデコーダによって活性／非活性の制御がなされる
ビット線、１４８ｂはスペアメモリセルが配置されてい
るスペアメモリセル列に設けられコラムデコーダ１４４
のうちのスペアコラムデコーダ１４４ｂによって活性／
非活性の制御がなされるビット線である。
の概略を示す概念図である。図３１において、１４６は
メモリセルアレイ１４２を構成しているメモリセル、１
４７ａは正規のメモリセルが配置されている行に設けら
れ正規ロウデコーダ１４３ａによって活性／非活性の制
御がなされるワード線、１４７ｂはスペアメモリセルが
配置されているスペアセル行に設けられスペアロウデコ
ーダ１４３ａによって活性／非活性の制御がなされるワ
ード線、１４８ａは正規のメモリセルが配置されている
正規の行に設けられコラムデコーダ１４４のうちの正規
コラムデコーダによって活性／非活性の制御がなされる
ビット線、１４８ｂはスペアメモリセルが配置されてい
るスペアメモリセル列に設けられコラムデコーダ１４４
のうちのスペアコラムデコーダ１４４ｂによって活性／
非活性の制御がなされるビット線である。
【０００４】図３１に示したＤＲＡＭは、欠陥救済のた
めの冗長構成を有している。各メモリセルアレイ１４２
は、それぞれ１本または複数本の予備行（スペアロウ）
及び予備列（スペアコラム）を備えており、メモリセル
が欠陥を含む場合に、レーザヒューズプログラム方式な
どにより、欠陥を含むメモリセルを含む行または列を、
予備の行または列により電気的に置換して、欠陥救済を
行う。
めの冗長構成を有している。各メモリセルアレイ１４２
は、それぞれ１本または複数本の予備行（スペアロウ）
及び予備列（スペアコラム）を備えており、メモリセル
が欠陥を含む場合に、レーザヒューズプログラム方式な
どにより、欠陥を含むメモリセルを含む行または列を、
予備の行または列により電気的に置換して、欠陥救済を
行う。
【０００５】図３２は従来のダイナミック型半導体記憶
装置を示す平面図である。図３２において、２００はダ
イナミック形半導体記憶装置の記憶領域、２０１は感知
増幅器列の配置領域（センスアンプ形成領域）、２０２
は複数列設けられている感知増幅器列の配置領域２０１
の間に形成された記憶素子群の配置領域、２０３は比較
的低抵抗な金属配線を接続するワード線裏打ち領域、２
０４はワード線裏打ち領域２０３とは別の層に比較的高
抵抗な配線が形成されセンスアンプ形成領域２０１と交
差する領域である。
装置を示す平面図である。図３２において、２００はダ
イナミック形半導体記憶装置の記憶領域、２０１は感知
増幅器列の配置領域（センスアンプ形成領域）、２０２
は複数列設けられている感知増幅器列の配置領域２０１
の間に形成された記憶素子群の配置領域、２０３は比較
的低抵抗な金属配線を接続するワード線裏打ち領域、２
０４はワード線裏打ち領域２０３とは別の層に比較的高
抵抗な配線が形成されセンスアンプ形成領域２０１と交
差する領域である。
【０００６】図３３は、図３２に示したワード線裏打ち
領域２０３の構成を示す概念図である。図３３におい
て、２０５は比較的抵抗値が低いアルミニュウム配線、
２０６はアルミニウム配線２０５と並列に接続され比較
的抵抗値が高いポリサイド配線である。
領域２０３の構成を示す概念図である。図３３におい
て、２０５は比較的抵抗値が低いアルミニュウム配線、
２０６はアルミニウム配線２０５と並列に接続され比較
的抵抗値が高いポリサイド配線である。
【０００７】図３４は、ダイナミック形半導体記憶装置
のメモリセルブロックの構成を示すブロック図である。
図３４において、１４１ａ，１４１ｃは正規のメモリセ
ルのデータを読み出すためのセンスアンプが形成されて
いるセンスアンプ形成領域、１４１ｂ，１４１ｄはスペ
アメモリセルのデータを読み出すためのセンスアンプが
形成されているセンスアンプ形成領域、１４８ｃは正規
のメモリセルから読み出すデータを伝達するビット線
対、１４８ｄはスペアメモリセルから読み出すデータを
伝達するビット線対であり、図３１と同一符号のものは
図３１の同一符号部分に相当する部分である。
のメモリセルブロックの構成を示すブロック図である。
図３４において、１４１ａ，１４１ｃは正規のメモリセ
ルのデータを読み出すためのセンスアンプが形成されて
いるセンスアンプ形成領域、１４１ｂ，１４１ｄはスペ
アメモリセルのデータを読み出すためのセンスアンプが
形成されているセンスアンプ形成領域、１４８ｃは正規
のメモリセルから読み出すデータを伝達するビット線
対、１４８ｄはスペアメモリセルから読み出すデータを
伝達するビット線対であり、図３１と同一符号のものは
図３１の同一符号部分に相当する部分である。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、スペアロウおよびスペ
アコラムのメモリセルに欠陥を含む場合に、有効に欠陥
救済ができないという問題点があった。
は以上のように構成されており、スペアロウおよびスペ
アコラムのメモリセルに欠陥を含む場合に、有効に欠陥
救済ができないという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたものであり、複数の予備行または列のメ
モリセルの一部に欠陥を含む場合にも、有効に欠陥救済
ができる半導体記憶装置を得ることを目的としている。
ためになされたものであり、複数の予備行または列のメ
モリセルの一部に欠陥を含む場合にも、有効に欠陥救済
ができる半導体記憶装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、正規のメモリセルの読み出し／書き込みを
行う通常モードと、前記正規のメモリセルおよび該正規
のメモリセルの欠陥救済のために設けられているスペア
メモリセルの欠陥テストを行うテストモードとの切り換
えが可能な半導体記憶装置であって、前記正規のメモリ
セルが配置される正規の行および正規の列並びに前記ス
ペアメモリセルが配置されるスペアメモリセル行および
スペアメモリセル列を含むメモリセルアレイと、前記正
規のメモリセルにアクセスするための正規ロウデコーダ
および正規コラムデコーダと、前記通常モード時に、前
記スペアメモリセル行を選択するためのスペアロウデコ
ーダと、前記通常モード時に、前記スペアメモリセル列
を選択するためのスペアコラムデコーダとを備え、前記
テストモード時に、前記メモリセルアレイのアドレスの
指定を行うアドレス信号で、該スペアロウデコーダおよ
び該スペアコラムデコーダを用いずに前記スペアメモリ
セル行または前記スペアメモリセル列のうちの少なくと
も一方を選択状態にすることを特徴とする。
記憶装置は、正規のメモリセルの読み出し／書き込みを
行う通常モードと、前記正規のメモリセルおよび該正規
のメモリセルの欠陥救済のために設けられているスペア
メモリセルの欠陥テストを行うテストモードとの切り換
えが可能な半導体記憶装置であって、前記正規のメモリ
セルが配置される正規の行および正規の列並びに前記ス
ペアメモリセルが配置されるスペアメモリセル行および
スペアメモリセル列を含むメモリセルアレイと、前記正
規のメモリセルにアクセスするための正規ロウデコーダ
および正規コラムデコーダと、前記通常モード時に、前
記スペアメモリセル行を選択するためのスペアロウデコ
ーダと、前記通常モード時に、前記スペアメモリセル列
を選択するためのスペアコラムデコーダとを備え、前記
テストモード時に、前記メモリセルアレイのアドレスの
指定を行うアドレス信号で、該スペアロウデコーダおよ
び該スペアコラムデコーダを用いずに前記スペアメモリ
セル行または前記スペアメモリセル列のうちの少なくと
も一方を選択状態にすることを特徴とする。
【００１１】第２の発明に係る半導体記憶装置は、第１
の発明の半導体記憶装置において、前記テストモード時
に、前記正規ロウデコーダと前記スペアコラムデコーダ
とにより選択される第１のスペアメモリセル、前記正規
コラムデコーダと前記スペアロウデコーダとにより選択
される第２のスペアメモリセル、および前記スペアロウ
デコーダと前記スペアコラムデコーダとにより選択され
る第３のスペアメモリセルにアクセスするアクセス手段
をさらに備えて構成される。
の発明の半導体記憶装置において、前記テストモード時
に、前記正規ロウデコーダと前記スペアコラムデコーダ
とにより選択される第１のスペアメモリセル、前記正規
コラムデコーダと前記スペアロウデコーダとにより選択
される第２のスペアメモリセル、および前記スペアロウ
デコーダと前記スペアコラムデコーダとにより選択され
る第３のスペアメモリセルにアクセスするアクセス手段
をさらに備えて構成される。
【００１２】第３の発明に係る半導体記憶装置は、第２
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時において、前記通常モードで前
記正規のメモリセルを選択するための通常ロウアドレス
信号と通常コラムアドレス信号をデコードして、前記第
１ないし第３のスペアメモリセルを選択することを特徴
とする。
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時において、前記通常モードで前
記正規のメモリセルを選択するための通常ロウアドレス
信号と通常コラムアドレス信号をデコードして、前記第
１ないし第３のスペアメモリセルを選択することを特徴
とする。
【００１３】第４の発明に係る半導体記憶装置は、第３
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時に、前記通常ロウアドレス信号
をデコードして前記正規の行の選択を行う第１のテスト
ロウデコーダと、前記テストモード時に、前記通常ロウ
アドレス信号をデコードして前記スペアメモリセル行の
選択を行う第２のテストロウデコーダと、前記テストモ
ード時に、前記通常コラムアドレス信号をデコードして
前記正規の列の選択を行う第１のテストコラムデコーダ
と、前記テストモード時に、前記通常コラムアドレス信
号をデコードして前記スペアメモリセル列の選択を行う
第２のテストコラムデコーダと、前記第１のテストロウ
デコーダと前記第１のテストコラムデコーダとを動作さ
せる第１の状況、前記第１のテストロウデコーダと前記
第２のコラムデコーダを動作させる第２の状況、前記第
２のテストロウデコーダと前記第１のテストコラムデコ
ーダとを動作させる第３の状況、および前記第２のテス
トロウデコーダと前記第２のテストコラムデコーダとを
動作させる第４の状況を設定するための制御手段とを備
えて構成される。
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時に、前記通常ロウアドレス信号
をデコードして前記正規の行の選択を行う第１のテスト
ロウデコーダと、前記テストモード時に、前記通常ロウ
アドレス信号をデコードして前記スペアメモリセル行の
選択を行う第２のテストロウデコーダと、前記テストモ
ード時に、前記通常コラムアドレス信号をデコードして
前記正規の列の選択を行う第１のテストコラムデコーダ
と、前記テストモード時に、前記通常コラムアドレス信
号をデコードして前記スペアメモリセル列の選択を行う
第２のテストコラムデコーダと、前記第１のテストロウ
デコーダと前記第１のテストコラムデコーダとを動作さ
せる第１の状況、前記第１のテストロウデコーダと前記
第２のコラムデコーダを動作させる第２の状況、前記第
２のテストロウデコーダと前記第１のテストコラムデコ
ーダとを動作させる第３の状況、および前記第２のテス
トロウデコーダと前記第２のテストコラムデコーダとを
動作させる第４の状況を設定するための制御手段とを備
えて構成される。
【００１４】第５の発明に係る半導体記憶装置は、第３
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時に前記通常ロウアドレス信号お
よび前記通常コラムアドレス信号を変換してテストロウ
アドレス信号とテストコラムアドレス信号とを生成する
変換手段と、前記テストモード時に、前記テストロウア
ドレス信号をデコードして前記正規の行及び前記スペア
メモリセル行を選択するテストロウデコーダと、前記テ
ストモード時に、前記テストコラムアドレス信号をデコ
ードして前記正規の列及び前記スペアメモリセル列を選
択するテストコラムデコーダとを備えて構成される。
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時に前記通常ロウアドレス信号お
よび前記通常コラムアドレス信号を変換してテストロウ
アドレス信号とテストコラムアドレス信号とを生成する
変換手段と、前記テストモード時に、前記テストロウア
ドレス信号をデコードして前記正規の行及び前記スペア
メモリセル行を選択するテストロウデコーダと、前記テ
ストモード時に、前記テストコラムアドレス信号をデコ
ードして前記正規の列及び前記スペアメモリセル列を選
択するテストコラムデコーダとを備えて構成される。
【００１５】第６の発明に係る半導体記憶装置は、第２
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時において、前記通常モードで前
記正規のメモリセルを選択するための通常アドレス信号
および該通常アドレス信号に付加して与えられる付加ア
ドレス信号をデコードすることにより、前記正規のメモ
リセルおよび前記第１ないし第３のスペアメモリセルの
選択を行うことを特徴とする。
の発明の半導体記憶装置において、前記アクセス手段
は、前記テストモード時において、前記通常モードで前
記正規のメモリセルを選択するための通常アドレス信号
および該通常アドレス信号に付加して与えられる付加ア
ドレス信号をデコードすることにより、前記正規のメモ
リセルおよび前記第１ないし第３のスペアメモリセルの
選択を行うことを特徴とする。
【００１６】第７の発明に係る半導体記憶装置は、第２
〜第６の発明のうちいずれかの半導体記憶装置におい
て、前記アクセス手段は、制御信号によって、前記通常
モードと前記テストモードの切り換えを行い、前記制御
信号が入力されない状態では前記通常モードに設定され
ていることを特徴とする。
〜第６の発明のうちいずれかの半導体記憶装置におい
て、前記アクセス手段は、制御信号によって、前記通常
モードと前記テストモードの切り換えを行い、前記制御
信号が入力されない状態では前記通常モードに設定され
ていることを特徴とする。
【００１７】第８の発明に係る半導体記憶装置は、第２
〜第７の発明のうちのいずれかの半導体記憶装置におい
て、前記アクセス手段は、前記通常モードと前記テスト
モードにおいて、前記正規ロウデコーダとの間および前
記正規コラムデコーダとの間で、前記正規ロウデコーダ
と同一構成の部分および前記正規コラムデコーダと同一
構成の部分をそれぞれ共有することを特徴とする。
〜第７の発明のうちのいずれかの半導体記憶装置におい
て、前記アクセス手段は、前記通常モードと前記テスト
モードにおいて、前記正規ロウデコーダとの間および前
記正規コラムデコーダとの間で、前記正規ロウデコーダ
と同一構成の部分および前記正規コラムデコーダと同一
構成の部分をそれぞれ共有することを特徴とする。
【００１８】第９の発明に係る半導体記憶装置は、第８
の発明の半導体記憶装置において、前記テストモード時
に与えられるアドレス信号の前記アクセス手段への入力
タイミングが、前記通常モード時に前記正規ロウデコー
ダに与えられる前記通常ロウアドレス信号および前記正
規コラムデコーダに与えられる前記通常コラムアドレス
信号の入力タイミングとほぼ同一に設定されていること
を特徴とする。
の発明の半導体記憶装置において、前記テストモード時
に与えられるアドレス信号の前記アクセス手段への入力
タイミングが、前記通常モード時に前記正規ロウデコー
ダに与えられる前記通常ロウアドレス信号および前記正
規コラムデコーダに与えられる前記通常コラムアドレス
信号の入力タイミングとほぼ同一に設定されていること
を特徴とする。
【００１９】第１０の発明に係る半導体記憶装置は、正
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、前記
メモリセルアレイ、アクセス手段または周辺回路を通常
動作させるための信号入出力に用いる通常使用ピンと、
前記通常使用ピンに入力される信号を検出し、所定の信
号が検出されたときに、前記アクセス手段を用いて前記
スペアメモリセルにアクセスするモードに入るようにモ
ードを切り換えるための信号を発生するモード切り換え
信号発生手段を備えて構成される。
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、前記
メモリセルアレイ、アクセス手段または周辺回路を通常
動作させるための信号入出力に用いる通常使用ピンと、
前記通常使用ピンに入力される信号を検出し、所定の信
号が検出されたときに、前記アクセス手段を用いて前記
スペアメモリセルにアクセスするモードに入るようにモ
ードを切り換えるための信号を発生するモード切り換え
信号発生手段を備えて構成される。
【００２０】第１１の発明に係る半導体記憶装置は、第
１０の発明の半導体記憶装置において、前記アクセス手
段は、前記スペアメモリセルにアクセスするモードにお
いて、前記スペアメモリセル行と前記正規の列との交点
および前記スペアメモリセル列と前記正規の行との交点
並びに前記スペアメモリセル行と前記スペアメモリセル
列の交点のスペアメモリセルにアクセスすることを特徴
とする。
１０の発明の半導体記憶装置において、前記アクセス手
段は、前記スペアメモリセルにアクセスするモードにお
いて、前記スペアメモリセル行と前記正規の列との交点
および前記スペアメモリセル列と前記正規の行との交点
並びに前記スペアメモリセル行と前記スペアメモリセル
列の交点のスペアメモリセルにアクセスすることを特徴
とする。
【００２１】第１２の発明に係る半導体記憶装置は、第
１０の発明の半導体記憶装置において、前記アクセス手
段は、順次入力されるアドレス信号によって、前記正規
の行および正規の列をアクセスするモードにおいては該
正規の行および該正規の持つのメモリセルにシリアルに
アクセスし、前記スペアメモリセルにアクセスするモー
ドにおいては全ての前記スペアメモリセルにシリアルに
アクセスすることを特徴とする。
１０の発明の半導体記憶装置において、前記アクセス手
段は、順次入力されるアドレス信号によって、前記正規
の行および正規の列をアクセスするモードにおいては該
正規の行および該正規の持つのメモリセルにシリアルに
アクセスし、前記スペアメモリセルにアクセスするモー
ドにおいては全ての前記スペアメモリセルにシリアルに
アクセスすることを特徴とする。
【００２２】第１３の発明に係る半導体記憶装置は、正
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、前記
スペアメモリセルをアクセスするモードにおいて、複数
のスペアメモリセルのデータを縮退して外部へ出力する
演算およびデータ出力部とを備えて構成される。
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、前記
スペアメモリセルをアクセスするモードにおいて、複数
のスペアメモリセルのデータを縮退して外部へ出力する
演算およびデータ出力部とを備えて構成される。
【００２３】第１４の発明に係る半導体記憶装置は、正
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、前記スペアメモリセルをアクセスするモードにおい
て、複数のスペアメモリセルに同時に同一データを書き
込むことを特徴とする。
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、前記スペアメモリセルをアクセスするモードにおい
て、複数のスペアメモリセルに同時に同一データを書き
込むことを特徴とする。
【００２４】第１５の発明に係る半導体記憶装置は、正
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
所定の動作モードにおいて、前記メモリセルと前記スペ
アメモリセルを同時にアクセス可能なアクセス手段と、
前記アクセス手段が前記所定の動作モードになっている
ときに、前記アクセス手段によってアクセスして得た複
数の正規のメモリセルとスペアメモリセルのデータを縮
退して外部へ出力する演算およびデータ出力部を備え、
同時にアクセスされる複数の正規のメモリセルとスペア
メモリセルとは、欠陥救済時に、該正規のメモリセルが
該スペアメモリセルに置換される関係にあることを特徴
とする。
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
所定の動作モードにおいて、前記メモリセルと前記スペ
アメモリセルを同時にアクセス可能なアクセス手段と、
前記アクセス手段が前記所定の動作モードになっている
ときに、前記アクセス手段によってアクセスして得た複
数の正規のメモリセルとスペアメモリセルのデータを縮
退して外部へ出力する演算およびデータ出力部を備え、
同時にアクセスされる複数の正規のメモリセルとスペア
メモリセルとは、欠陥救済時に、該正規のメモリセルが
該スペアメモリセルに置換される関係にあることを特徴
とする。
【００２５】第１６の発明に係る半導体記憶装置は、第
１５の発明の半導体記憶装置において、前記所定の動作
モードにおいて、複数ビットの正規のメモリセルおよび
スペアメモリセルに同時に同一データを書き込むことを
特徴とする。
１５の発明の半導体記憶装置において、前記所定の動作
モードにおいて、複数ビットの正規のメモリセルおよび
スペアメモリセルに同時に同一データを書き込むことを
特徴とする。
【００２６】第１７の発明に係る半導体記憶装置は、第
１３〜第１８の発明のうちのいずれかの半導体記憶装置
において、欠陥テストを行うテストモードにおいて、前
記正規のメモリセルと前記スペアメモリセルに同時にア
クセスし、前記正規のメモリセルのデータは通常使用時
に該正規のメモリセルに用いられる通常データ入出力端
子から入出力され、前記スペアメモリセルのデータは該
スペアメモリセル専用に設けられたテスト用データ入出
力端子から入出力されることを特徴とする。
１３〜第１８の発明のうちのいずれかの半導体記憶装置
において、欠陥テストを行うテストモードにおいて、前
記正規のメモリセルと前記スペアメモリセルに同時にア
クセスし、前記正規のメモリセルのデータは通常使用時
に該正規のメモリセルに用いられる通常データ入出力端
子から入出力され、前記スペアメモリセルのデータは該
スペアメモリセル専用に設けられたテスト用データ入出
力端子から入出力されることを特徴とする。
【００２７】第１８の発明に係る半導体記憶装置は、正
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
前記メモリセルアレイのデータの入出力を行う通常モー
ドにおいて、読み出したデータを出力する複数の出力端
子と、欠陥救済のための前記メモリセルアレイの前記ス
ペアメモリセル行および前記スペアメモリセル列に配置
されたスペアメモリセルにアクセスするアクセス手段と
を備え、前記アクセス手段は、前記通常モードとは異な
る欠陥救済が可能か否かの判断を行うためのテストモー
ド時に、前記正規のメモリセルから読み出したデータを
縮退して前記複数の出力端子の一部から出力し、前記ス
ペアメモリセルから読み出したデータを前記複数の出力
端子のうちの余った出力端子から出力することを特徴と
する。
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
前記メモリセルアレイのデータの入出力を行う通常モー
ドにおいて、読み出したデータを出力する複数の出力端
子と、欠陥救済のための前記メモリセルアレイの前記ス
ペアメモリセル行および前記スペアメモリセル列に配置
されたスペアメモリセルにアクセスするアクセス手段と
を備え、前記アクセス手段は、前記通常モードとは異な
る欠陥救済が可能か否かの判断を行うためのテストモー
ド時に、前記正規のメモリセルから読み出したデータを
縮退して前記複数の出力端子の一部から出力し、前記ス
ペアメモリセルから読み出したデータを前記複数の出力
端子のうちの余った出力端子から出力することを特徴と
する。
【００２８】第１９の発明に係る半導体記憶装置は、第
１８の発明の半導体記憶装置において、前記スペアメモ
リセルから読み出したデータを縮退して出力することを
特徴とする。
１８の発明の半導体記憶装置において、前記スペアメモ
リセルから読み出したデータを縮退して出力することを
特徴とする。
【００２９】第２０の発明に係る半導体記憶装置は、第
１８の発明の半導体記憶装置において、前記テストモー
ド時に同時にアクセスされる正規のメモリセルとスペア
メモリセルとは、欠陥救済時に、該正規のメモリセルを
該スペアメモリセルで置換する関係にあることを特徴と
する。
１８の発明の半導体記憶装置において、前記テストモー
ド時に同時にアクセスされる正規のメモリセルとスペア
メモリセルとは、欠陥救済時に、該正規のメモリセルを
該スペアメモリセルで置換する関係にあることを特徴と
する。
【００３０】第２１の発明に係る半導体記憶装置は、正
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、前記アクセス手段は、同一のスペアメモリセルで置
換可能な複数の正規のメモリセルに同時にアクセスして
前記複数の正規のメモリセル〜読み出されたデータを縮
退して出力可能であることを特徴とする。
規のメモリセルが配置される正規の行および正規の列並
びにスペアメモリセルが配置されるスペアメモリセル行
およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、前記アクセス手段は、同一のスペアメモリセルで置
換可能な複数の正規のメモリセルに同時にアクセスして
前記複数の正規のメモリセル〜読み出されたデータを縮
退して出力可能であることを特徴とする。
【００３１】第２２の発明に係る半導体記憶装置は、第
１３、第１５、第１８、第１９、第２０、または第２１
の発明の半導体記憶装置において、正規のメモリセルが
配置される正規の行および正規の列並びにスペアメモリ
セルが配置されるスペアメモリセル行およびスペアメモ
リセル列を含むメモリセルアレイと、欠陥救済のための
前記メモリセルアレイの前記スペアメモリセル行および
前記スペアメモリセル列に配置されたスペアメモリセル
にアクセスするアクセス手段と、縮退してデータを出力
する際に、縮退してデータを出力するモードであること
を示すモード指示データを出力することを特徴とする。
１３、第１５、第１８、第１９、第２０、または第２１
の発明の半導体記憶装置において、正規のメモリセルが
配置される正規の行および正規の列並びにスペアメモリ
セルが配置されるスペアメモリセル行およびスペアメモ
リセル列を含むメモリセルアレイと、欠陥救済のための
前記メモリセルアレイの前記スペアメモリセル行および
前記スペアメモリセル列に配置されたスペアメモリセル
にアクセスするアクセス手段と、縮退してデータを出力
する際に、縮退してデータを出力するモードであること
を示すモード指示データを出力することを特徴とする。
【００３２】第２３の発明に係る半導体記憶装置の欠陥
検査方法は、正規のメモリセルの読み出し／書き込みを
行う通常モードと、前記正規のメモリセルおよび該正規
のメモリセルの欠陥救済のために設けられているスペア
メモリセルのテストを行うテストモードとの切り換えが
可能で、前記正規のメモリセルが配置される正規の行お
よび正規の列並びに前記スペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、前記正規のメモリセルにアクセスす
るための正規ロウデコーダおよび正規コラムデコーダ
と、前記スペアメモリセル行を選択するためのスペアロ
ウデコーダと、前記スペアメモリセル列を選択するため
のスペアコラムデコーダとを備える半導体記憶装置の欠
陥検査方法であって、前記正規メモリセルをテストする
工程と、前記正規ロウデコーダと前記スペアコラムデコ
ーダとにより選択されるスペアメモリセルをテストする
工程と、前記正規コラムデコーダと前記スペアロウデコ
ーダとにより選択されるスペアメモリセルをテストする
工程と、前記スペアロウデコーダと前記スペアコラムデ
コーダとにより選択されるスペアメモリセルをテストす
る工程とを備えて構成される。
検査方法は、正規のメモリセルの読み出し／書き込みを
行う通常モードと、前記正規のメモリセルおよび該正規
のメモリセルの欠陥救済のために設けられているスペア
メモリセルのテストを行うテストモードとの切り換えが
可能で、前記正規のメモリセルが配置される正規の行お
よび正規の列並びに前記スペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、前記正規のメモリセルにアクセスす
るための正規ロウデコーダおよび正規コラムデコーダ
と、前記スペアメモリセル行を選択するためのスペアロ
ウデコーダと、前記スペアメモリセル列を選択するため
のスペアコラムデコーダとを備える半導体記憶装置の欠
陥検査方法であって、前記正規メモリセルをテストする
工程と、前記正規ロウデコーダと前記スペアコラムデコ
ーダとにより選択されるスペアメモリセルをテストする
工程と、前記正規コラムデコーダと前記スペアロウデコ
ーダとにより選択されるスペアメモリセルをテストする
工程と、前記スペアロウデコーダと前記スペアコラムデ
コーダとにより選択されるスペアメモリセルをテストす
る工程とを備えて構成される。
【００３３】第２４の発明に係る半導体記憶装置の欠陥
検査方法は、正規のメモリセルの読み出し／書き込みを
行う通常モードと、前記正規のメモリセルおよび該正規
のメモリセルの欠陥救済のために設けられているスペア
メモリセルのテストを行うテストモードとの切り換えが
可能で、前記正規のメモリセルが配置される正規の行お
よび正規の列並びに前記スペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、前記正規のメモリセルにアクセスす
るための正規ロウデコーダおよび正規コラムデコーダ
と、前記スペアメモリセル行を選択するためのスペアロ
ウデコーダと、前記スペアメモリセル列を選択するため
のスペアコラムデコーダとを備える半導体記憶装置の欠
陥救済方法であって、複数の前記正規のメモリセルと前
記スペアメモリセルを同時にテストするテスト工程と、
前記テスト工程で得たテスト結果に従って、欠陥救済判
定を行う工程とを備えて構成される。
検査方法は、正規のメモリセルの読み出し／書き込みを
行う通常モードと、前記正規のメモリセルおよび該正規
のメモリセルの欠陥救済のために設けられているスペア
メモリセルのテストを行うテストモードとの切り換えが
可能で、前記正規のメモリセルが配置される正規の行お
よび正規の列並びに前記スペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、前記正規のメモリセルにアクセスす
るための正規ロウデコーダおよび正規コラムデコーダ
と、前記スペアメモリセル行を選択するためのスペアロ
ウデコーダと、前記スペアメモリセル列を選択するため
のスペアコラムデコーダとを備える半導体記憶装置の欠
陥救済方法であって、複数の前記正規のメモリセルと前
記スペアメモリセルを同時にテストするテスト工程と、
前記テスト工程で得たテスト結果に従って、欠陥救済判
定を行う工程とを備えて構成される。
【００３４】第２５の発明に係る半導体記憶装置の欠陥
検査方法は、第２４の発明の半導体記憶装置の欠陥検査
方法において、前記テスト工程の前に、半導体記憶装置
のパッケージを施すパッケージ工程をさらに備えて構成
される。
検査方法は、第２４の発明の半導体記憶装置の欠陥検査
方法において、前記テスト工程の前に、半導体記憶装置
のパッケージを施すパッケージ工程をさらに備えて構成
される。
【００３５】第２６の発明に係る半導体記憶装置の欠陥
検査方法は、第２５の発明の半導体記憶装置の欠陥検査
方法において、前記正規のメモリセルと前記スペアメモ
リセルを同時にテストする工程は、同時にテストされる
正規メモリセルとスペアメモリセルとの関係が、欠陥救
済時に、該正規のメモリセルを該スペアメモリセルで置
換する関係にあることを特徴とする。
検査方法は、第２５の発明の半導体記憶装置の欠陥検査
方法において、前記正規のメモリセルと前記スペアメモ
リセルを同時にテストする工程は、同時にテストされる
正規メモリセルとスペアメモリセルとの関係が、欠陥救
済時に、該正規のメモリセルを該スペアメモリセルで置
換する関係にあることを特徴とする。
【００３６】
実施の形態１．以下、この発明の実施の形態１による半
導体記憶装置について説明する。図１はこの発明の実施
の形態１によるＤＲＡＭの構成の概要を示すブロック図
である。図１において、１は欠陥救済のためのスペアメ
モリセルを含むメモリセルアレイ、２ａはメモリセルア
レイ１の正規の行のうちのデータの読み出しあるいは書
き込みの対象となる行を指定するための正規ロウデコー
ダ、２ｂは欠陥救済がされた時にメモリセルアレイ１の
スペアメモリセル行のうちのデータの読み出しあるいは
書き込みの対象となるスペアメモリセル行を指定するた
めのスペアロウデコーダ、３はメモリセルアレイ１にお
ける書き込みあるいは読み出しの対象となる行を指定す
るためのロウアドレス信号を発生する内部ロウアドレス
発生回路、４ａはメモリセルアレイ１の正規の列のうち
のデータの読み出しあるいは書き込みの対象となる列を
指定するための正規コラムデコーダ、４ｂは欠陥救済が
された時にメモリセルアレイ１のスペアメモリセル列の
うちのデータの読み出しあるいは書き込みの対象となる
列を指定するためのスペアコラムデコーダ、５はメモリ
セルアレイ１における書き込みあるいは読み出しの対象
となる列を指定するためのコラムアドレス信号をを発生
する内部コラムアドレス発生回路、６はＤＲＡＭ５００
の外部から与えられるアドレス信号を受ける外部アドレ
ス入力端子、７ａは正規の行に設けられたワード線、７
ｂはスペアメモリセル列に設けられたスペアワード線、
８ａは正規の列に設けられたビット線、８ｂはスペアメ
モリセル列に設けられたスペアビット線である。なお、
図１では多数設けられているワード線７ａ，７ｂやビッ
ト線８ａ，８ｂは端にあるもののみを記載して他は図示
省略している。
導体記憶装置について説明する。図１はこの発明の実施
の形態１によるＤＲＡＭの構成の概要を示すブロック図
である。図１において、１は欠陥救済のためのスペアメ
モリセルを含むメモリセルアレイ、２ａはメモリセルア
レイ１の正規の行のうちのデータの読み出しあるいは書
き込みの対象となる行を指定するための正規ロウデコー
ダ、２ｂは欠陥救済がされた時にメモリセルアレイ１の
スペアメモリセル行のうちのデータの読み出しあるいは
書き込みの対象となるスペアメモリセル行を指定するた
めのスペアロウデコーダ、３はメモリセルアレイ１にお
ける書き込みあるいは読み出しの対象となる行を指定す
るためのロウアドレス信号を発生する内部ロウアドレス
発生回路、４ａはメモリセルアレイ１の正規の列のうち
のデータの読み出しあるいは書き込みの対象となる列を
指定するための正規コラムデコーダ、４ｂは欠陥救済が
された時にメモリセルアレイ１のスペアメモリセル列の
うちのデータの読み出しあるいは書き込みの対象となる
列を指定するためのスペアコラムデコーダ、５はメモリ
セルアレイ１における書き込みあるいは読み出しの対象
となる列を指定するためのコラムアドレス信号をを発生
する内部コラムアドレス発生回路、６はＤＲＡＭ５００
の外部から与えられるアドレス信号を受ける外部アドレ
ス入力端子、７ａは正規の行に設けられたワード線、７
ｂはスペアメモリセル列に設けられたスペアワード線、
８ａは正規の列に設けられたビット線、８ｂはスペアメ
モリセル列に設けられたスペアビット線である。なお、
図１では多数設けられているワード線７ａ，７ｂやビッ
ト線８ａ，８ｂは端にあるもののみを記載して他は図示
省略している。
【００３７】メモリセルアレイ１は、正規ロウデコーダ
２ａと正規コラムデコーダ４ａによって選択される正規
のメモリセルが配置されている領域１Ａ、スペアロウデ
コーダ２ｂと正規コラムデコーダ４ａによって選択され
るスペアメモリセルが配置されている領域１Ｂ、正規ロ
ウデコーダ２ａとスペアコラムデコーダ４ｂによって選
択されるスペアメモリセルが配置されている領域１Ｃ、
スペアロウデコーダ２ｂとスペアコラムデコーダ４ｂに
よって選択されるスペアメモリセルが配置されている領
域１Ｄを含んでいる。
２ａと正規コラムデコーダ４ａによって選択される正規
のメモリセルが配置されている領域１Ａ、スペアロウデ
コーダ２ｂと正規コラムデコーダ４ａによって選択され
るスペアメモリセルが配置されている領域１Ｂ、正規ロ
ウデコーダ２ａとスペアコラムデコーダ４ｂによって選
択されるスペアメモリセルが配置されている領域１Ｃ、
スペアロウデコーダ２ｂとスペアコラムデコーダ４ｂに
よって選択されるスペアメモリセルが配置されている領
域１Ｄを含んでいる。
【００３８】通常動作時（以下、通常モード時ともい
う。）は、上記の構成でメモリセルアレイ１中のメモリ
セルが選択される。領域１Ａに配置された正規のメモリ
セルに欠陥がない場合に、ＤＲＡＭは、正規ロウデコー
ダ２ａと正規コラムデコーダ４ａによってメモリセルを
選択する。そして、正規のメモリセル中に欠陥がある場
合には、そのメモリセルが配置されている行または列を
使用しないように設定し、その行あるいは列に換えてス
ペアメモリセル行あるいはスペアメモリセル列を使用す
るため、正規ロウデコーダ２ａとスペアロウデコーダ２
ｂの両方、あいるは正規コラムデコーダ４ａとスペアコ
ラムデコーダ４ｂの両方を用いる。
う。）は、上記の構成でメモリセルアレイ１中のメモリ
セルが選択される。領域１Ａに配置された正規のメモリ
セルに欠陥がない場合に、ＤＲＡＭは、正規ロウデコー
ダ２ａと正規コラムデコーダ４ａによってメモリセルを
選択する。そして、正規のメモリセル中に欠陥がある場
合には、そのメモリセルが配置されている行または列を
使用しないように設定し、その行あるいは列に換えてス
ペアメモリセル行あるいはスペアメモリセル列を使用す
るため、正規ロウデコーダ２ａとスペアロウデコーダ２
ｂの両方、あいるは正規コラムデコーダ４ａとスペアコ
ラムデコーダ４ｂの両方を用いる。
【００３９】図１において、符号９ａは欠陥救済の前の
メモリセルアレイ１の欠陥テストを行うテストモード時
に正規の行を選択するための第１のテストロウデコー
ダ、９ｂはテストモード時にスペアメモリセル行を指定
するための第２のテストロウデコーダ、第１のテストコ
ラムデコーダ１０ａはテストモード時に正規の列を選択
するための第１のテストコラムデコーダ、１０ｂはテス
トモード時にスペアメモリセル列を選択するための第２
のテストコラムデコーダ、１１は第１及び第２のテスト
ロウデコーダ９ａ，９ｂ並びに第１及び第２のテストコ
ラムデコーダ第１のテストコラムデコーダ１０ａ，１０
ｂを制御する制御回路、１２は制御回路１１に与える制
御信号ＳＲＴを受ける入力端子、１３は制御回路１１に
与える制御信号ＳＣＴを受ける入力端子である。
メモリセルアレイ１の欠陥テストを行うテストモード時
に正規の行を選択するための第１のテストロウデコー
ダ、９ｂはテストモード時にスペアメモリセル行を指定
するための第２のテストロウデコーダ、第１のテストコ
ラムデコーダ１０ａはテストモード時に正規の列を選択
するための第１のテストコラムデコーダ、１０ｂはテス
トモード時にスペアメモリセル列を選択するための第２
のテストコラムデコーダ、１１は第１及び第２のテスト
ロウデコーダ９ａ，９ｂ並びに第１及び第２のテストコ
ラムデコーダ第１のテストコラムデコーダ１０ａ，１０
ｂを制御する制御回路、１２は制御回路１１に与える制
御信号ＳＲＴを受ける入力端子、１３は制御回路１１に
与える制御信号ＳＣＴを受ける入力端子である。
【００４０】テストモード時に、ＤＲＡＭに与えられる
外部アドレス信号Ａｄｄも通常モード時にＤＲＡＭに与
えられるものと同じビット数である。ところが、テスト
をする対象であるメモリセルアレイ１のメモリセル数、
行数、及び列数はスペアメモリセルの分増加している。
そこで、テストの対象となる領域を、４つの領域１Ａ〜
１Ｄに分割して、各領域１Ａ〜１Ｄのテスト時期をずら
すことによって外部アドレス信号Ａｄｄの種類を増やす
ことなくテストを行っている。スペアメモリセルのテス
トは、テストパッドに信号ＳＲＴ，ＳＣＴを外部から与
えることにより行う。表１に示すように、これら２ビッ
トの制御信号ＳＲＴ，ＳＣＴによって４つの状況の切り
換えを行う。そしてスペアロウ領域、スペアコラム領
域、および両者の交点のクロスポイント領域を個別にテ
ストする。表１では、個別にテストされる図１の領域１
Ａ〜１Ｄをそれぞれ正規セル領域、スペアロウ領域、ス
ペアコラム領域、クロスポイント領域と呼ぶ。
外部アドレス信号Ａｄｄも通常モード時にＤＲＡＭに与
えられるものと同じビット数である。ところが、テスト
をする対象であるメモリセルアレイ１のメモリセル数、
行数、及び列数はスペアメモリセルの分増加している。
そこで、テストの対象となる領域を、４つの領域１Ａ〜
１Ｄに分割して、各領域１Ａ〜１Ｄのテスト時期をずら
すことによって外部アドレス信号Ａｄｄの種類を増やす
ことなくテストを行っている。スペアメモリセルのテス
トは、テストパッドに信号ＳＲＴ，ＳＣＴを外部から与
えることにより行う。表１に示すように、これら２ビッ
トの制御信号ＳＲＴ，ＳＣＴによって４つの状況の切り
換えを行う。そしてスペアロウ領域、スペアコラム領
域、および両者の交点のクロスポイント領域を個別にテ
ストする。表１では、個別にテストされる図１の領域１
Ａ〜１Ｄをそれぞれ正規セル領域、スペアロウ領域、ス
ペアコラム領域、クロスポイント領域と呼ぶ。
【００４１】
【表１】
【００４２】図２は、通常ロウアドレスＲＡ0-n、通常
コラムアドレスＣＡ0-m、スペアロウアドレスＳＲ0-3及
びスペアコラムアドレスＳＣ0-3と、正規セル領域、ス
ペアロウ領域、スペアコラム領域、クロスポイント領域
との関係を示す概念図である。ここでは、スペアメモリ
セル行及びスペアメモリセル列が各４本ずつの例を示し
ている。
コラムアドレスＣＡ0-m、スペアロウアドレスＳＲ0-3及
びスペアコラムアドレスＳＣ0-3と、正規セル領域、ス
ペアロウ領域、スペアコラム領域、クロスポイント領域
との関係を示す概念図である。ここでは、スペアメモリ
セル行及びスペアメモリセル列が各４本ずつの例を示し
ている。
【００４３】図１の制御回路１１が信号ＮＲＥにより正
規ロウデコーダ９ａを非動作状態とし、信号ＳＲＥによ
りスペアロウデコーダ９ｂを動作状態となるように制御
することにより、表１に示すように、例えば、スペアロ
ウアドレスＳＲ0-3として、通常ロウアドレスＲＡ0-3を
用いてスペアコラム領域のメモリセルを選択することが
可能になる。
規ロウデコーダ９ａを非動作状態とし、信号ＳＲＥによ
りスペアロウデコーダ９ｂを動作状態となるように制御
することにより、表１に示すように、例えば、スペアロ
ウアドレスＳＲ0-3として、通常ロウアドレスＲＡ0-3を
用いてスペアコラム領域のメモリセルを選択することが
可能になる。
【００４４】同様に、制御回路１１が信号ＮＣＥにより
正規ロウデコーダ４ａを非動作状態とし、信号ＳＣＥに
よりスペアロウデコーダ１０ｂを動作状態となるように
制御することにより、表１に示すように、例えば、スペ
アコラムアドレスＳＣ0-3として、通常コラムアドレス
ＣＡ0-3を用いてスペアコラム領域のメモリセルを選択
することが可能になる。
正規ロウデコーダ４ａを非動作状態とし、信号ＳＣＥに
よりスペアロウデコーダ１０ｂを動作状態となるように
制御することにより、表１に示すように、例えば、スペ
アコラムアドレスＳＣ0-3として、通常コラムアドレス
ＣＡ0-3を用いてスペアコラム領域のメモリセルを選択
することが可能になる。
【００４５】(1)スペアロウ領域のテストは次のように
行う。ＳＲＴ＝“１”を入力することによりテストモー
ドに入り、内部ロウアドレス発生回路３から出力される
ロウアドレス信号によりロウアドレスＲＡ0-3の指定が
なされて４本のスペアメモリセル行のうちの１本が選択
される。その後に内部コラムアドレス発生回路５から与
えられるコラムアドレス信号によりコラムアドレスＣＡ
0-mの指定がなされて正規の列のうちのいずれかが選択
される。このように、第２のテストロウデコーダ９ｂと
第１のテストコラムデコーダ１０ａにより、スペアロウ
領域上のセルのアクセスアドレスが指定される。
行う。ＳＲＴ＝“１”を入力することによりテストモー
ドに入り、内部ロウアドレス発生回路３から出力される
ロウアドレス信号によりロウアドレスＲＡ0-3の指定が
なされて４本のスペアメモリセル行のうちの１本が選択
される。その後に内部コラムアドレス発生回路５から与
えられるコラムアドレス信号によりコラムアドレスＣＡ
0-mの指定がなされて正規の列のうちのいずれかが選択
される。このように、第２のテストロウデコーダ９ｂと
第１のテストコラムデコーダ１０ａにより、スペアロウ
領域上のセルのアクセスアドレスが指定される。
【００４６】(2)スペアコラム領域のテストは次のよう
に行う。ＳＣＴ＝“１”を入力することによりテストモ
ードに入り、ロウアドレス信号によりロウアドレスＲＡ
0-nの指定がなされて正規の行のうちのいずれかが選択
される。その後に入力されるコラムアドレス信号により
コラムアドレスＣＡ0-3の指定がなされて４本のスペア
ロウのうちの１本が選択される。このように、第１のテ
ストロウデコーダ９ａと第２のテストコラムデコーダ１
０ｂによりスペアコラム領域上のセルのアクセスアドレ
スの指定がなされる。
に行う。ＳＣＴ＝“１”を入力することによりテストモ
ードに入り、ロウアドレス信号によりロウアドレスＲＡ
0-nの指定がなされて正規の行のうちのいずれかが選択
される。その後に入力されるコラムアドレス信号により
コラムアドレスＣＡ0-3の指定がなされて４本のスペア
ロウのうちの１本が選択される。このように、第１のテ
ストロウデコーダ９ａと第２のテストコラムデコーダ１
０ｂによりスペアコラム領域上のセルのアクセスアドレ
スの指定がなされる。
【００４７】(3)クロスポイント領域のテスト（スペア
ロウ／コラム）は次のように行う。ＳＲＴ＝“１”，Ｓ
ＣＴ＝“１”を入力することによりテストモードに入
り、ロウアドレス信号によりロウアドレスＲＡ0-3の指
定がなされて４本のスペアメモリセル行のうちのいずれ
かが選択される。その後に入力されるコラムアドレス信
号によりコラムアドレスＣＡ0-3の指定がなされて４本
のスペアメモリセル列のうちのいずれかが選択される。
このように、第２のテストデコーダ９ｂと第２のテスト
デコーダ１０ｂとにより、４本のスペアロウおよび４本
のスペアコラムの交点のセルのアクセスアドレスを指定
する。
ロウ／コラム）は次のように行う。ＳＲＴ＝“１”，Ｓ
ＣＴ＝“１”を入力することによりテストモードに入
り、ロウアドレス信号によりロウアドレスＲＡ0-3の指
定がなされて４本のスペアメモリセル行のうちのいずれ
かが選択される。その後に入力されるコラムアドレス信
号によりコラムアドレスＣＡ0-3の指定がなされて４本
のスペアメモリセル列のうちのいずれかが選択される。
このように、第２のテストデコーダ９ｂと第２のテスト
デコーダ１０ｂとにより、４本のスペアロウおよび４本
のスペアコラムの交点のセルのアクセスアドレスを指定
する。
【００４８】このように、通常使用するアドレスピン
（外部アドレス入力端子６）からの外部アドレス信号を
基に従来と同様に内部ロウドレス発生回路３が発生する
ロウアドレス信号と内部コラムアドレス発生回路５が発
生するコラム信号とにより、簡単に、スペア領域のメモ
リセルのアドレス指定ができ、指定されたスペアメモリ
セルへのアクセスが支障なく行われる。
（外部アドレス入力端子６）からの外部アドレス信号を
基に従来と同様に内部ロウドレス発生回路３が発生する
ロウアドレス信号と内部コラムアドレス発生回路５が発
生するコラム信号とにより、簡単に、スペア領域のメモ
リセルのアドレス指定ができ、指定されたスペアメモリ
セルへのアクセスが支障なく行われる。
【００４９】ＤＲＡＭ等の半導体記憶装置において歩留
り向上を目的として、不良ビットを救済するために冗長
メモリセルを備えることが一般的になっているが、この
実施の形態１による半導体記憶装置では、この冗長メモ
リセルが不良であるか否かを欠陥救済の前に知ることが
でき、欠陥を含むスペアロウあるいはスペアコラムを、
欠陥救済に使用しないことにより、スペアロウあるいは
スペアコラムによる欠陥救済を行ったにも係わらず、ス
ペアロウメモリセルあるいはスペアコラムメモリセルに
欠陥があったために欠陥不能になることによる欠陥救済
の失敗が起こることを防ぐことができ、欠陥救済成功率
を向上することができる。
り向上を目的として、不良ビットを救済するために冗長
メモリセルを備えることが一般的になっているが、この
実施の形態１による半導体記憶装置では、この冗長メモ
リセルが不良であるか否かを欠陥救済の前に知ることが
でき、欠陥を含むスペアロウあるいはスペアコラムを、
欠陥救済に使用しないことにより、スペアロウあるいは
スペアコラムによる欠陥救済を行ったにも係わらず、ス
ペアロウメモリセルあるいはスペアコラムメモリセルに
欠陥があったために欠陥不能になることによる欠陥救済
の失敗が起こることを防ぐことができ、欠陥救済成功率
を向上することができる。
【００５０】なお、このようなテストパッドＳＲＴ、Ｓ
ＣＴに何も入力しない場合（入力フローティングの場
合）は、通常アクセスが行われるノーマルモードになる
ように構成しておく。そのように構成することで、パッ
ケージ後には支障なく通常モード動作が行われる。
ＣＴに何も入力しない場合（入力フローティングの場
合）は、通常アクセスが行われるノーマルモードになる
ように構成しておく。そのように構成することで、パッ
ケージ後には支障なく通常モード動作が行われる。
【００５１】また、図１に示した第１のテストロウデコ
ーダ９ａと正規ロウデコーダ２ａとはほぼ同じ構成であ
るため、図３に示すように一つのロウデコーダを第１の
テストロウデコーダ及び正規ロウデコーダとして共用す
ることができる。第１のテストコラムデコーダ１０ａと
正規コラムデコーダ４ａとについても同様である。
ーダ９ａと正規ロウデコーダ２ａとはほぼ同じ構成であ
るため、図３に示すように一つのロウデコーダを第１の
テストロウデコーダ及び正規ロウデコーダとして共用す
ることができる。第１のテストコラムデコーダ１０ａと
正規コラムデコーダ４ａとについても同様である。
【００５２】次に、図３に示したＤＲＡＭの構成を詳細
に説明する。図４、図５及び図６は、図３における正規
ロウデコーダ２ａの構成を示す回路図である。図４にお
いて、２０はワード線ＷＬ０を活性化するためのワード
ドライバ、２１はワード線ＷＬ０に接続されたゲートと
昇圧された電源電圧Ｖｐｐが与えられるソースとワード
ドライバ２０の入力端に接続されたドレインとを持ちワ
ードドライバ２０の出力を保持させるためのＰチャネル
ＭＯＳトランジスタ、２２はワードドライバ２０の入力
端に接続されたドレインと電源電圧Ｖｐｐが与えられる
ソースと信号／ＷＤＰが与えられるゲートとを持ちワー
ドドライバ２０のプリチャージを行うためのＰチャネル
ＭＯＳトランジスタ、２３は信号ＲＸ０が与えられるゲ
ートを有し最終的なデコードを行うためのゲート、２４
はプリデコードされた内部ロウアドレス信号Ｘｉ，Ｘｊ
を入力とするＡＮＤゲートである。ＡＮＤゲート２４の
出力によって選択される可能性のあるワード線は、ワー
ド線ＷＬ０〜ＷＬ３の４本である。ワード線ＷＬ１〜Ｗ
Ｌ３はそれぞれ信号ＲＸ１〜ＲＸ３で選択されるがワー
ド線ＷＬ１〜ＷＬ３を駆動する回路の構成は、上述のワ
ード線ＷＬ０を駆動する回路の構成と同じであるため、
説明を省略する。また、ロウデコーダを構成するために
は、図４に示した回路は全体のワード線の本数の１／４
に相当する数だけ必要になるが、同じ回路の繰り返しで
あるため、図示を省略する。
に説明する。図４、図５及び図６は、図３における正規
ロウデコーダ２ａの構成を示す回路図である。図４にお
いて、２０はワード線ＷＬ０を活性化するためのワード
ドライバ、２１はワード線ＷＬ０に接続されたゲートと
昇圧された電源電圧Ｖｐｐが与えられるソースとワード
ドライバ２０の入力端に接続されたドレインとを持ちワ
ードドライバ２０の出力を保持させるためのＰチャネル
ＭＯＳトランジスタ、２２はワードドライバ２０の入力
端に接続されたドレインと電源電圧Ｖｐｐが与えられる
ソースと信号／ＷＤＰが与えられるゲートとを持ちワー
ドドライバ２０のプリチャージを行うためのＰチャネル
ＭＯＳトランジスタ、２３は信号ＲＸ０が与えられるゲ
ートを有し最終的なデコードを行うためのゲート、２４
はプリデコードされた内部ロウアドレス信号Ｘｉ，Ｘｊ
を入力とするＡＮＤゲートである。ＡＮＤゲート２４の
出力によって選択される可能性のあるワード線は、ワー
ド線ＷＬ０〜ＷＬ３の４本である。ワード線ＷＬ１〜Ｗ
Ｌ３はそれぞれ信号ＲＸ１〜ＲＸ３で選択されるがワー
ド線ＷＬ１〜ＷＬ３を駆動する回路の構成は、上述のワ
ード線ＷＬ０を駆動する回路の構成と同じであるため、
説明を省略する。また、ロウデコーダを構成するために
は、図４に示した回路は全体のワード線の本数の１／４
に相当する数だけ必要になるが、同じ回路の繰り返しで
あるため、図示を省略する。
【００５３】図５はワードドライバに供給する電圧Ｖｐ
ｐｋを出力するための電圧供給回路である。図５におい
て、３０は電圧ＶｐｐｋをクランプするためのＰチャネ
ルＭＯＳトランジスタ、３１はゲートに与えられる制御
信号に応じて電圧Ｖｐｐｋを電圧Ｖｐｐと同じ値になる
ように引き上げるためのＰチャネルＭＯＳトランジス
タ、３２はＰチャネルＭＯＳトランジスタ３１のゲート
にブロック選択信号ＢＳｉ，／ＢＳｉに応じた制御信号
を与えるための制御信号生成回路である。図５に示した
構成は、メモリセルアレイが複数のブロック、図３０の
メモリセルアレイ１４２に相当するものに分割されてい
る時に、消費電力の削減等のためにブロック毎に動作を
制御できるようにするために設けられているものであ
る。
ｐｋを出力するための電圧供給回路である。図５におい
て、３０は電圧ＶｐｐｋをクランプするためのＰチャネ
ルＭＯＳトランジスタ、３１はゲートに与えられる制御
信号に応じて電圧Ｖｐｐｋを電圧Ｖｐｐと同じ値になる
ように引き上げるためのＰチャネルＭＯＳトランジス
タ、３２はＰチャネルＭＯＳトランジスタ３１のゲート
にブロック選択信号ＢＳｉ，／ＢＳｉに応じた制御信号
を与えるための制御信号生成回路である。図５に示した
構成は、メモリセルアレイが複数のブロック、図３０の
メモリセルアレイ１４２に相当するものに分割されてい
る時に、消費電力の削減等のためにブロック毎に動作を
制御できるようにするために設けられているものであ
る。
【００５４】図６は、図４に示したデコーダに与える信
号ＲＸ0-3を生成するための信号生成回路を示す回路図
である。図６において、３５はロウアドレスストローブ
信号ＲＡＳと内部ロウアドレス信号を構成しているビッ
トＸ0との否定論理積を出力するＮＡＮＤゲート、３６
はＮＡＮＤゲート３５の出力の否定を出力するＮＯＴゲ
ート、３７はＮＯＴゲート３６の出力とノーマルロウイ
ネーブル信号ＮＲＥとの否定論理積を出力するＮＡＮＤ
ゲート、３８はＮＡＮＤゲート３７の否定を出力するＮ
ＯＴゲート、３９ａはＮＡＮＤゲート３５，３７とＮＯ
Ｔゲート３６，３８で構成されてロウアドレスストロー
ブ信号ＲＡＳとノーマルロウイネーブル信号ＮＲＥとプ
リデコードされた内部アドレス信号Ｘ0から信号ＲＸ0を
生成する回路部、３９ｂ〜３９ｄは回路部３９ａと同様
の構成を有しそれぞれ信号ＲＡＳと信号ＮＲＥと内部ア
ドレス信号Ｘ1〜3から信号ＲＸ1〜3を生成する回路部で
ある。
号ＲＸ0-3を生成するための信号生成回路を示す回路図
である。図６において、３５はロウアドレスストローブ
信号ＲＡＳと内部ロウアドレス信号を構成しているビッ
トＸ0との否定論理積を出力するＮＡＮＤゲート、３６
はＮＡＮＤゲート３５の出力の否定を出力するＮＯＴゲ
ート、３７はＮＯＴゲート３６の出力とノーマルロウイ
ネーブル信号ＮＲＥとの否定論理積を出力するＮＡＮＤ
ゲート、３８はＮＡＮＤゲート３７の否定を出力するＮ
ＯＴゲート、３９ａはＮＡＮＤゲート３５，３７とＮＯ
Ｔゲート３６，３８で構成されてロウアドレスストロー
ブ信号ＲＡＳとノーマルロウイネーブル信号ＮＲＥとプ
リデコードされた内部アドレス信号Ｘ0から信号ＲＸ0を
生成する回路部、３９ｂ〜３９ｄは回路部３９ａと同様
の構成を有しそれぞれ信号ＲＡＳと信号ＮＲＥと内部ア
ドレス信号Ｘ1〜3から信号ＲＸ1〜3を生成する回路部で
ある。
【００５５】図７は、図３に示したスペアロウデコーダ
２ｂの構成を示す回路図である。図６において、４０は
各々ゲートにプリデコードされた内部ロウアドレス信号
Ｘ０〜Ｘｓを入力し内部ロウアドレス信号によりワード
線を活性化するか否かを判定するためのＯＲゲートを構
成するＮチャネルＭＯＳトランジスタ、４１はＮチャネ
ルＭＯＳトランジスタ４０のドレインに接続されて所望
のアドレスの組合せをプログラムするためのヒューズ、
４２はプリチャージするための信号／ＳＲＰが与えられ
るゲートと電源電圧Ｖｃｃが与えられるソースとヒュー
ズ４１に接続されたドレインとを持つＰチャネルＭＯＳ
トランジスタ、４４はＰチャネルＭＯＳトランジスタ４
２のドレインに接続された入力端子と出力端子とを持つ
ＮＯＴゲート、４３はＮＯＴゲート４４の出力端子に接
続されたゲートと電源電圧Ｖｃｃが与えられるソースと
ＮＯＴゲート４４の入力端子に接続されたドレインとを
有するＰチャネルＭＯＳトランジスタ、４５は信号ＴＳ
Ｒ１を反転して出力するＮＯＴゲート、４６はＮＯＴゲ
ート４４，４５の出力の否定論理積を出力するＮＡＮＤ
ゲートある。なお、ＮＡＮＤゲート４６の出力が、信号
／ＳＲＤ１である。また、信号ＴＳＲ１は従来のロウデ
コーダにも設けられていたもので、通常時にスペアロウ
デコーダを動作させるか否かの切り換えに用いられてい
た。テストモード時においては、信号ＴＳＲ１は、スペ
アロウデコーダ２ａの動作を制御する信号として用いら
れている。テストモード時においては、スペアロウデコ
ーダ２ａは、救済される前の状態で、プリデコードされ
たロウアドレス信号Ｘ０〜Ｘｓの何れがハイレベルにな
ってもワード線ＳＷＬ０を非活性とするように働く。そ
こで、テストモード時は、信号ＴＳＲ１によって、選択
的にスペアロウデコーダ２ａを動作状態にするように信
号／ＳＲＤ１を制御する。また、図示を省略しているが
スペアロウデコーダ中には信号ＴＳＲ１〜ＴＳＲ４に対
応する、図７に示したと同様の回路があと３つ設けられ
ている。
２ｂの構成を示す回路図である。図６において、４０は
各々ゲートにプリデコードされた内部ロウアドレス信号
Ｘ０〜Ｘｓを入力し内部ロウアドレス信号によりワード
線を活性化するか否かを判定するためのＯＲゲートを構
成するＮチャネルＭＯＳトランジスタ、４１はＮチャネ
ルＭＯＳトランジスタ４０のドレインに接続されて所望
のアドレスの組合せをプログラムするためのヒューズ、
４２はプリチャージするための信号／ＳＲＰが与えられ
るゲートと電源電圧Ｖｃｃが与えられるソースとヒュー
ズ４１に接続されたドレインとを持つＰチャネルＭＯＳ
トランジスタ、４４はＰチャネルＭＯＳトランジスタ４
２のドレインに接続された入力端子と出力端子とを持つ
ＮＯＴゲート、４３はＮＯＴゲート４４の出力端子に接
続されたゲートと電源電圧Ｖｃｃが与えられるソースと
ＮＯＴゲート４４の入力端子に接続されたドレインとを
有するＰチャネルＭＯＳトランジスタ、４５は信号ＴＳ
Ｒ１を反転して出力するＮＯＴゲート、４６はＮＯＴゲ
ート４４，４５の出力の否定論理積を出力するＮＡＮＤ
ゲートある。なお、ＮＡＮＤゲート４６の出力が、信号
／ＳＲＤ１である。また、信号ＴＳＲ１は従来のロウデ
コーダにも設けられていたもので、通常時にスペアロウ
デコーダを動作させるか否かの切り換えに用いられてい
た。テストモード時においては、信号ＴＳＲ１は、スペ
アロウデコーダ２ａの動作を制御する信号として用いら
れている。テストモード時においては、スペアロウデコ
ーダ２ａは、救済される前の状態で、プリデコードされ
たロウアドレス信号Ｘ０〜Ｘｓの何れがハイレベルにな
ってもワード線ＳＷＬ０を非活性とするように働く。そ
こで、テストモード時は、信号ＴＳＲ１によって、選択
的にスペアロウデコーダ２ａを動作状態にするように信
号／ＳＲＤ１を制御する。また、図示を省略しているが
スペアロウデコーダ中には信号ＴＳＲ１〜ＴＳＲ４に対
応する、図７に示したと同様の回路があと３つ設けられ
ている。
【００５６】図８は、制御回路の構成のうちのロウデコ
ーダに関する部分を示す論理図である。図８において、
５１ａ〜５１ｄは内部アドレス信号ＲＡｄｄ０，ＲＡｄ
ｄ１をデコードするためのゲート、５２ａ〜５２ｄはゲ
ート５１ａ〜５１ｄの出力をそれぞれの一方の入力とし
信号ＳＲＴを他方の入力としてその一方の入力と他方の
入力との否定論理積を出力するＮＡＮＤゲート、５３ａ
〜５３ｄはＮＡＮＤゲート５２ａ〜５２ｄの出力をそれ
ぞれ否定して信号ＴＳＲ１〜ＴＳＲ４を出力するＮＯＴ
ゲート、５５はＮＯＴゲート５３ａ〜５３ｄの出力を入
力して信号ＴＳＲ１〜ＴＳＲ４の否定論理和を出力する
ＮＯＲゲート、５６はＮＯＲゲート５５の出力と信号Ｒ
ＡＳの否定論理積を出力するＮＡＮＤゲート、５８はＮ
ＡＮＤゲート５８の出力を否定した信号ＮＲＥを出力す
るＮＯＴゲート、５７は信号／ＳＲＤ１と信号ＲＡＳの
否定論理積を出力するＮＡＮＤゲート、５９はＮＡＮＤ
ゲート５７の出力を否定して信号ＳＲＥ１を生成出力す
るＮＯＴゲートである。
ーダに関する部分を示す論理図である。図８において、
５１ａ〜５１ｄは内部アドレス信号ＲＡｄｄ０，ＲＡｄ
ｄ１をデコードするためのゲート、５２ａ〜５２ｄはゲ
ート５１ａ〜５１ｄの出力をそれぞれの一方の入力とし
信号ＳＲＴを他方の入力としてその一方の入力と他方の
入力との否定論理積を出力するＮＡＮＤゲート、５３ａ
〜５３ｄはＮＡＮＤゲート５２ａ〜５２ｄの出力をそれ
ぞれ否定して信号ＴＳＲ１〜ＴＳＲ４を出力するＮＯＴ
ゲート、５５はＮＯＴゲート５３ａ〜５３ｄの出力を入
力して信号ＴＳＲ１〜ＴＳＲ４の否定論理和を出力する
ＮＯＲゲート、５６はＮＯＲゲート５５の出力と信号Ｒ
ＡＳの否定論理積を出力するＮＡＮＤゲート、５８はＮ
ＡＮＤゲート５８の出力を否定した信号ＮＲＥを出力す
るＮＯＴゲート、５７は信号／ＳＲＤ１と信号ＲＡＳの
否定論理積を出力するＮＡＮＤゲート、５９はＮＡＮＤ
ゲート５７の出力を否定して信号ＳＲＥ１を生成出力す
るＮＯＴゲートである。
【００５７】図９はスペアロウデコーダ２ｂに設けられ
ワード線を選択的に駆動するための第２のテストロウデ
コーダの構成を示す回路図である。図９において、６３
は信号ＲＡＳ（または内部アドレス信号ＲＡ０でも良
い。）を受ける入力端子とそれを反転して信号／ＲＡＳ
を出力する出力端子とを持つＮＯＴゲート、６４はＮＯ
Ｔゲート６３の出力端子に接続された一方端と信号ＳＲ
Ａ１が与えられるゲートとその一方端に入力された信号
を選択的に出力するための他方端とを持つトランスファ
ゲート、６８はトランスファゲート６４の他方端に接続
されたドレインと信号／ＷＤＰが与えられるゲートと電
圧Ｖｐｐが与えられるソースとを持ち基板電位がソース
電位と等しくなるように設定されたＰチャネルＭＯＳト
ランジスタ、６９はトランスファゲート６４の他方端に
接続されたドレインとワード線ＳＷＬ０に接続されたゲ
ートと電圧Ｖｐｐが与えられるドレインとを持つＰチャ
ネルＭＯＳトランジスタ、７０はトランスファゲート６
４の他方端に接続された入力端子とワード線ＳＷＬ０に
接続された出力端子を持つワードドライバである。な
お、この実施の形態１で説明している半導体記憶装置に
おいては、符号ＳＷＬ０〜ＳＷＬ３に対応する４本のワ
ード線が設けられているが、ワード線ＳＷＬ０〜ＳＷＬ
３を駆動する回路の構成は同じであるため、ワード線Ｓ
ＷＬ０を選択的に駆動する回路の構成のみを図示してい
る。
ワード線を選択的に駆動するための第２のテストロウデ
コーダの構成を示す回路図である。図９において、６３
は信号ＲＡＳ（または内部アドレス信号ＲＡ０でも良
い。）を受ける入力端子とそれを反転して信号／ＲＡＳ
を出力する出力端子とを持つＮＯＴゲート、６４はＮＯ
Ｔゲート６３の出力端子に接続された一方端と信号ＳＲ
Ａ１が与えられるゲートとその一方端に入力された信号
を選択的に出力するための他方端とを持つトランスファ
ゲート、６８はトランスファゲート６４の他方端に接続
されたドレインと信号／ＷＤＰが与えられるゲートと電
圧Ｖｐｐが与えられるソースとを持ち基板電位がソース
電位と等しくなるように設定されたＰチャネルＭＯＳト
ランジスタ、６９はトランスファゲート６４の他方端に
接続されたドレインとワード線ＳＷＬ０に接続されたゲ
ートと電圧Ｖｐｐが与えられるドレインとを持つＰチャ
ネルＭＯＳトランジスタ、７０はトランスファゲート６
４の他方端に接続された入力端子とワード線ＳＷＬ０に
接続された出力端子を持つワードドライバである。な
お、この実施の形態１で説明している半導体記憶装置に
おいては、符号ＳＷＬ０〜ＳＷＬ３に対応する４本のワ
ード線が設けられているが、ワード線ＳＷＬ０〜ＳＷＬ
３を駆動する回路の構成は同じであるため、ワード線Ｓ
ＷＬ０を選択的に駆動する回路の構成のみを図示してい
る。
【００５８】次に、コラムアドレスの選択について図１
０及び図１１を用いて説明する。図１０において、７５
は接地されたソースと信号／ＳＣＰが与えられるゲート
と信号バーＳＣＰに応じて電流を引き抜くためのドレイ
ンとを持つＮチャネルＭＯＳトランジスタ、７６は電源
電圧Ｖｃｃが与えられるソースと信号／ＳＣＰが与えら
れるゲートと信号／ＳＣＰに応じて電流を供給するため
のドレインとを持ちプリチャージを行うためのＰチャネ
ルＭＯＳトランジスタ、７７はＮチャネルＭＯＳトラン
ジスタ７５とＰチャネルＭＯＳトランジスタ７６との間
に接続されたヒューズ、７８はＰチャネルＭＯＳトラン
ジスタ７６のドレインに接続された入力端子とその入力
端子に与えられた信号の否定を出力するための出力端子
とを持つＮＯＴゲート、７９はＮＯＴゲート７８の出力
端子に接続されたゲートとＮＯＴゲート７８の入力端子
に接続されたドレインと電源電圧Ｖｃｃが与えられるソ
ースとを持つＰチャネルＭＯＳトランジスタ、８０はＮ
ＯＴゲート７８の出力端子に接続された入力端子とその
入力端子に入力された信号の否定を出力するＮＯＴゲー
トである。上記のＮＯＴゲート７８，８０とＰチャネル
ＭＯＳトランジスタ７９とでラッチ回路を構成してい
る。
０及び図１１を用いて説明する。図１０において、７５
は接地されたソースと信号／ＳＣＰが与えられるゲート
と信号バーＳＣＰに応じて電流を引き抜くためのドレイ
ンとを持つＮチャネルＭＯＳトランジスタ、７６は電源
電圧Ｖｃｃが与えられるソースと信号／ＳＣＰが与えら
れるゲートと信号／ＳＣＰに応じて電流を供給するため
のドレインとを持ちプリチャージを行うためのＰチャネ
ルＭＯＳトランジスタ、７７はＮチャネルＭＯＳトラン
ジスタ７５とＰチャネルＭＯＳトランジスタ７６との間
に接続されたヒューズ、７８はＰチャネルＭＯＳトラン
ジスタ７６のドレインに接続された入力端子とその入力
端子に与えられた信号の否定を出力するための出力端子
とを持つＮＯＴゲート、７９はＮＯＴゲート７８の出力
端子に接続されたゲートとＮＯＴゲート７８の入力端子
に接続されたドレインと電源電圧Ｖｃｃが与えられるソ
ースとを持つＰチャネルＭＯＳトランジスタ、８０はＮ
ＯＴゲート７８の出力端子に接続された入力端子とその
入力端子に入力された信号の否定を出力するＮＯＴゲー
トである。上記のＮＯＴゲート７８，８０とＰチャネル
ＭＯＳトランジスタ７９とでラッチ回路を構成してい
る。
【００５９】また、図１０において、８１は接地された
ソースと信号Ｙ０が与えられるゲートとコラムアドレス
信号Ｙ０に応じて接地電圧を出力するためのドレインと
を持つＮチャネルＭＯＳトランジスタ、８２は電源電圧
Ｖｃｃが与えられるソースとコラムアドレス信号Ｙ０が
与えられるゲートと信号Ｙ０に応じて電源電圧Ｖｃｃを
出力するためのドレインとを持つＰチャネルＭＯＳトラ
ンジスタ、８３はＮチャネルＭＯＳトランジスタ８１の
ドレインに接続されたソースとＰチャネルＭＯＳトラン
ジスタ８２のドレインに接続されたドレインとＮＯＴゲ
ート８０の出力端子に接続されたゲートとを持つＮチャ
ネルＭＯＳトランジスタ、８４はＰチャネルＭＯＳトラ
ンジスタ８２のドレインに接続された一方端と切断され
ていないときにはその一方端と電気的に接続されている
他方端とを持つヒューズである。８５ａ１は、Ｎチャネ
ルＭＯＳトランジスタ８１，８３とＰチャネルＭＯＳト
ランジスタ８２とヒューズ８４とで構成された一致検出
部である。８５ｂ１〜８５ｂｋ／２は、一致検出部８５
ａ１と同様の構成を有し、それぞれコラムアドレス信号
Ｙ１〜Ｙｋの論理の一致を検出する一致検出部である。
なお、一致検出部８５ａ１〜８５ｂｋ／２の出力は、ハ
イレベルが優先的に出力されるように設定されている。
ソースと信号Ｙ０が与えられるゲートとコラムアドレス
信号Ｙ０に応じて接地電圧を出力するためのドレインと
を持つＮチャネルＭＯＳトランジスタ、８２は電源電圧
Ｖｃｃが与えられるソースとコラムアドレス信号Ｙ０が
与えられるゲートと信号Ｙ０に応じて電源電圧Ｖｃｃを
出力するためのドレインとを持つＰチャネルＭＯＳトラ
ンジスタ、８３はＮチャネルＭＯＳトランジスタ８１の
ドレインに接続されたソースとＰチャネルＭＯＳトラン
ジスタ８２のドレインに接続されたドレインとＮＯＴゲ
ート８０の出力端子に接続されたゲートとを持つＮチャ
ネルＭＯＳトランジスタ、８４はＰチャネルＭＯＳトラ
ンジスタ８２のドレインに接続された一方端と切断され
ていないときにはその一方端と電気的に接続されている
他方端とを持つヒューズである。８５ａ１は、Ｎチャネ
ルＭＯＳトランジスタ８１，８３とＰチャネルＭＯＳト
ランジスタ８２とヒューズ８４とで構成された一致検出
部である。８５ｂ１〜８５ｂｋ／２は、一致検出部８５
ａ１と同様の構成を有し、それぞれコラムアドレス信号
Ｙ１〜Ｙｋの論理の一致を検出する一致検出部である。
なお、一致検出部８５ａ１〜８５ｂｋ／２の出力は、ハ
イレベルが優先的に出力されるように設定されている。
【００６０】図１０において、符号８６は接地された一
方端と入力端子１３に接続された他方端とを持つ抵抗、
８７ａは抵抗８６の他方端に接続された入力端子とその
入力端子に入力された信号の否定を出力するための出力
端子とを持つＮＯＴゲート、８７ｂはＮＯＴゲート８７
ａの出力端子に接続された入力端子とその入力端子から
入力されたＮＯＴゲート８７ａの出力の否定を出力する
ための出力端子とを持つＮＯＴゲート、８９はＮＯＴゲ
ート８７ｂの出力端子に接続された一方の入力端子と外
部コラムアドレス信号ＣＡｄｄ０が与えられる他方の入
力端子とＮＯＴゲート８７ｂの出力と信号ＣＡｄｄ０の
否定論理積を出力するＮＡＮＤゲート、９０ａ１は一致
検出部８５ａ１，８５ｂ１の論理和とＮＡＮＤゲート８
９の出力との否定論理積を出力するＮＡＮＤゲート、９
０ａ２〜９０ａｋ／２はそれぞれその一方の入力端子に
接続された２つの一致検出部の論理和と信号ＣＡｄｄ０
との否定論理積を出力するためのＮＡＮＤゲート、９１
はＮＡＮＤゲート９０ａ１〜９０ａｋ／２の否定論理積
を出力するＮＡＮＤゲート、９２はＮＡＮＤゲート９１
の出力の否定を生成するためのＮＯＴゲートである。そ
して、ＮＯＴゲート９２の出力が信号ＳＣＳ０となる。
９３はスペアメモリセル列の選択を行うためのデコード
部であり、一致検出部８５ａ１〜８５ｂｋ／２にそれぞ
れ設けられているヒューズを切断することによって正規
の列と置換するスペアメモリセル列のアドレスの設定を
行うことができる。
方端と入力端子１３に接続された他方端とを持つ抵抗、
８７ａは抵抗８６の他方端に接続された入力端子とその
入力端子に入力された信号の否定を出力するための出力
端子とを持つＮＯＴゲート、８７ｂはＮＯＴゲート８７
ａの出力端子に接続された入力端子とその入力端子から
入力されたＮＯＴゲート８７ａの出力の否定を出力する
ための出力端子とを持つＮＯＴゲート、８９はＮＯＴゲ
ート８７ｂの出力端子に接続された一方の入力端子と外
部コラムアドレス信号ＣＡｄｄ０が与えられる他方の入
力端子とＮＯＴゲート８７ｂの出力と信号ＣＡｄｄ０の
否定論理積を出力するＮＡＮＤゲート、９０ａ１は一致
検出部８５ａ１，８５ｂ１の論理和とＮＡＮＤゲート８
９の出力との否定論理積を出力するＮＡＮＤゲート、９
０ａ２〜９０ａｋ／２はそれぞれその一方の入力端子に
接続された２つの一致検出部の論理和と信号ＣＡｄｄ０
との否定論理積を出力するためのＮＡＮＤゲート、９１
はＮＡＮＤゲート９０ａ１〜９０ａｋ／２の否定論理積
を出力するＮＡＮＤゲート、９２はＮＡＮＤゲート９１
の出力の否定を生成するためのＮＯＴゲートである。そ
して、ＮＯＴゲート９２の出力が信号ＳＣＳ０となる。
９３はスペアメモリセル列の選択を行うためのデコード
部であり、一致検出部８５ａ１〜８５ｂｋ／２にそれぞ
れ設けられているヒューズを切断することによって正規
の列と置換するスペアメモリセル列のアドレスの設定を
行うことができる。
【００６１】９４〜９６はそれぞれＮＯＴゲート８７ｂ
の出力と外部アドレス信号ＣＡｄｄ１との否定論理積、
ＮＯＴゲート８７ｂの出力とゲート８８ａの出力との否
定論理積、あるいはＮＯＴゲート８７ｂの出力とゲート
８８ａの出力との否定論理積を出力するＮＡＮＤゲー
ト、９７〜９９はそれぞれＮＡＮＤゲート９４〜９６の
出力から信号ＳＣＳ１〜ＳＣＳ３を生成して出力するデ
コード部である。
の出力と外部アドレス信号ＣＡｄｄ１との否定論理積、
ＮＯＴゲート８７ｂの出力とゲート８８ａの出力との否
定論理積、あるいはＮＯＴゲート８７ｂの出力とゲート
８８ａの出力との否定論理積を出力するＮＡＮＤゲー
ト、９７〜９９はそれぞれＮＡＮＤゲート９４〜９６の
出力から信号ＳＣＳ１〜ＳＣＳ３を生成して出力するデ
コード部である。
【００６２】次に、図１１において、符号１００は信号
ＳＣＳ０と信号ＣＤＥとの否定論理積を出力するＮＡＮ
Ｄゲート、１０１はＮＡＮＤゲート１００の出力の否定
を生成するＮＯＴゲートであり、ＮＯＴゲート１０１の
出力がスペアメモリセル列のビット線を選択的に活性化
するための信号ＳＣＳＬ０である。信号生成回路１０２
〜１０５は信号生成回路１０２と同じ構成を持ってお
り、それぞれ信号ＳＣＳ１〜ＳＣＳ３と信号ＣＤＥを用
いて信号ＳＣＳＬ１〜ＳＣＳＬ３を生成しいている。
ＳＣＳ０と信号ＣＤＥとの否定論理積を出力するＮＡＮ
Ｄゲート、１０１はＮＡＮＤゲート１００の出力の否定
を生成するＮＯＴゲートであり、ＮＯＴゲート１０１の
出力がスペアメモリセル列のビット線を選択的に活性化
するための信号ＳＣＳＬ０である。信号生成回路１０２
〜１０５は信号生成回路１０２と同じ構成を持ってお
り、それぞれ信号ＳＣＳ１〜ＳＣＳ３と信号ＣＤＥを用
いて信号ＳＣＳＬ１〜ＳＣＳＬ３を生成しいている。
【００６３】また、図１１において、符号１０６は信号
ＳＣＳ０〜ＳＣＳ３を入力してこれらの信号が一致した
ときに「１」を出力するＥＸ−ＮＯＲゲート、１０７は
コラムアドレス信号Ｙｉ，Ｙｊ及びＥＸ−ＮＯＲゲート
１０６の出力の否定論理積を出力するＮＡＮＤゲート、
１０８はＮＡＮＤゲート１０７の出力の否定を出力する
ＮＯＴゲート、１０９はＥＸ−ＮＯＲゲート１０６，Ｎ
ＡＮＤゲート１０７，ＮＯＴゲート１０８で構成されビ
ット線を活性化するためのコラム選択信号ＣＳＬｉを出
力する正規コラムデコーダである。
ＳＣＳ０〜ＳＣＳ３を入力してこれらの信号が一致した
ときに「１」を出力するＥＸ−ＮＯＲゲート、１０７は
コラムアドレス信号Ｙｉ，Ｙｊ及びＥＸ−ＮＯＲゲート
１０６の出力の否定論理積を出力するＮＡＮＤゲート、
１０８はＮＡＮＤゲート１０７の出力の否定を出力する
ＮＯＴゲート、１０９はＥＸ−ＮＯＲゲート１０６，Ｎ
ＡＮＤゲート１０７，ＮＯＴゲート１０８で構成されビ
ット線を活性化するためのコラム選択信号ＣＳＬｉを出
力する正規コラムデコーダである。
【００６４】次に、図１２を用いて実施の形態１による
半導体記憶装置の動作を簡単に説明する。ロウアドレス
は外部ロウアドレスストローブ信号／ＲＡＳが立ち下が
った後に指定され、カラムアドレスは外部カラムアドレ
スストローブ信号／ＣＡＳが立ち下がった後に指定され
る。そして、信号ＲＡＳが立ち上がると、ワードドライ
バのプリチャージを行わせる信号／ＷＤＰ及びスペアメ
モリセル行の選択を行うためのスペアロウデコーダのＮ
ＯＴゲート４４の入力端子のプリチャージを行わせる信
号／ＳＲＰが立ち上がる。
半導体記憶装置の動作を簡単に説明する。ロウアドレス
は外部ロウアドレスストローブ信号／ＲＡＳが立ち下が
った後に指定され、カラムアドレスは外部カラムアドレ
スストローブ信号／ＣＡＳが立ち下がった後に指定され
る。そして、信号ＲＡＳが立ち上がると、ワードドライ
バのプリチャージを行わせる信号／ＷＤＰ及びスペアメ
モリセル行の選択を行うためのスペアロウデコーダのＮ
ＯＴゲート４４の入力端子のプリチャージを行わせる信
号／ＳＲＰが立ち上がる。
【００６５】通常モード時には、信号ＳＲＴ及び信号Ｓ
ＣＴがローレベルであるため、抵抗６０によってＮＯＴ
ゲート６１の入力端子は接地電圧ＧＮＤに設定され、Ｎ
ＯＴゲート６２の出力はローレベルになる。そのため、
ＮＡＮＤゲート５１，５２の出力は、内部アドレス信号
ＲＡｄｄ０，ＲＡｄｄ１に無関係に常にハイレベルとな
り、それによって、ＮＯＴゲート５３，５４の出力は常
にローレベルとなる。ゲート５５の入力が共にローレベ
ルであるため、ゲート５５はハイレベルを出力する。従
って、ＮＡＮＤゲート５６は信号ＲＡＳの否定を出力
し、とＮＯＴゲート５８の出力波形、つまり信号ＮＲＥ
は信号ＲＡＳと同じ波形になる。そのため、図３に示し
た正規ロウデコーダ２ａにおいて、例えば回路部３９ａ
内のＮＯＴゲート３７によりＮＯＴゲート３６の否定が
出力され、回路部３９ａ〜３９ｄが出力する信号ＲＸ０
〜ＲＸ３のいずれかがハイレベルになる。内部アドレス
信号Ｘｉ，Ｘｊをデコードしてロウレベルを出力するＮ
ＡＮＤゲート２４に接続されるワード線のうち、信号Ｒ
Ｘ０〜ＲＸ３の中のハイレベルになっている信号が与え
られるトランスファゲートに接続されたワード線ＷＬ０
〜ＷＬ３が活性化される。
ＣＴがローレベルであるため、抵抗６０によってＮＯＴ
ゲート６１の入力端子は接地電圧ＧＮＤに設定され、Ｎ
ＯＴゲート６２の出力はローレベルになる。そのため、
ＮＡＮＤゲート５１，５２の出力は、内部アドレス信号
ＲＡｄｄ０，ＲＡｄｄ１に無関係に常にハイレベルとな
り、それによって、ＮＯＴゲート５３，５４の出力は常
にローレベルとなる。ゲート５５の入力が共にローレベ
ルであるため、ゲート５５はハイレベルを出力する。従
って、ＮＡＮＤゲート５６は信号ＲＡＳの否定を出力
し、とＮＯＴゲート５８の出力波形、つまり信号ＮＲＥ
は信号ＲＡＳと同じ波形になる。そのため、図３に示し
た正規ロウデコーダ２ａにおいて、例えば回路部３９ａ
内のＮＯＴゲート３７によりＮＯＴゲート３６の否定が
出力され、回路部３９ａ〜３９ｄが出力する信号ＲＸ０
〜ＲＸ３のいずれかがハイレベルになる。内部アドレス
信号Ｘｉ，Ｘｊをデコードしてロウレベルを出力するＮ
ＡＮＤゲート２４に接続されるワード線のうち、信号Ｒ
Ｘ０〜ＲＸ３の中のハイレベルになっている信号が与え
られるトランスファゲートに接続されたワード線ＷＬ０
〜ＷＬ３が活性化される。
【００６６】ところで、通常モード時のスペアロウデコ
ーダ２ｂは、ＮＯＴゲート５３が出力する信号ＴＳＲ１
はローレベルに固定されているため、ＮＡＮＤゲート４
５の出力が常にハイレベルとなり、ＮＡＮＤゲート４６
はＮＯＴゲート４４の出力の否定を出力する。従って、
ヒューズ４１のいずれかが切断されていれば、それに対
応したアドレスでワード線の選択を行うための信号を出
力する。
ーダ２ｂは、ＮＯＴゲート５３が出力する信号ＴＳＲ１
はローレベルに固定されているため、ＮＡＮＤゲート４
５の出力が常にハイレベルとなり、ＮＡＮＤゲート４６
はＮＯＴゲート４４の出力の否定を出力する。従って、
ヒューズ４１のいずれかが切断されていれば、それに対
応したアドレスでワード線の選択を行うための信号を出
力する。
【００６７】テストモード時に、信号ＳＲＴがハイレベ
ルになると、内部アドレス信号ＲＡｄｄ０に応じて信号
ＴＳＲ１が変化するため、内部アドレス信号ＲＡｄｄ０
によりＮＡＮＤゲート４６の出力を制御できる。メモリ
セルの救済が行われる前はヒューズ４１が切断されてい
ないため、内部アドレス信号Ｘ０〜Ｘｓが入力されると
信号Ｘ０〜Ｘｓの何れがハイレベルとなってもＮＯＴゲ
ート４４の出力は常にハイレベルになる。従って、第２
のテストロウデコーダ９ｂを動作させるためには、内部
アドレス信号ＲＡｄｄ０をハイレベルにすればよい。
ルになると、内部アドレス信号ＲＡｄｄ０に応じて信号
ＴＳＲ１が変化するため、内部アドレス信号ＲＡｄｄ０
によりＮＡＮＤゲート４６の出力を制御できる。メモリ
セルの救済が行われる前はヒューズ４１が切断されてい
ないため、内部アドレス信号Ｘ０〜Ｘｓが入力されると
信号Ｘ０〜Ｘｓの何れがハイレベルとなってもＮＯＴゲ
ート４４の出力は常にハイレベルになる。従って、第２
のテストロウデコーダ９ｂを動作させるためには、内部
アドレス信号ＲＡｄｄ０をハイレベルにすればよい。
【００６８】また、テストモード時に、信号ＳＣＴがハ
イレベルになると、ＮＡＮＤゲート８９，９４〜９６が
ＮＯＴゲートと同様の働きをするため、ＮＡＮＤゲート
８９，９４〜９６はＡＮＤゲート８８ａ〜８８ｄの出力
の否定を出力する。従って、ＮＡＮＤゲート８９，９４
〜９６のいずれかがローレベルとなるため、信号ＳＣＳ
０〜ＳＣＳ３のいずれかがハイレベルに設定される。
イレベルになると、ＮＡＮＤゲート８９，９４〜９６が
ＮＯＴゲートと同様の働きをするため、ＮＡＮＤゲート
８９，９４〜９６はＡＮＤゲート８８ａ〜８８ｄの出力
の否定を出力する。従って、ＮＡＮＤゲート８９，９４
〜９６のいずれかがローレベルとなるため、信号ＳＣＳ
０〜ＳＣＳ３のいずれかがハイレベルに設定される。
【００６９】信号ＳＣＳ０〜ＳＣＳ３のいずれかがハイ
レベルになることによってＥＸ−ＮＯＲゲート１０６は
ローレベルを出力するため、複数の信号生成回路１０９
から出力される信号ＣＳＬｉは何れもローレベルに固定
される。そして、例えば、ＳＣＳ０〜ＳＣＬ３の中でハ
イレベルになっている信号がＳＣＳ０であるとすると、
ＮＡＮＤゲート１００の出力は、ロウアドレスストロー
ブ信号と同じに立ち上がる信号ＣＤＥと、信号ＳＣＳ０
との否定論理積であるから、ローレベルとなる。従っ
て、スペアメモリセル列のビット線を選択するための信
号ＳＣＳＬ０〜ＳＣＳＬ３のうちの信号ＳＣＳＬ０のみ
がハイレベルとなり、スペアメモリセル列のうちの一つ
が選択される。なお、テストモード時に正規ロウデコー
ダ２ａと第２のテストコラムデコーダ１０ｂによって領
域１Ｂを選択させるためには、信号ＳＲＴをローレベル
にするとともに信号ＳＣＴをハイレベルに設定すればよ
い。また、テストモード時に第２のテストロウデコーダ
９ｂと正規コラムデコーダ４ａによって領域１Ｃを選択
させるためには、信号ＳＲＴをハイレベルにするととも
に信号ＳＣＴをローレベルに設定すればよい。
レベルになることによってＥＸ−ＮＯＲゲート１０６は
ローレベルを出力するため、複数の信号生成回路１０９
から出力される信号ＣＳＬｉは何れもローレベルに固定
される。そして、例えば、ＳＣＳ０〜ＳＣＬ３の中でハ
イレベルになっている信号がＳＣＳ０であるとすると、
ＮＡＮＤゲート１００の出力は、ロウアドレスストロー
ブ信号と同じに立ち上がる信号ＣＤＥと、信号ＳＣＳ０
との否定論理積であるから、ローレベルとなる。従っ
て、スペアメモリセル列のビット線を選択するための信
号ＳＣＳＬ０〜ＳＣＳＬ３のうちの信号ＳＣＳＬ０のみ
がハイレベルとなり、スペアメモリセル列のうちの一つ
が選択される。なお、テストモード時に正規ロウデコー
ダ２ａと第２のテストコラムデコーダ１０ｂによって領
域１Ｂを選択させるためには、信号ＳＲＴをローレベル
にするとともに信号ＳＣＴをハイレベルに設定すればよ
い。また、テストモード時に第２のテストロウデコーダ
９ｂと正規コラムデコーダ４ａによって領域１Ｃを選択
させるためには、信号ＳＲＴをハイレベルにするととも
に信号ＳＣＴをローレベルに設定すればよい。
【００７０】以上のように、従来の半導体記憶装置がメ
モリセルを選択するタイミングを用いてテストを行って
いるため、従来の半導体記憶装置と同じ構成部分を容易
に共通化でき、回路規模を縮小できる。また、テスト信
号ＳＲＴ，ＳＣＴによって、４つの状況を切り換えるた
め、外部アドレス信号を増やすことなく、クロスポイン
ト領域のスペアメモリセルのテストが行える半導体記憶
装置を容易に形成できる。
モリセルを選択するタイミングを用いてテストを行って
いるため、従来の半導体記憶装置と同じ構成部分を容易
に共通化でき、回路規模を縮小できる。また、テスト信
号ＳＲＴ，ＳＣＴによって、４つの状況を切り換えるた
め、外部アドレス信号を増やすことなく、クロスポイン
ト領域のスペアメモリセルのテストが行える半導体記憶
装置を容易に形成できる。
【００７１】実施の形態２．次に、この発明の実施の形
態２による半導体記憶装置について説明する。図１３は
この発明の実施の形態２によるＤＲＡＭの構成の概要を
示すブロック図である。図１３において、１１０はテス
トモードにおける制御信号が入力される入力端子、１１
１は入力端子１１０に接続され内部ロウアドレス発生回
路３及び内部コラムアドレス発生回路５から与えられる
内部ロウアドレス信号及び内部コラムアドレス信号を変
換するための変換回路、１１２は変換回路１１１から出
力される内部ロウアドレス信号と制御信号とにより正規
の行の選択を行う正規ロウデコーダ、１１３は変換回路
１１１から出力される内部ロウアドレス信号と制御信号
とによりスペアメモリセル行の選択を行う第２のテスト
ロウデコーダ、１１４は変換回路１１１から出力される
内部コラムアドレス信号と制御信号とにより正規の列の
選択を行う正規コラムデコーダ、１１５は変換回路１１
１から出力される内部コラムアドレス信号と制御信号と
によりスペアメモリセル列の選択を行う第２のテストコ
ラムデコーダである。図１３に示した構成を有する半導
体記憶装置は、変換回路１１１で内部アドレス信号の変
換を行うと同時に、入力端子１１０から与えられる制御
信号と内部アドレス信号とにより、正規ロウデコーダ１
１２と正規コラムデコーダ１１４、第２のテストロウデ
コーダ１１３と正規コラムデコーダ１１４、正規ロウデ
コーダ１１２と第２のテストコラムデコーダ１１５、及
び第２のテストロウデコーダ１１３と第２のテストコラ
ムデコーダ１１５で選択される領域の切り換えを行って
いる。通常モード時には、内部アドレス信号に応じて、
正規ロウデコーダ１１２と正規コラムデコーダ１１４と
で正規のメモリセルが選択される。
態２による半導体記憶装置について説明する。図１３は
この発明の実施の形態２によるＤＲＡＭの構成の概要を
示すブロック図である。図１３において、１１０はテス
トモードにおける制御信号が入力される入力端子、１１
１は入力端子１１０に接続され内部ロウアドレス発生回
路３及び内部コラムアドレス発生回路５から与えられる
内部ロウアドレス信号及び内部コラムアドレス信号を変
換するための変換回路、１１２は変換回路１１１から出
力される内部ロウアドレス信号と制御信号とにより正規
の行の選択を行う正規ロウデコーダ、１１３は変換回路
１１１から出力される内部ロウアドレス信号と制御信号
とによりスペアメモリセル行の選択を行う第２のテスト
ロウデコーダ、１１４は変換回路１１１から出力される
内部コラムアドレス信号と制御信号とにより正規の列の
選択を行う正規コラムデコーダ、１１５は変換回路１１
１から出力される内部コラムアドレス信号と制御信号と
によりスペアメモリセル列の選択を行う第２のテストコ
ラムデコーダである。図１３に示した構成を有する半導
体記憶装置は、変換回路１１１で内部アドレス信号の変
換を行うと同時に、入力端子１１０から与えられる制御
信号と内部アドレス信号とにより、正規ロウデコーダ１
１２と正規コラムデコーダ１１４、第２のテストロウデ
コーダ１１３と正規コラムデコーダ１１４、正規ロウデ
コーダ１１２と第２のテストコラムデコーダ１１５、及
び第２のテストロウデコーダ１１３と第２のテストコラ
ムデコーダ１１５で選択される領域の切り換えを行って
いる。通常モード時には、内部アドレス信号に応じて、
正規ロウデコーダ１１２と正規コラムデコーダ１１４と
で正規のメモリセルが選択される。
【００７２】図１４は、物理的なメモリセルの配置と、
テストモード時におけるアドレス空間でのメモリセルの
配置とを示す概念図である。図１４の左が物理的なメモ
リセルの配置、右がアドレス空間でのメモリセルの配置
である。テストモード時には、アドレスの変換が行われ
て図の右のような正規のメモリセルのアドレスの指定に
より、スペアロウ領域、スペアコラム領域及びクロスポ
イント領域のメモリセルの選択が行われる（ｎ＞ｍの場
合）。
テストモード時におけるアドレス空間でのメモリセルの
配置とを示す概念図である。図１４の左が物理的なメモ
リセルの配置、右がアドレス空間でのメモリセルの配置
である。テストモード時には、アドレスの変換が行われ
て図の右のような正規のメモリセルのアドレスの指定に
より、スペアロウ領域、スペアコラム領域及びクロスポ
イント領域のメモリセルの選択が行われる（ｎ＞ｍの場
合）。
【００７３】表２に入力端子１１０から入力される制御
信号ＳＴＥとアドレスと選択される領域との関係を示
す。
信号ＳＴＥとアドレスと選択される領域との関係を示
す。
【００７４】
【表２】
【００７５】また、変換回路１１１における変換前と変
換後のアドレスの対応を表３に示す。
換後のアドレスの対応を表３に示す。
【００７６】
【表３】
【００７７】図１５は変換回路１１１の構成の一例を示
すブロック図である。図１５において、１２０は変換前
のアドレスを検出する検出部、１２１は検出部１２０の
検出結果に応じて内部アドレス信号を切り換える切換
部、１２２せ検出部１２０の検出結果に応じて制御信号
ＳＲＴ，ＳＣＴを生成する制御信号生成部である。例え
ば、表３に示したような変換を行う場合に、テストモー
ド時には、カラムアドレス信号ＣＡｄｄがカラムアドレ
スＣＡ０〜ＣＡｍを指定するように順次変化し、カラム
アドレスＣＡ０〜ＣＡｍを移動するカラムアドレス信号
ＣＡｄｄの変化が終了する毎にロウアドレス信号ＲＡｄ
ｄを一つずつ増加させるように変化させるものとする。
また、ｍはｎより小さいものとする。その場合には、表
４及び表５に示すように、ロウアドレスがＲＡ０〜ＲＡ
３の間、ＲＡ４〜ＲＡ７の間、ＲＡ８〜ＲＡ１１の間
で、切換部１２１及び制御信号生成部１２２の出力を変
化させる。
すブロック図である。図１５において、１２０は変換前
のアドレスを検出する検出部、１２１は検出部１２０の
検出結果に応じて内部アドレス信号を切り換える切換
部、１２２せ検出部１２０の検出結果に応じて制御信号
ＳＲＴ，ＳＣＴを生成する制御信号生成部である。例え
ば、表３に示したような変換を行う場合に、テストモー
ド時には、カラムアドレス信号ＣＡｄｄがカラムアドレ
スＣＡ０〜ＣＡｍを指定するように順次変化し、カラム
アドレスＣＡ０〜ＣＡｍを移動するカラムアドレス信号
ＣＡｄｄの変化が終了する毎にロウアドレス信号ＲＡｄ
ｄを一つずつ増加させるように変化させるものとする。
また、ｍはｎより小さいものとする。その場合には、表
４及び表５に示すように、ロウアドレスがＲＡ０〜ＲＡ
３の間、ＲＡ４〜ＲＡ７の間、ＲＡ８〜ＲＡ１１の間
で、切換部１２１及び制御信号生成部１２２の出力を変
化させる。
【００７８】
【表４】
【００７９】
【表５】
【００８０】ロウアドレスＲＡ０〜ＲＡ３の時は、コ
ラムアドレスの値に関係なく、制御信号生成部１２２
は、制御信号ＳＲＴをハイレベルに、制御信号ＳＣＴを
ローレベルに設定する。またこの時、切換部１２１は切
り換えを行わず内部ロウアドレス信号ＲＡｄｄ及び内部
コラムアドレス信号ＣＡｄｄを入れ換えずにそのまま信
号ＲＡｄｄは信号Ｒａｄｄ、信号ＣＡｄｄは信号Ｃａｄ
ｄとして出力する。 ロウアドレスＲＡ４〜ＲＡ７の時は、コラムアドレス
の値に関係なく、制御信号生成部１２２は、制御信号Ｓ
ＲＴをローレベルに、制御信号ＳＣＴをハイレベルに設
定する。またこの時、切換部１２１は切り換えを行い、
内部ロウアドレス信号ＲＡｄｄは信号Ｃａｄｄとして、
また、内部コラムアドレス信号ＣＡｄｄは信号Ｒａｄｄ
として出力する。 ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣ
Ａ０〜ＣＡ（ｎ−ｍ）の時は、切換部１２１及び制御信
号生成部１２２はと同じ設定がなされる。 ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣ
Ａ（ｎ−ｍ＋１）〜ＣＡ（ｎ−ｍ＋４）の時は、切換部
１２１での切り換えは行わず、制御信号生成部１２２は
制御信号ＳＲＴ，ＳＣＴとしてともにハイレベルを出力
する。
ラムアドレスの値に関係なく、制御信号生成部１２２
は、制御信号ＳＲＴをハイレベルに、制御信号ＳＣＴを
ローレベルに設定する。またこの時、切換部１２１は切
り換えを行わず内部ロウアドレス信号ＲＡｄｄ及び内部
コラムアドレス信号ＣＡｄｄを入れ換えずにそのまま信
号ＲＡｄｄは信号Ｒａｄｄ、信号ＣＡｄｄは信号Ｃａｄ
ｄとして出力する。 ロウアドレスＲＡ４〜ＲＡ７の時は、コラムアドレス
の値に関係なく、制御信号生成部１２２は、制御信号Ｓ
ＲＴをローレベルに、制御信号ＳＣＴをハイレベルに設
定する。またこの時、切換部１２１は切り換えを行い、
内部ロウアドレス信号ＲＡｄｄは信号Ｃａｄｄとして、
また、内部コラムアドレス信号ＣＡｄｄは信号Ｒａｄｄ
として出力する。 ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣ
Ａ０〜ＣＡ（ｎ−ｍ）の時は、切換部１２１及び制御信
号生成部１２２はと同じ設定がなされる。 ロウアドレスＲＡ８〜ＲＡ１１で、コラムアドレスＣ
Ａ（ｎ−ｍ＋１）〜ＣＡ（ｎ−ｍ＋４）の時は、切換部
１２１での切り換えは行わず、制御信号生成部１２２は
制御信号ＳＲＴ，ＳＣＴとしてともにハイレベルを出力
する。
【００８１】実施の形態２のように構成された半導体記
憶装置によれば、入力する制御信号をＳＴＥだけにする
ことができ、半導体記憶装置のピン数を減らすことがで
きる。実施の形態２でも実施の形態１と同様に外部から
入力しない（Ｏｐｅｎ状態）にすると、制御信号ＳＲ
Ｔ，ＳＣＴが共にローレベル状態になるようにしておけ
ば、通常使用時には、支障なくノーマルセル領域をアク
セスできる。
憶装置によれば、入力する制御信号をＳＴＥだけにする
ことができ、半導体記憶装置のピン数を減らすことがで
きる。実施の形態２でも実施の形態１と同様に外部から
入力しない（Ｏｐｅｎ状態）にすると、制御信号ＳＲ
Ｔ，ＳＣＴが共にローレベル状態になるようにしておけ
ば、通常使用時には、支障なくノーマルセル領域をアク
セスできる。
【００８２】なお、実施の形態２では、正規ロウデコー
ダが第１のテストロウデコーダの働きを兼ねており、正
規コラムデコーダが第１のテストコラムデコーダの働き
を兼ねている。以上では、ｎ＞ｍの場合を示したが、ｎ
≦ｍの場合についても同様に適用できる。
ダが第１のテストロウデコーダの働きを兼ねており、正
規コラムデコーダが第１のテストコラムデコーダの働き
を兼ねている。以上では、ｎ＞ｍの場合を示したが、ｎ
≦ｍの場合についても同様に適用できる。
【００８３】実施の形態３．次に、この発明の実施の形
態３による半導体記憶装置について説明する。図１６は
この発明の実施の形態２によるＤＲＡＭの構成の概要を
示すブロック図である。図１６において、１３０は従来
よりもビット数の多い外部アドレス信号Ａｄｄが入力さ
れる入力端子、３Ａは入力端子１３０に接続され従来よ
りもビット数の多い外部アドレス信号Ａｄｄから従来よ
りもビット数の多い内部ロウアドレス信号ＲＡｄｄを発
生する内部ロウアドレス発生回路、入力端子１３０に接
続され従来よりもビット数の多い外部アドレス信号Ａｄ
ｄから従来よりもビット数の多い内部コラムアドレス信
号ＣＡｄｄを発生する内部コラムアドレス発生回路であ
る。
態３による半導体記憶装置について説明する。図１６は
この発明の実施の形態２によるＤＲＡＭの構成の概要を
示すブロック図である。図１６において、１３０は従来
よりもビット数の多い外部アドレス信号Ａｄｄが入力さ
れる入力端子、３Ａは入力端子１３０に接続され従来よ
りもビット数の多い外部アドレス信号Ａｄｄから従来よ
りもビット数の多い内部ロウアドレス信号ＲＡｄｄを発
生する内部ロウアドレス発生回路、入力端子１３０に接
続され従来よりもビット数の多い外部アドレス信号Ａｄ
ｄから従来よりもビット数の多い内部コラムアドレス信
号ＣＡｄｄを発生する内部コラムアドレス発生回路であ
る。
【００８４】図１７に示すように、スペアロウ領域、ス
ペアコラム領域及びクロスポイントは、ノーマルセルの
アドレス平面の拡張領域上に属するとみなして、つまり
ロウアドレス（ＳＲ＝１，ＲＡ０〜ＲＡ３），コラムア
ドレス（ＳＣ＝１，ＣＡ０〜ＣＡｍ）の平面内に属する
ものとみなし、内部ロウアドレス信号Ｓ−ＲＡｄｄ，内
部コラムアドレス信号Ｓ−ＣＡｄｄのビットを追加して
外部より入力し、これらアドレスにより、ノーマルセル
とスペアセルを同様にアクセスすることにより、実施の
形態１に示したと同様に、スペアメモリセルのアクセス
アドレスを指定できる。この時、外部アドレス信号Ｓ−
Ａｄｄを外部から入力しない（Ｏｐｅｎ状態）にする
と、内部で内部ロウアドレス信号Ｓ−ＲＡｄｄ＝０，Ｓ
−ＲＡｄｄ＝０相当の状態になるようにしておけば、通
常使用時には、正規のメモリセルが支障なくアクセスで
きる。
ペアコラム領域及びクロスポイントは、ノーマルセルの
アドレス平面の拡張領域上に属するとみなして、つまり
ロウアドレス（ＳＲ＝１，ＲＡ０〜ＲＡ３），コラムア
ドレス（ＳＣ＝１，ＣＡ０〜ＣＡｍ）の平面内に属する
ものとみなし、内部ロウアドレス信号Ｓ−ＲＡｄｄ，内
部コラムアドレス信号Ｓ−ＣＡｄｄのビットを追加して
外部より入力し、これらアドレスにより、ノーマルセル
とスペアセルを同様にアクセスすることにより、実施の
形態１に示したと同様に、スペアメモリセルのアクセス
アドレスを指定できる。この時、外部アドレス信号Ｓ−
Ａｄｄを外部から入力しない（Ｏｐｅｎ状態）にする
と、内部で内部ロウアドレス信号Ｓ−ＲＡｄｄ＝０，Ｓ
−ＲＡｄｄ＝０相当の状態になるようにしておけば、通
常使用時には、正規のメモリセルが支障なくアクセスで
きる。
【００８５】図１８は、図１６に示した内部ロウアドレ
ス発生回路３Ａ及び内部コラムアドレス発生回路５Ａの
構成を説明するためのブロック図である。図１８におい
て、１３１は入力端子１３０に設けられたスペアアドレ
ス信号入力端子、１３２はスペアアドレス入力端子１３
１と接地電位点との間に接続された抵抗、１３３はスペ
アアドレス入力端子１３１に与えられたスペアアドレス
信号Ｓ−Ａｄｄから制御信号ＳＲＴを生成するＳＲアド
レスバッファ、１３４はスペアアドレス入力端子１３１
に与えられたスペアアドレス信号Ｓ−Ａｄｄから制御信
号ＳＣＴを生成するＳＣアドレスバッファ、１３５は図
１に示した内部ロウアドレス発生回路３に相当するロウ
アドレスバッファ、１３６は図１に示した内部コラムア
ドレス発生回路５に相当するコラムアドレスバッファで
ある。図１８に示したＳＲアドレスバッファ１３３及び
ＳＣアドレスバッファ１３４は、図１９に示すように時
分割で信号を取り込む。そのため、半導体記憶装置の入
力ピンの数を減らすことができる。
ス発生回路３Ａ及び内部コラムアドレス発生回路５Ａの
構成を説明するためのブロック図である。図１８におい
て、１３１は入力端子１３０に設けられたスペアアドレ
ス信号入力端子、１３２はスペアアドレス入力端子１３
１と接地電位点との間に接続された抵抗、１３３はスペ
アアドレス入力端子１３１に与えられたスペアアドレス
信号Ｓ−Ａｄｄから制御信号ＳＲＴを生成するＳＲアド
レスバッファ、１３４はスペアアドレス入力端子１３１
に与えられたスペアアドレス信号Ｓ−Ａｄｄから制御信
号ＳＣＴを生成するＳＣアドレスバッファ、１３５は図
１に示した内部ロウアドレス発生回路３に相当するロウ
アドレスバッファ、１３６は図１に示した内部コラムア
ドレス発生回路５に相当するコラムアドレスバッファで
ある。図１８に示したＳＲアドレスバッファ１３３及び
ＳＣアドレスバッファ１３４は、図１９に示すように時
分割で信号を取り込む。そのため、半導体記憶装置の入
力ピンの数を減らすことができる。
【００８６】なお、他の構成は図１に示した半導体記憶
装置と同じように構成できる。すなわち、図１の制御回
路１１に相当する構成が内部ロウアドレス発生回路３
Ａ、内部コラムアドレス発生回路５Ａに組み込まれてい
ればよい。以上のように構成された実施の形態３によれ
ば、外部アドレスピンが一つ増えるものの制御のための
ピンを必要とせず、また、比較的簡易な構成でこの発明
の半導体記憶装置を得ることができる。
装置と同じように構成できる。すなわち、図１の制御回
路１１に相当する構成が内部ロウアドレス発生回路３
Ａ、内部コラムアドレス発生回路５Ａに組み込まれてい
ればよい。以上のように構成された実施の形態３によれ
ば、外部アドレスピンが一つ増えるものの制御のための
ピンを必要とせず、また、比較的簡易な構成でこの発明
の半導体記憶装置を得ることができる。
【００８７】実施の形態４．図２０はメモリセルアレイ
の欠陥を救済するためのシステムの構成を示すブロック
図である。図２０において、２０１はテストの対象とな
るメモリセルアレイを有する半導体記憶装置、２０２は
複数の半導体記憶装置２０１が形成されているウェー
ハ、２０３は被測定デバイスである半導体記憶装置２０
１に印加する試料用電源、タイミングジェネレータ出
力、パターンジェネレータ出力を与える出力部およびデ
バイス出力を測定部に取り込むための入力部から構成さ
れるテストヘッド、２０４はテストパターンを発生する
ためのテストパターン発生部、２０５はテストヘッド２
０３で取り込んだ半導体記憶装置２０１の出力とテスト
パターン発生部２０４で発生したテストパターンに対す
る期待値との比較を行うデータ比較部、２０６はデータ
比較部２０５の比較結果から不良とされたメモリセルに
関する不良情報を蓄えるフェイルメモリ、２０７はフェ
イルメモリ２０６に蓄えられている不良情報を基にスペ
アメモリセルへの置換を行うことにより欠陥救済を行う
救済判定部である。
の欠陥を救済するためのシステムの構成を示すブロック
図である。図２０において、２０１はテストの対象とな
るメモリセルアレイを有する半導体記憶装置、２０２は
複数の半導体記憶装置２０１が形成されているウェー
ハ、２０３は被測定デバイスである半導体記憶装置２０
１に印加する試料用電源、タイミングジェネレータ出
力、パターンジェネレータ出力を与える出力部およびデ
バイス出力を測定部に取り込むための入力部から構成さ
れるテストヘッド、２０４はテストパターンを発生する
ためのテストパターン発生部、２０５はテストヘッド２
０３で取り込んだ半導体記憶装置２０１の出力とテスト
パターン発生部２０４で発生したテストパターンに対す
る期待値との比較を行うデータ比較部、２０６はデータ
比較部２０５の比較結果から不良とされたメモリセルに
関する不良情報を蓄えるフェイルメモリ、２０７はフェ
イルメモリ２０６に蓄えられている不良情報を基にスペ
アメモリセルへの置換を行うことにより欠陥救済を行う
救済判定部である。
【００８８】図２１は、実施の形態１〜３に示したよう
な構成を有する半導体記憶装置について、有効にメモリ
セルアレイの欠陥を救済するためのアルゴリズムを示す
フローチャートである。まず、ステップＳＴ１で、正規
のメモリセルをテストする。ステップＳＴ２で、ステッ
プＳＴ１において行ったテストの結果を判断する。判断
の結果、正規のメモリセルに欠陥がない場合にはテスト
を終了する。ステップＳＴ２で、正規のメモリセルに欠
陥があると判断されたときには、ステップＳＴ３に進
み、欠陥救済判定のために、欠陥情報を蓄積する。ノー
マルメモリセルに欠陥がある場合には、ステップＳＴ４
〜ＳＴ６を経て全スペアメモリセルのテストを行う。例
えば、ステップＳＴ４では、図１に示した領域１Ｂに属
する第１のスペアメモリセルのテストを行う。また、ス
テップＳＴ５では、領域１Ｃに属する第２のスペアメモ
リセルのテストを行う。また、ステップＳＴ６では、領
域１Ｄに属する第３のスペアメモリセルのテストを行
う。ステップＳＴ７では、ステップＳＴ４〜ＳＴ６で行
ったスペアメモリセルテストの結果を判断し、スペアメ
モリセルに欠陥がなければ、ステップＳＴ１０に進み、
正規の行及び列に対して所定のスペアメモリセル行ある
いはスペアメモリセル列あるいは両方の置換を行う（欠
陥救済判定１）。ステップＳＴ７でスペアメモリセルに
欠陥ありと判断されたときは、スペアメモリセルに欠陥
がある場合は、欠陥救済判定のために、欠陥情報を蓄積
する。スペアメモリセルに欠陥がある場合は、ステップ
ＳＴ９に進み、欠陥を含むスペアメモリセル部分を除い
て、欠陥救済判定・救済をする（欠陥救済判定２）。
な構成を有する半導体記憶装置について、有効にメモリ
セルアレイの欠陥を救済するためのアルゴリズムを示す
フローチャートである。まず、ステップＳＴ１で、正規
のメモリセルをテストする。ステップＳＴ２で、ステッ
プＳＴ１において行ったテストの結果を判断する。判断
の結果、正規のメモリセルに欠陥がない場合にはテスト
を終了する。ステップＳＴ２で、正規のメモリセルに欠
陥があると判断されたときには、ステップＳＴ３に進
み、欠陥救済判定のために、欠陥情報を蓄積する。ノー
マルメモリセルに欠陥がある場合には、ステップＳＴ４
〜ＳＴ６を経て全スペアメモリセルのテストを行う。例
えば、ステップＳＴ４では、図１に示した領域１Ｂに属
する第１のスペアメモリセルのテストを行う。また、ス
テップＳＴ５では、領域１Ｃに属する第２のスペアメモ
リセルのテストを行う。また、ステップＳＴ６では、領
域１Ｄに属する第３のスペアメモリセルのテストを行
う。ステップＳＴ７では、ステップＳＴ４〜ＳＴ６で行
ったスペアメモリセルテストの結果を判断し、スペアメ
モリセルに欠陥がなければ、ステップＳＴ１０に進み、
正規の行及び列に対して所定のスペアメモリセル行ある
いはスペアメモリセル列あるいは両方の置換を行う（欠
陥救済判定１）。ステップＳＴ７でスペアメモリセルに
欠陥ありと判断されたときは、スペアメモリセルに欠陥
がある場合は、欠陥救済判定のために、欠陥情報を蓄積
する。スペアメモリセルに欠陥がある場合は、ステップ
ＳＴ９に進み、欠陥を含むスペアメモリセル部分を除い
て、欠陥救済判定・救済をする（欠陥救済判定２）。
【００８９】ステップＳＴ６において、図１に示した領
域１Ｄ、つまりクロスポイント領域のスペアメモリセル
のテストを行って、その結果を反映させているため、欠
陥のあるスペアメモリセル行あるいはスペアメモリセル
列を用いて置換をすることがなく、歩留まりの向上が期
待できる。
域１Ｄ、つまりクロスポイント領域のスペアメモリセル
のテストを行って、その結果を反映させているため、欠
陥のあるスペアメモリセル行あるいはスペアメモリセル
列を用いて置換をすることがなく、歩留まりの向上が期
待できる。
【００９０】実施の形態５．図２２はこの発明の実施の
形態５による半導体記憶装置の構成の概要を示すブロッ
ク図である。図２２に示すように、冗長メモリセルは、
スペアロウデコーダ２ｂと正規コラムデコーダ４ａによ
って選択されるスペアメモリセルが配置されている領域
１Ｂ、正規ロウデコーダ２ａとスペアコラムデコーダ４
ｂによって選択されるスペアメモリセルが配置されてい
る領域１Ｃ、スペアロウデコーダ２ｂとスペアコラムデ
コーダ４ｂによって選択されるスペアメモリセルが配置
されている領域１Ｄの３つのスペア領域に分かれる。つ
まり、これら３種類のスペア領域の選択を、特にモード
信号入力なしに、シリアルにアクセスすることにより行
うものである。
形態５による半導体記憶装置の構成の概要を示すブロッ
ク図である。図２２に示すように、冗長メモリセルは、
スペアロウデコーダ２ｂと正規コラムデコーダ４ａによ
って選択されるスペアメモリセルが配置されている領域
１Ｂ、正規ロウデコーダ２ａとスペアコラムデコーダ４
ｂによって選択されるスペアメモリセルが配置されてい
る領域１Ｃ、スペアロウデコーダ２ｂとスペアコラムデ
コーダ４ｂによって選択されるスペアメモリセルが配置
されている領域１Ｄの３つのスペア領域に分かれる。つ
まり、これら３種類のスペア領域の選択を、特にモード
信号入力なしに、シリアルにアクセスすることにより行
うものである。
【００９１】図１３に示した実施の形態２による半導体
記憶装置にモード切換信号発生回路を設けることによっ
て実施の形態５の半導体記憶装置が構成されている。図
２３は、この発明の実施の形態５による半導体記憶装置
のモード切換信号発生回路の構成を示す論理図である。
図２３において、２１０はカラムアドレスストロープ信
号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、お
よびライトイネーブル信号／ＷＥからモード切換信号／
ＷＣＢＲを生成するモード切換信号発生回路である。モ
ード切換信号発生回路２１０が発生するモード切換信号
／ＷＣＢＲは、例えば、図１３に示した半導体記憶装置
においては、入力端子１１０に与える制御信号ＳＴＥに
相当する。
記憶装置にモード切換信号発生回路を設けることによっ
て実施の形態５の半導体記憶装置が構成されている。図
２３は、この発明の実施の形態５による半導体記憶装置
のモード切換信号発生回路の構成を示す論理図である。
図２３において、２１０はカラムアドレスストロープ信
号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、お
よびライトイネーブル信号／ＷＥからモード切換信号／
ＷＣＢＲを生成するモード切換信号発生回路である。モ
ード切換信号発生回路２１０が発生するモード切換信号
／ＷＣＢＲは、例えば、図１３に示した半導体記憶装置
においては、入力端子１１０に与える制御信号ＳＴＥに
相当する。
【００９２】モード切換信号発生回路２１０は、カラム
アドレスストローブ信号／ＣＡＳを反転するインバータ
２１１、ロウアドレスストローブ信号／ＲＡＳを反転す
るインバータ２１２、インバータ２１１の出力を受ける
第１の入力端とＮＡＮＤゲート２１６の出力を受ける第
２の入力端とその第１および第２の入力端で受けた信号
の否定論理積を出力する出力端を持つＮＡＮＤゲート２
１５、インバータ２１２の出力を受ける第１の入力端と
ＮＡＮＤゲート２１５の出力を受けるＮＡＮＤゲート２
１６、ＮＡＮＤゲート２１５の出力を受ける第１の入力
端とＮＡＮＤゲート２１８の出力を受ける第２の入力端
とこれら第１および第２の入力端で受けた信号の否定論
理積を出力する出力端を持つＮＡＮＤゲート２１７、Ｎ
ＡＮＤゲート２１７の出力を受ける第１の入力端とイン
バータ２１２の出力を受ける第２の入力端とこれら第１
および第２の入力端で受けた信号の否定論理積を出力す
る出力端を持つＮＡＮＤゲート２１８、ＮＡＮＤゲート
２１８の出力を反転して出力するため直列に接続された
３つのインバータ２１９〜２２１、ライトイネーブル信
号／ＷＥを反転するインバータ２１３、ロウアドレスス
トローブ信号／ＲＡＳを反転するインバータ２１４、イ
ンバータ２１３の出力を受ける第１の入力端とＮＡＮＤ
ゲート２２３の出力を受ける第２の入力端とこれら第１
および第２の入力端で受けた信号の否定論理積を出力す
る出力端を持つＮＡＮＤゲート２２２、ＮＡＮＤゲート
２２２の出力を受ける第１の入力端とインバータ２１４
の出力を受ける第２の入力端とこれら第１および第２の
入力端で受けた信号の否定論理積を出力する出力端を持
つＮＡＮＤゲート２２３、ＮＡＮＤゲート２２２の出力
を受ける第１の入力端とＮＡＮＤゲート２２５の出力を
受ける第２の入力端とこれら第１および第２の入力端で
受けた信号の否定論理積を出力する出力端を持つＮＡＮ
Ｄゲート２２４、ＮＡＮＤゲート２２４の出力を受ける
第１の入力端とインバータ２１４の出力を受ける第２の
入力端とこれら第１および第２の入力端で受けた信号の
否定論理積を出力するＮＡＮＤゲート２２５、ＮＡＮＤ
ゲート２２５の出力を反転するインバータ２２６、並び
にインバータ２２１，２２６の出力をそれぞれ第１およ
び第２の入力端で受けこれら第１および第２の入力端で
受けた信号の否定論理積を出力するＮＡＮＤゲート２２
７とを備えて構成される。
アドレスストローブ信号／ＣＡＳを反転するインバータ
２１１、ロウアドレスストローブ信号／ＲＡＳを反転す
るインバータ２１２、インバータ２１１の出力を受ける
第１の入力端とＮＡＮＤゲート２１６の出力を受ける第
２の入力端とその第１および第２の入力端で受けた信号
の否定論理積を出力する出力端を持つＮＡＮＤゲート２
１５、インバータ２１２の出力を受ける第１の入力端と
ＮＡＮＤゲート２１５の出力を受けるＮＡＮＤゲート２
１６、ＮＡＮＤゲート２１５の出力を受ける第１の入力
端とＮＡＮＤゲート２１８の出力を受ける第２の入力端
とこれら第１および第２の入力端で受けた信号の否定論
理積を出力する出力端を持つＮＡＮＤゲート２１７、Ｎ
ＡＮＤゲート２１７の出力を受ける第１の入力端とイン
バータ２１２の出力を受ける第２の入力端とこれら第１
および第２の入力端で受けた信号の否定論理積を出力す
る出力端を持つＮＡＮＤゲート２１８、ＮＡＮＤゲート
２１８の出力を反転して出力するため直列に接続された
３つのインバータ２１９〜２２１、ライトイネーブル信
号／ＷＥを反転するインバータ２１３、ロウアドレスス
トローブ信号／ＲＡＳを反転するインバータ２１４、イ
ンバータ２１３の出力を受ける第１の入力端とＮＡＮＤ
ゲート２２３の出力を受ける第２の入力端とこれら第１
および第２の入力端で受けた信号の否定論理積を出力す
る出力端を持つＮＡＮＤゲート２２２、ＮＡＮＤゲート
２２２の出力を受ける第１の入力端とインバータ２１４
の出力を受ける第２の入力端とこれら第１および第２の
入力端で受けた信号の否定論理積を出力する出力端を持
つＮＡＮＤゲート２２３、ＮＡＮＤゲート２２２の出力
を受ける第１の入力端とＮＡＮＤゲート２２５の出力を
受ける第２の入力端とこれら第１および第２の入力端で
受けた信号の否定論理積を出力する出力端を持つＮＡＮ
Ｄゲート２２４、ＮＡＮＤゲート２２４の出力を受ける
第１の入力端とインバータ２１４の出力を受ける第２の
入力端とこれら第１および第２の入力端で受けた信号の
否定論理積を出力するＮＡＮＤゲート２２５、ＮＡＮＤ
ゲート２２５の出力を反転するインバータ２２６、並び
にインバータ２２１，２２６の出力をそれぞれ第１およ
び第２の入力端で受けこれら第１および第２の入力端で
受けた信号の否定論理積を出力するＮＡＮＤゲート２２
７とを備えて構成される。
【００９３】図２４は図２３に示したモード切換信号発
生回路のテストモードインサイクルおよびスペアアクセ
スサイクルを示すタイミングチャートである。図２４
（ａ）はロウアドレスストロープ信号／ＲＡＳ、図２４
（ｂ）はカラムアドレスストローブ信号／ＣＡＳ、図２
４（ｅ）はライトイネーブル信号／ＷＥ、図２４（ｄ）
はアドレス信号Ａｄｄ．を示している。
生回路のテストモードインサイクルおよびスペアアクセ
スサイクルを示すタイミングチャートである。図２４
（ａ）はロウアドレスストロープ信号／ＲＡＳ、図２４
（ｂ）はカラムアドレスストローブ信号／ＣＡＳ、図２
４（ｅ）はライトイネーブル信号／ＷＥ、図２４（ｄ）
はアドレス信号Ａｄｄ．を示している。
【００９４】半導体記憶装置は、テストモードインサイ
クルに、ライト・バー・カス・バー・カスビフォ・ラス
（Write-/CAS before /RAS）タイミングで入る。ロウア
ドレスストローブ信号／ＲＡＳが立ち下がったときに、
図２３に示したモード切換信号発生回路２１０の出力信
号／ＷＣＢＲがローレベルに変化する。
クルに、ライト・バー・カス・バー・カスビフォ・ラス
（Write-/CAS before /RAS）タイミングで入る。ロウア
ドレスストローブ信号／ＲＡＳが立ち下がったときに、
図２３に示したモード切換信号発生回路２１０の出力信
号／ＷＣＢＲがローレベルに変化する。
【００９５】図２４にアドレスキー指定で与えられるテ
ストモードイン信号により、スペアテストモードに入
り、所望のスペアテストを行う。
ストモードイン信号により、スペアテストモードに入
り、所望のスペアテストを行う。
【００９６】図２５（ａ）はロウアドレスストローブ信
号／ＲＡＳ、図２５（ｂ）はカラムアドレスストローブ
信号／ＣＡＳ、図２５（ｃ）はライトイネーブル信号／
ＷＥを示している。
号／ＲＡＳ、図２５（ｂ）はカラムアドレスストローブ
信号／ＣＡＳ、図２５（ｃ）はライトイネーブル信号／
ＷＥを示している。
【００９７】スペアアクセスサイクルでは、ロウアドレ
スストローブ信号／ＲＡＳがハイレベルのときにロウア
ドレスを読み込み、ロウアドレスストローブ信号／ＲＡ
Ｓが立ち下がり、さらにカラムアドレスストローブ信号
／ＣＡＳが立ち下がるとカラムアドレスを読み込む。
スストローブ信号／ＲＡＳがハイレベルのときにロウア
ドレスを読み込み、ロウアドレスストローブ信号／ＲＡ
Ｓが立ち下がり、さらにカラムアドレスストローブ信号
／ＣＡＳが立ち下がるとカラムアドレスを読み込む。
【００９８】冗長メモリセルは、スペア行、スペア列、
及びスペア行列の交差部の３つの領域に分かれる。これ
らの領域のテストは欠陥救済に先立って行う。これらス
ペア領域の選択は、通常アドレス入力ピンから信号Ａ
０，Ａ１を与えることにより、表６に示すように各領域
を個別に選択し、各領域内の各メモリセルの選択は、こ
の時、通常使用する他のアドレスピン（Ａ２，Ａ３…）
からスペアメモリセルアレイ上の所定のアドレスを与え
ることで実現できる。
及びスペア行列の交差部の３つの領域に分かれる。これ
らの領域のテストは欠陥救済に先立って行う。これらス
ペア領域の選択は、通常アドレス入力ピンから信号Ａ
０，Ａ１を与えることにより、表６に示すように各領域
を個別に選択し、各領域内の各メモリセルの選択は、こ
の時、通常使用する他のアドレスピン（Ａ２，Ａ３…）
からスペアメモリセルアレイ上の所定のアドレスを与え
ることで実現できる。
【００９９】
【表６】
【０１００】このようなテストモードイン信号を入力し
ない場合は、通常アクセスが行われるノーマルモードに
なり、これにより、通常モード動作が行われる。
ない場合は、通常アクセスが行われるノーマルモードに
なり、これにより、通常モード動作が行われる。
【０１０１】例えば４本のスペアロウをＳＲ０−３、４
本のスペアコラムをＳＣ０−３とする。これらに対する
アクセスアドレス入力は、表６に示すように以下のよう
に行われる。
本のスペアコラムをＳＣ０−３とする。これらに対する
アクセスアドレス入力は、表６に示すように以下のよう
に行われる。
【０１０２】(1)スペアロウテストモードについて説明
する。
する。
【０１０３】アドレス入力端子Ａ０，Ａ１から入力され
るロウアドレスにより、４本のスペアメモリセル行のう
ちの１本を選択し、この後に入力されるコラムアドレス
Ａ０−Ａｍにより、選択されたスペアロウ上のコラムア
ドレスを指定することにより、スペアロウ上のセルのア
クセスアドレスを指定する。
るロウアドレスにより、４本のスペアメモリセル行のう
ちの１本を選択し、この後に入力されるコラムアドレス
Ａ０−Ａｍにより、選択されたスペアロウ上のコラムア
ドレスを指定することにより、スペアロウ上のセルのア
クセスアドレスを指定する。
【０１０４】(2)スペアコラムテストモードについて説
明する。
明する。
【０１０５】アドレス入力Ａ０−ｎから入力されるロウ
アドレスにより、４本のスペアコラムのうちのロウアド
レスを指定し、この後に入力されるコラムアドレスＡ
０，Ａ１により、４本のスペアロウのうちの１本を選択
することにより、スペアコラム上のセルのアクセスアド
レスを指定する。
アドレスにより、４本のスペアコラムのうちのロウアド
レスを指定し、この後に入力されるコラムアドレスＡ
０，Ａ１により、４本のスペアロウのうちの１本を選択
することにより、スペアコラム上のセルのアクセスアド
レスを指定する。
【０１０６】(3)スペアロウ／コラムテストモードにつ
いて説明する。
いて説明する。
【０１０７】アドレス入力Ａ０，Ａ１から入力されるロ
ウアドレスおよび、この後に入力されるコラムアドレス
Ａ０，Ａ１により、４本のスペアロウおよび４本のスペ
アコラムの交点のセルのアクセスアドレスを指定する。
ウアドレスおよび、この後に入力されるコラムアドレス
Ａ０，Ａ１により、４本のスペアロウおよび４本のスペ
アコラムの交点のセルのアクセスアドレスを指定する。
【０１０８】このように、通常使用するアドレスピンか
らのアドレス入力により、簡単に、スペア領域のメモリ
セルのアドレス指定ができ、指定されたスペアメモリセ
ルへのアクセスが支障なく行われる。
らのアドレス入力により、簡単に、スペア領域のメモリ
セルのアドレス指定ができ、指定されたスペアメモリセ
ルへのアクセスが支障なく行われる。
【０１０９】この構成は、余分なテストパッドを使用す
ることができない、パッケージ後の欠陥救済テストにも
有効である。
ることができない、パッケージ後の欠陥救済テストにも
有効である。
【０１１０】パッケージ後の欠陥救済には、例えば、レ
ーザブロウの代わりに外部パッドからの電気信号入力に
よりヒューズを切断する、いわゆる電気ヒューズが用い
られる。図２６は、半導体記憶装置内に設けられた電気
ヒューズによる欠陥救済機構の構成を示す回路図であ
る。図２６に示した半導体記憶装置では、外部高電圧印
加パッド２３０が半導体記憶装置の外部に露出してい
る。その外部電圧印加パッド２３０に接続された配線２
３１が半導体記憶装置のパッケージ内まで引き込まれて
いる。配線２３１に互いに並列に接続された電気ヒュー
ズ２３２がｉ個設けられている。このｉ個の電気ヒュー
ズ２３１にそれぞれドレインを接続したｉ個のＮチャネ
ルＭＯＳトランジスタ２３３が設けられている。このｉ
個のＮチャネルＭＯＳトランジスタ２３３のドレインは
全て接地されており、それぞれのゲートに信号Ｘ０〜Ｘ
ｉが与えられている。
ーザブロウの代わりに外部パッドからの電気信号入力に
よりヒューズを切断する、いわゆる電気ヒューズが用い
られる。図２６は、半導体記憶装置内に設けられた電気
ヒューズによる欠陥救済機構の構成を示す回路図であ
る。図２６に示した半導体記憶装置では、外部高電圧印
加パッド２３０が半導体記憶装置の外部に露出してい
る。その外部電圧印加パッド２３０に接続された配線２
３１が半導体記憶装置のパッケージ内まで引き込まれて
いる。配線２３１に互いに並列に接続された電気ヒュー
ズ２３２がｉ個設けられている。このｉ個の電気ヒュー
ズ２３１にそれぞれドレインを接続したｉ個のＮチャネ
ルＭＯＳトランジスタ２３３が設けられている。このｉ
個のＮチャネルＭＯＳトランジスタ２３３のドレインは
全て接地されており、それぞれのゲートに信号Ｘ０〜Ｘ
ｉが与えられている。
【０１１１】例えば、外部電圧印加パッド２３０に外部
から高電圧（１０〜２０Ｖ）を印加し、切断したい電気
シューズが接続されているトランジスタのゲートに与え
る信号Ｘ０〜Ｘｉを選択的にハイレベルにすることによ
ってトランジスタを導通させ、所望の電気ヒューズ２３
２に大電流を流して溶断する。
から高電圧（１０〜２０Ｖ）を印加し、切断したい電気
シューズが接続されているトランジスタのゲートに与え
る信号Ｘ０〜Ｘｉを選択的にハイレベルにすることによ
ってトランジスタを導通させ、所望の電気ヒューズ２３
２に大電流を流して溶断する。
【０１１２】実施の形態２で図１４を用いて説明したよ
うな構成と、実施の形態５に示すようなモード切り換え
手段を組み合わせて、図２３および図２４のようなタイ
ミング信号（Write-/ CAS before/RAS）タイミングおよ
びアドレスキー指定）で所望のスペアセルテストを行
う。
うな構成と、実施の形態５に示すようなモード切り換え
手段を組み合わせて、図２３および図２４のようなタイ
ミング信号（Write-/ CAS before/RAS）タイミングおよ
びアドレスキー指定）で所望のスペアセルテストを行
う。
【０１１３】図２３に、上記のような動作を行うための
回路構成図を示す。
回路構成図を示す。
【０１１４】この構成は、余分なテストパッドを使用す
ることができない、パッケージ後の欠陥救済テストにも
有効である。パッケージ後の欠陥救済とは、図２３に示
すように、レーザブロウの代わりに外部パッドからの電
気信号入力によりヒューズを切断となる、いわゆる電気
ヒューズを用いるものである。
ることができない、パッケージ後の欠陥救済テストにも
有効である。パッケージ後の欠陥救済とは、図２３に示
すように、レーザブロウの代わりに外部パッドからの電
気信号入力によりヒューズを切断となる、いわゆる電気
ヒューズを用いるものである。
【０１１５】実施の形態６．図２７は、この発明の実施
の形態６による半導体記憶装置の構成の概要を示すブロ
ック図であり、冗長メモリセルを含むメモリセルアレイ
を高速にテストし、救済判定を行う方法およびそのため
の構成を説明するためのものである。
の形態６による半導体記憶装置の構成の概要を示すブロ
ック図であり、冗長メモリセルを含むメモリセルアレイ
を高速にテストし、救済判定を行う方法およびそのため
の構成を説明するためのものである。
【０１１６】図２７において、２４０，２４１はメモリ
セルアレイ１中に設けられた正規のメモリセル、２４
２，２４３はメモリセルアレイ１中に設けられたスペア
メモリセル、２４４0〜２４４nは正規のメモリセル２４
０，２４１およびスペアメモリセル２４２，２４３に接
続されたビット線対、２４８0〜２４８nは正規のメモリ
セル２４１，２４２に接続されたワード線、２４９0，
２４９1はスペアメモリセル行に設けられスペアメモリ
セル２４３，２４４に接続されたワード線、２５０，２
５１はビット線対２４４0〜２４４nに垂直にメモリセル
アレイ１の両側に設けられたセンスアンプの配置領域、
２５２はビット線対２４４０〜２４４ｎに接続されたセ
ンスアンプ、２５３はセンスアンプ２５２の出力を選択
する列選択回路、２５５はセンスアンプ２５２の出力を
伝達するためのＩ／Ｏバス、２５６はＩ／Ｏバス２５５
の信号を増幅するメインアンプ、２５７はメインアンプ
２５６の出力Ｄ０〜Ｄｍの排他的論理和演算を行ってそ
の結果を出力する演算および出力部であり、その他図２
２と同一符号のものは図２２の同一符号部分に相当する
部分である。
セルアレイ１中に設けられた正規のメモリセル、２４
２，２４３はメモリセルアレイ１中に設けられたスペア
メモリセル、２４４0〜２４４nは正規のメモリセル２４
０，２４１およびスペアメモリセル２４２，２４３に接
続されたビット線対、２４８0〜２４８nは正規のメモリ
セル２４１，２４２に接続されたワード線、２４９0，
２４９1はスペアメモリセル行に設けられスペアメモリ
セル２４３，２４４に接続されたワード線、２５０，２
５１はビット線対２４４0〜２４４nに垂直にメモリセル
アレイ１の両側に設けられたセンスアンプの配置領域、
２５２はビット線対２４４０〜２４４ｎに接続されたセ
ンスアンプ、２５３はセンスアンプ２５２の出力を選択
する列選択回路、２５５はセンスアンプ２５２の出力を
伝達するためのＩ／Ｏバス、２５６はＩ／Ｏバス２５５
の信号を増幅するメインアンプ、２５７はメインアンプ
２５６の出力Ｄ０〜Ｄｍの排他的論理和演算を行ってそ
の結果を出力する演算および出力部であり、その他図２
２と同一符号のものは図２２の同一符号部分に相当する
部分である。
【０１１７】テストモードになっているときに、第２の
テストロウデコーダ１１３によってスペアメモリセル行
に設けられたワード線２４９0，２４９1の活性／非活性
が選択的に行われる。活性化されたワード線２４９0ま
たは２４９1のスペアメモリセル２４２から読み出され
たデータは、Ｉ／Ｏバス２５５を通してメインアンプ２
５６から出力される。メインアンプ２５６から出力され
た全てのデータＤ０〜Ｄｍは、演算および出力部２５７
で排他的論理和演算がなされ、その結果が出力される。
第２のテストロウデコーダ１１３を用い、スペアメモリ
セル２４２に予め書き込まれているデータは、全て同じ
論理値である。従って、演算および出力部２５７の出力
は、スペアメモリセルに一つでも不良があって予め書き
込んだ論理値と異なる論理値が読み出されたときにはロ
ーレベルになる。
テストロウデコーダ１１３によってスペアメモリセル行
に設けられたワード線２４９0，２４９1の活性／非活性
が選択的に行われる。活性化されたワード線２４９0ま
たは２４９1のスペアメモリセル２４２から読み出され
たデータは、Ｉ／Ｏバス２５５を通してメインアンプ２
５６から出力される。メインアンプ２５６から出力され
た全てのデータＤ０〜Ｄｍは、演算および出力部２５７
で排他的論理和演算がなされ、その結果が出力される。
第２のテストロウデコーダ１１３を用い、スペアメモリ
セル２４２に予め書き込まれているデータは、全て同じ
論理値である。従って、演算および出力部２５７の出力
は、スペアメモリセルに一つでも不良があって予め書き
込んだ論理値と異なる論理値が読み出されたときにはロ
ーレベルになる。
【０１１８】欠陥救済時にスペア領域の中で同時に置き
換わるスペアメモリセル行（あるいはスペアメモリセル
列）の中の複数ビットを並列にテストし、それらの出力
データの積などで表わされる縮退テスト情報を外部へ出
力することにより、複数のスペアメモリセルを同時にテ
ストでき、テスト時間を短縮できる。
換わるスペアメモリセル行（あるいはスペアメモリセル
列）の中の複数ビットを並列にテストし、それらの出力
データの積などで表わされる縮退テスト情報を外部へ出
力することにより、複数のスペアメモリセルを同時にテ
ストでき、テスト時間を短縮できる。
【０１１９】スペアメモリセルは、同時に置換されるう
ちの１ビットでも欠陥を含むと欠陥救済には使用できな
いので、一行あるいは一列の全メモリセル中に不良があ
るか否かをテストすればよいのであり、不良のビット位
置情報は必要ないので、縮退ビットの選びかた等は考慮
の必要がない。従って、ノーマルセルとは異なり、同一
スペアメモリセル行・列上に縮退ビットが複数あっても
よいし、複数スペア行・列にまたがって縮退ビットが複
数あってもよい。
ちの１ビットでも欠陥を含むと欠陥救済には使用できな
いので、一行あるいは一列の全メモリセル中に不良があ
るか否かをテストすればよいのであり、不良のビット位
置情報は必要ないので、縮退ビットの選びかた等は考慮
の必要がない。従って、ノーマルセルとは異なり、同一
スペアメモリセル行・列上に縮退ビットが複数あっても
よいし、複数スペア行・列にまたがって縮退ビットが複
数あってもよい。
【０１２０】この実施の形態では、同時にアクセス・テ
ストする複数ビットについて、同時に同じデータを書き
込み、その後に読み出し、これら複数ビットデータの一
致・不一致を検査して、テストデータ中に不良を含むか
否かの情報を外部へ出力する。同時に同じデータを書き
込むためには、テストモードに入った時に、例えば、全
てのビット線対を一斉にハイレベルにして全てのワード
線を活性化するよう構成すればよい。また、同時にアク
セス、テストする複数ビットを隣接するメモリセルデー
タとせずに、物理的に離れたメモリセルデータとするこ
とにより、並列テストビット相互間の干渉によりテスト
情報が影響され、誤った判定をするのを防いでいる。
ストする複数ビットについて、同時に同じデータを書き
込み、その後に読み出し、これら複数ビットデータの一
致・不一致を検査して、テストデータ中に不良を含むか
否かの情報を外部へ出力する。同時に同じデータを書き
込むためには、テストモードに入った時に、例えば、全
てのビット線対を一斉にハイレベルにして全てのワード
線を活性化するよう構成すればよい。また、同時にアク
セス、テストする複数ビットを隣接するメモリセルデー
タとせずに、物理的に離れたメモリセルデータとするこ
とにより、並列テストビット相互間の干渉によりテスト
情報が影響され、誤った判定をするのを防いでいる。
【０１２１】実施の形態７．図２８は、この発明の実施
の形態７による半導体記憶装置の構成の概要を示すブロ
ック図である。図２８において、１は正規の列が配置さ
れた領域１Ｘとスペアメモリセル列が配置された領域１
Ｙを有して領域１Ｘに欠陥が発生した場合に領域１Ｙの
スペアメモリセル列で欠陥救済が可能なメモリセルアレ
イ、２６０はメモリセルアレイ１の領域１Ｘに設けられ
て１ビットのデータを記憶するための正規のメモリセ
ル、２６１はメモリセルアレイ１の領域１Ｙに設けられ
て正規のメモリセル２６０に欠陥が生じたときに欠陥が
生じた正規のメモリセル２６０の代替をするスペアメモ
リセル、２６２は正規のメモリセル２６０とスペアメモ
リセル２６１が並ぶ行に配置されてデータを読み出すま
たは書き込むメモリセルの選択を行うためのワード線、
２６３はワード線２６２の活性／非活性を制御してメモ
リセルの選択を行うためのロウデコーダ、２６４は正規
の列に配置された正規のメモリセル２６０からデータを
読み出しまたは書き込むためのデータの伝達を行うビッ
ト線対、２６５はスペアメモリセル行に配置されたスペ
アメモリセル２６１からデータを読み出しまたは書き込
むためデータの伝達を行うビット線対、２６６はビット
線対２６４に接続されて正規のメモリセル２６０から読
み出したデータの検知を行うセンスアンプ、２６７はビ
ット線対２６５に接続されてスペアメモリセル２６１か
ら読み出されたデータの検知を行うセンスアンプ、２６
９はセンスアンプ２６６の出力を増幅するメインアン
プ、２７０はセンスアンプ２６７の出力を増幅するメイ
ンアンプ、２７１はメインアンプ２６９の出力の全ての
排他的論理和を演算するＸＯＲゲート、２７２は全ての
メインアンプ２７０の出力の全ての排他的論理和を演算
するＸＯＲゲート、２７３はメモリセルアレイ１と外部
とのデータの入出力に用いられる通常使用端子、２７４
はＸＯＲゲート２７１，２７２の出力を選択的に通常使
用端子２７３に接続する選択回路である。
の形態７による半導体記憶装置の構成の概要を示すブロ
ック図である。図２８において、１は正規の列が配置さ
れた領域１Ｘとスペアメモリセル列が配置された領域１
Ｙを有して領域１Ｘに欠陥が発生した場合に領域１Ｙの
スペアメモリセル列で欠陥救済が可能なメモリセルアレ
イ、２６０はメモリセルアレイ１の領域１Ｘに設けられ
て１ビットのデータを記憶するための正規のメモリセ
ル、２６１はメモリセルアレイ１の領域１Ｙに設けられ
て正規のメモリセル２６０に欠陥が生じたときに欠陥が
生じた正規のメモリセル２６０の代替をするスペアメモ
リセル、２６２は正規のメモリセル２６０とスペアメモ
リセル２６１が並ぶ行に配置されてデータを読み出すま
たは書き込むメモリセルの選択を行うためのワード線、
２６３はワード線２６２の活性／非活性を制御してメモ
リセルの選択を行うためのロウデコーダ、２６４は正規
の列に配置された正規のメモリセル２６０からデータを
読み出しまたは書き込むためのデータの伝達を行うビッ
ト線対、２６５はスペアメモリセル行に配置されたスペ
アメモリセル２６１からデータを読み出しまたは書き込
むためデータの伝達を行うビット線対、２６６はビット
線対２６４に接続されて正規のメモリセル２６０から読
み出したデータの検知を行うセンスアンプ、２６７はビ
ット線対２６５に接続されてスペアメモリセル２６１か
ら読み出されたデータの検知を行うセンスアンプ、２６
９はセンスアンプ２６６の出力を増幅するメインアン
プ、２７０はセンスアンプ２６７の出力を増幅するメイ
ンアンプ、２７１はメインアンプ２６９の出力の全ての
排他的論理和を演算するＸＯＲゲート、２７２は全ての
メインアンプ２７０の出力の全ての排他的論理和を演算
するＸＯＲゲート、２７３はメモリセルアレイ１と外部
とのデータの入出力に用いられる通常使用端子、２７４
はＸＯＲゲート２７１，２７２の出力を選択的に通常使
用端子２７３に接続する選択回路である。
【０１２２】通常使用端子２７３には、データＤＱ0〜
ＤＱnを出力するための複数の通常使用ピン２７３0〜２
７３nがある。
ＤＱnを出力するための複数の通常使用ピン２７３0〜２
７３nがある。
【０１２３】一行に配置されている複数の正規のメモリ
セルをその行のスペアメモリセルで置換する必要がある
か、また、スペアメモリセルで置換すことが可能かを知
ることによって、その半導体記憶装置が不良となるか否
かを判断することができる。
セルをその行のスペアメモリセルで置換する必要がある
か、また、スペアメモリセルで置換すことが可能かを知
ることによって、その半導体記憶装置が不良となるか否
かを判断することができる。
【０１２４】その判断を行うため、まず、正規のメモリ
セル２６０が配置されているメモリセルアレイ１の領域
１Ｘ中の同じ行に属する複数の正規のメモリセルに同じ
データが書き込まれる。同じデータが書き込まれている
ので、この行の正規のメモリセル２６０から読み出した
データは、欠陥がなければ、全て同じ論理値を持つ。欠
陥があれば、全て同じ論理値とならないため、ＸＯＲゲ
ート２７１から「１」が出力される。
セル２６０が配置されているメモリセルアレイ１の領域
１Ｘ中の同じ行に属する複数の正規のメモリセルに同じ
データが書き込まれる。同じデータが書き込まれている
ので、この行の正規のメモリセル２６０から読み出した
データは、欠陥がなければ、全て同じ論理値を持つ。欠
陥があれば、全て同じ論理値とならないため、ＸＯＲゲ
ート２７１から「１」が出力される。
【０１２５】同時に、スペアメモリセル２６１にも同じ
データが書き込まれる。スペアメモリセル２６１につい
ても正規のメモリセル２６０と同様に、スペアメモリセ
ル２６１に欠陥があれば、ＸＯＲゲート２７２から
「１」が出力され、スペアメモリセル２６１に欠陥がな
けれれば、ＸＯＲゲート２７２から「０」が出力され
る。
データが書き込まれる。スペアメモリセル２６１につい
ても正規のメモリセル２６０と同様に、スペアメモリセ
ル２６１に欠陥があれば、ＸＯＲゲート２７２から
「１」が出力され、スペアメモリセル２６１に欠陥がな
けれれば、ＸＯＲゲート２７２から「０」が出力され
る。
【０１２６】このように、正規のメモリセル２６０の欠
陥の有無の検査結果を縮退データで外部に出力するた
め、テストモード時に選択回路２７４によって正規のメ
モリセル２６０を検査するためのＸＯＲゲート２７１を
含むテスト回路と接続される通常使用ピン２７３0〜２
７３nの本数を削減できる。この時余った通常使用ピン
２７３1〜２７３nにスペアメモリセル２６１の検査結果
を出力することができ、このテスト専用のピンを設けな
くてもよくなり、半導体記憶装置のパッケージを小型化
できる。
陥の有無の検査結果を縮退データで外部に出力するた
め、テストモード時に選択回路２７４によって正規のメ
モリセル２６０を検査するためのＸＯＲゲート２７１を
含むテスト回路と接続される通常使用ピン２７３0〜２
７３nの本数を削減できる。この時余った通常使用ピン
２７３1〜２７３nにスペアメモリセル２６１の検査結果
を出力することができ、このテスト専用のピンを設けな
くてもよくなり、半導体記憶装置のパッケージを小型化
できる。
【０１２７】また、スペアメモリセル行で救済される複
数ビットを並列テストして、これらの縮退テストデータ
を出力するので、各スペアメモリセル行または列につい
て対応する正規のメモリセルの不良情報を高速に得るこ
とができ、テスト時間を短縮できる。
数ビットを並列テストして、これらの縮退テストデータ
を出力するので、各スペアメモリセル行または列につい
て対応する正規のメモリセルの不良情報を高速に得るこ
とができ、テスト時間を短縮できる。
【０１２８】同時にアクセス・テストする複数ビットに
ついて、同時に同じデータを書き込み、その後に読み出
し、これら複数ビットデータの一致・不一致を検査し
て、テストデータ中に不良を含むか否かの情報を外部へ
出力する。また、同時にアクセス・テストする複数ビッ
トを隣接するメモリセルデータとせずに、物理的に離れ
たメモリセルデータとすることにより、並列テストビッ
ト相互間の干渉によりテスト情報が影響され、誤った判
定をするのを防いでいる。
ついて、同時に同じデータを書き込み、その後に読み出
し、これら複数ビットデータの一致・不一致を検査し
て、テストデータ中に不良を含むか否かの情報を外部へ
出力する。また、同時にアクセス・テストする複数ビッ
トを隣接するメモリセルデータとせずに、物理的に離れ
たメモリセルデータとすることにより、並列テストビッ
ト相互間の干渉によりテスト情報が影響され、誤った判
定をするのを防いでいる。
【０１２９】実施の形態８．図２９は、この発明の実施
の形態８による半導体記憶装置の概要を示すブロック図
である。図２９に示す半導体記憶装置と図２８に示す半
導体記憶装置が異なる点は、図２９の半導体記憶装置
は、メモリセルアレイ１の両側にセンスアンプ２６６
ａ，２６６ｂ，２６７ａ，２６７ｂが配置されている点
である。
の形態８による半導体記憶装置の概要を示すブロック図
である。図２９に示す半導体記憶装置と図２８に示す半
導体記憶装置が異なる点は、図２９の半導体記憶装置
は、メモリセルアレイ１の両側にセンスアンプ２６６
ａ，２６６ｂ，２６７ａ，２６７ｂが配置されている点
である。
【０１３０】正規のメモリセルの置換を行う際は、同じ
側にセンスアンプが配置されているスペアメモリセル列
を用いて行う。例えば、センスアンプ２６６ａに接続さ
れるビット線対２６４ａを用いてデータを読み出す正規
のメモリセル２６０は、センスアンプ２６７ａに接続さ
れるビット線対２６５ａを用いてデータを読み出すスペ
アメモリセル２６１で置換するのであり、ビット線対２
６５ｂを用いてデータを読み出すスペアメモリセル２６
１で置換することはない。
側にセンスアンプが配置されているスペアメモリセル列
を用いて行う。例えば、センスアンプ２６６ａに接続さ
れるビット線対２６４ａを用いてデータを読み出す正規
のメモリセル２６０は、センスアンプ２６７ａに接続さ
れるビット線対２６５ａを用いてデータを読み出すスペ
アメモリセル２６１で置換するのであり、ビット線対２
６５ｂを用いてデータを読み出すスペアメモリセル２６
１で置換することはない。
【０１３１】欠陥救済時に正規のメモリセルとスペアメ
モリセルを同時にアクセスする。例えば、正規のメモリ
セルに対しては複数ビット並列テストによる縮退テスト
データを出力し、スペアメモリセルのテストデータでは
通常アクセスデータを出力する。そして、正規のメモリ
セルの縮退テストデータＤＱ０を通常使用ピン２７３0
に出力し、スペアメモリセルのテストデータＤＱ２を通
常使用ピン２７３2に出力する。また、正規のメモリセ
ルの縮退テストデータＤＱ１を通常使用ピン２７３1に
出力し、スペアメモリセルのテストデータＤＱ３を通常
使用ピン２７３3に出力する。このように正規のメモリ
セルを置換する関係にあるスペアメモリセルのデータを
対にして同時に出力することにより、複数の正規のメモ
リセルと複数のスペアメモリセルの不良情報を同時に得
ることができ、テスト時間を短縮できる。
モリセルを同時にアクセスする。例えば、正規のメモリ
セルに対しては複数ビット並列テストによる縮退テスト
データを出力し、スペアメモリセルのテストデータでは
通常アクセスデータを出力する。そして、正規のメモリ
セルの縮退テストデータＤＱ０を通常使用ピン２７３0
に出力し、スペアメモリセルのテストデータＤＱ２を通
常使用ピン２７３2に出力する。また、正規のメモリセ
ルの縮退テストデータＤＱ１を通常使用ピン２７３1に
出力し、スペアメモリセルのテストデータＤＱ３を通常
使用ピン２７３3に出力する。このように正規のメモリ
セルを置換する関係にあるスペアメモリセルのデータを
対にして同時に出力することにより、複数の正規のメモ
リセルと複数のスペアメモリセルの不良情報を同時に得
ることができ、テスト時間を短縮できる。
【０１３２】欠陥救済時に正規のメモリセルアレイ中で
同じスペアメモリセル行または列で救済される複数ビッ
トを並列テストして、これらの縮退テストデータＤＱ
０，ＤＱ１を通常使用ピン２７３0，２７３1に出力する
一方、スペアメモリセル行または列からは当該対応する
スペアメモリセルのデータＤＱ２，ＤＱ３をに出力する
ことにより、各スペアメモリセル行または列について対
応する正規のメモリセルの不良情報を高速に得ることが
でき、テスト時間を短縮し、救済判定アルゴリズムの簡
略化が図れる。
同じスペアメモリセル行または列で救済される複数ビッ
トを並列テストして、これらの縮退テストデータＤＱ
０，ＤＱ１を通常使用ピン２７３0，２７３1に出力する
一方、スペアメモリセル行または列からは当該対応する
スペアメモリセルのデータＤＱ２，ＤＱ３をに出力する
ことにより、各スペアメモリセル行または列について対
応する正規のメモリセルの不良情報を高速に得ることが
でき、テスト時間を短縮し、救済判定アルゴリズムの簡
略化が図れる。
【０１３３】図３５はこのような救済判定のアルゴリズ
ムを示すフローチャートである。ステップＳＴ２０で、
最初にテストするメモリセルのアドレスを読み込む。読
み込んだアドレスに対応するメモリセルと同じワード線
２６２上に並ぶ複数のメモリセルに同じデータを書き込
む。これらのメモリセルからデータを読み出す（ステッ
プＳＴ２１）。これら複数ビットデータの一致、不一致
を検査して（ステップＳＴ２２，ＳＴ２３）、テストデ
ータ中に不良を含むか否かの情報を外部へ出力する。
ムを示すフローチャートである。ステップＳＴ２０で、
最初にテストするメモリセルのアドレスを読み込む。読
み込んだアドレスに対応するメモリセルと同じワード線
２６２上に並ぶ複数のメモリセルに同じデータを書き込
む。これらのメモリセルからデータを読み出す（ステッ
プＳＴ２１）。これら複数ビットデータの一致、不一致
を検査して（ステップＳＴ２２，ＳＴ２３）、テストデ
ータ中に不良を含むか否かの情報を外部へ出力する。
【０１３４】同じ行にある正規のメモリセル２６０とス
ペアメモリセル２６１を同時にテストすることにより、
ステップＳＴ２２，ＳＴ２３を同時に行うことができ、
救済判定アルゴリズムの簡略化が図れる。
ペアメモリセル２６１を同時にテストすることにより、
ステップＳＴ２２，ＳＴ２３を同時に行うことができ、
救済判定アルゴリズムの簡略化が図れる。
【０１３５】このとき、同時にアクセスしてテストする
複数ビットを隣接するメモリセルデータとせずに、物理
的に離れたメモリセルデータとすることにより、並列テ
ストビット相互間の干渉によりテスト情報が影響され、
誤った判定をするのを防ぐことができる。
複数ビットを隣接するメモリセルデータとせずに、物理
的に離れたメモリセルデータとすることにより、並列テ
ストビット相互間の干渉によりテスト情報が影響され、
誤った判定をするのを防ぐことができる。
【０１３６】なお、上記の実施の形態４〜６で、縮退ビ
ットテスト出力は、専用のテストデータ出力端子に出力
してもよいし（図７１）、もともと並列データ入出力方
式において、複数のデータ入出力端子の１つにノーマル
セルのテストデータを入出力し、他の１つにスペアセル
のテストデータを入出力してもよい（図７２）。後者で
は、余分なテスト用端子を必要とせず、チップ面積の削
減やパッケージの端子数の削減が図れる。
ットテスト出力は、専用のテストデータ出力端子に出力
してもよいし（図７１）、もともと並列データ入出力方
式において、複数のデータ入出力端子の１つにノーマル
セルのテストデータを入出力し、他の１つにスペアセル
のテストデータを入出力してもよい（図７２）。後者で
は、余分なテスト用端子を必要とせず、チップ面積の削
減やパッケージの端子数の削減が図れる。
【０１３７】実施の形態９．図３６は、この発明の実施
の形態９による半導体記憶装置の通常使用ピンと通常使
用ピンの入出力モードを切り換える切換回路の構成を示
す回路図である。図３６において、ＳＧ０〜ＳＧｍ＋１
は通常使用ピン２７３0〜２７３m+1に接続されてデータ
ＤＱ０〜ＤＱｍ＋１を出力するための切換回路である。
切換回路ＳＧ０〜ＳＧｍは、ライトイネーブル信号ＷＥ
によってデータＤＱ０〜ＤＱｍ＋１を通常出力ピン２７
３0〜２７３m+1に出力させるか否かの切換を行う。ライ
トイネーブル信号ＷＥがハイレベルのときは、データＤ
Ｑ０〜ＤＱｍ＋１を伝達する経路が切断され、データＤ
Ｑ０〜ＤＱｍ＋１は通常出力ピンに出力されない。
の形態９による半導体記憶装置の通常使用ピンと通常使
用ピンの入出力モードを切り換える切換回路の構成を示
す回路図である。図３６において、ＳＧ０〜ＳＧｍ＋１
は通常使用ピン２７３0〜２７３m+1に接続されてデータ
ＤＱ０〜ＤＱｍ＋１を出力するための切換回路である。
切換回路ＳＧ０〜ＳＧｍは、ライトイネーブル信号ＷＥ
によってデータＤＱ０〜ＤＱｍ＋１を通常出力ピン２７
３0〜２７３m+1に出力させるか否かの切換を行う。ライ
トイネーブル信号ＷＥがハイレベルのときは、データＤ
Ｑ０〜ＤＱｍ＋１を伝達する経路が切断され、データＤ
Ｑ０〜ＤＱｍ＋１は通常出力ピンに出力されない。
【０１３８】切換回路ＳＧ０は、データＤＱ０を反転し
て出力するインバータ３００と、ライトイネーブル信号
ＷＥとインバータ３００の出力の否定論理和を出力する
ＮＡＮＤゲート３０１と、ライトイネーブル信号ＷＥと
データＤＱ０の否定論理和を出力するＮＡＮＤゲート３
０２と、電源電位点と通常使用ピン２７３0にそれぞれ
ソースとドレインを接続されてゲートでＮＡＮＤゲート
３０１の出力を受けるＮチャネルＭＯＳトランジスタ３
０３と、接地電位点と通常使用ピン２７３0にそれぞれ
ドレインとソースを接続されてゲートでＮＡＮＤゲート
３０２の出力を受けるＮチャネルＭＯＳトランジスタ３
０４とで構成されている。切換回路ＳＧ１〜ＳＧｍも切
換回路ＳＧ０と同様の構成を有している。
て出力するインバータ３００と、ライトイネーブル信号
ＷＥとインバータ３００の出力の否定論理和を出力する
ＮＡＮＤゲート３０１と、ライトイネーブル信号ＷＥと
データＤＱ０の否定論理和を出力するＮＡＮＤゲート３
０２と、電源電位点と通常使用ピン２７３0にそれぞれ
ソースとドレインを接続されてゲートでＮＡＮＤゲート
３０１の出力を受けるＮチャネルＭＯＳトランジスタ３
０３と、接地電位点と通常使用ピン２７３0にそれぞれ
ドレインとソースを接続されてゲートでＮＡＮＤゲート
３０２の出力を受けるＮチャネルＭＯＳトランジスタ３
０４とで構成されている。切換回路ＳＧ１〜ＳＧｍも切
換回路ＳＧ０と同様の構成を有している。
【０１３９】切換回路ＳＧｍ＋１は、テスト信号ＴＥを
反転して出力するインバータ３０５と、インバータ３０
５の出力によってデータＤＱｍ＋１の伝達を制御される
トランスファゲート３０６と、トランスファゲート３０
６の出力端と接地電位点の間に接続されてテスト信号Ｔ
Ｅによってトランスファゲート３０６の出力端を接地電
位に選択的に固定するＮチャネルＭＯＳトランジスタ３
０７と、トランスファゲート３０６の出力端に現れた信
号を反転するインバータ３０８と、ライトイネーブル信
号ＷＥとインバータ３０８の出力の否定論理和を出力す
るＮＡＮＤゲート３０９と、ライトイネーブル信号ＷＥ
とトランスファゲート３０６の出力端に現れる信号の否
定論理和を出力するＮＡＮＤゲート３１０と、電源電位
点と通常使用ピン２７３m+1にそれぞれソースとドレイ
ンを接続されてゲートでＮＡＮＤゲート３０９の出力を
受けるＮチャネルＭＯＳトランジスタ３１１と、接地電
位点と通常使用ピン２７３0にそれぞれドレインとソー
スを接続されてゲートでＮＡＮＤゲート３１０の出力を
受けるＮチャネルＭＯＳトランジスタ３１２とで構成さ
れている。縮退データを通常使用ピンから出力すること
で、余った通常使用ピンを用いてテストモードシグネチ
ャ信号を出力することができる。これは、図１のように
通常使用時（ノーマルモード時）にはデータ入出力端子
として作用する端子ＤＱ１〜ｎのうち、縮退データ入出
力モードに入った時（ＴＥ＝Ｈ）に、縮退データ入出力
に用いる端子ＤＱ０〜ＤＱｍ以外に余った端子ＤＱｍ＋
１〜ＤＱｎを用いて、テストモードに入っていることを
確認するための信号を出力することができる。
反転して出力するインバータ３０５と、インバータ３０
５の出力によってデータＤＱｍ＋１の伝達を制御される
トランスファゲート３０６と、トランスファゲート３０
６の出力端と接地電位点の間に接続されてテスト信号Ｔ
Ｅによってトランスファゲート３０６の出力端を接地電
位に選択的に固定するＮチャネルＭＯＳトランジスタ３
０７と、トランスファゲート３０６の出力端に現れた信
号を反転するインバータ３０８と、ライトイネーブル信
号ＷＥとインバータ３０８の出力の否定論理和を出力す
るＮＡＮＤゲート３０９と、ライトイネーブル信号ＷＥ
とトランスファゲート３０６の出力端に現れる信号の否
定論理和を出力するＮＡＮＤゲート３１０と、電源電位
点と通常使用ピン２７３m+1にそれぞれソースとドレイ
ンを接続されてゲートでＮＡＮＤゲート３０９の出力を
受けるＮチャネルＭＯＳトランジスタ３１１と、接地電
位点と通常使用ピン２７３0にそれぞれドレインとソー
スを接続されてゲートでＮＡＮＤゲート３１０の出力を
受けるＮチャネルＭＯＳトランジスタ３１２とで構成さ
れている。縮退データを通常使用ピンから出力すること
で、余った通常使用ピンを用いてテストモードシグネチ
ャ信号を出力することができる。これは、図１のように
通常使用時（ノーマルモード時）にはデータ入出力端子
として作用する端子ＤＱ１〜ｎのうち、縮退データ入出
力モードに入った時（ＴＥ＝Ｈ）に、縮退データ入出力
に用いる端子ＤＱ０〜ＤＱｍ以外に余った端子ＤＱｍ＋
１〜ＤＱｎを用いて、テストモードに入っていることを
確認するための信号を出力することができる。
【０１４０】これにより、テストモードイン動作が誤動
作により正しく行われていない場合にこれを検出し、外
部へシグネチャ信号として出力するので、外部からこれ
を知ることができ、テストの信頼性を増し、誤ったテス
トを避けることができる。
作により正しく行われていない場合にこれを検出し、外
部へシグネチャ信号として出力するので、外部からこれ
を知ることができ、テストの信頼性を増し、誤ったテス
トを避けることができる。
【０１４１】
【発明の効果】以上のように請求項１記載の発明の半導
体記憶装置によれば、テストモード時に、メモリセルア
レイのアドレスの指定を行うアドレス信号で、該スペア
ロウデコーダおよび該スペアコラムデコーダを用いずに
スペアメモリセル行またはスペアメモリセル列のうちの
少なくとも一方を通常モード時のタイミングで選択状態
にするよう構成されているので、正規のメモリセルとス
ペアメモリセルからデータを読み書きするための通常の
構成を変更することなく、テストモード時に、通常モー
ド時に用いられるアドレス信号を用いてテストを行うこ
とができ、スペアメモリセルをテストするための機能を
加えるために変更しなければならない箇所を少なくでき
るという効果がある。
体記憶装置によれば、テストモード時に、メモリセルア
レイのアドレスの指定を行うアドレス信号で、該スペア
ロウデコーダおよび該スペアコラムデコーダを用いずに
スペアメモリセル行またはスペアメモリセル列のうちの
少なくとも一方を通常モード時のタイミングで選択状態
にするよう構成されているので、正規のメモリセルとス
ペアメモリセルからデータを読み書きするための通常の
構成を変更することなく、テストモード時に、通常モー
ド時に用いられるアドレス信号を用いてテストを行うこ
とができ、スペアメモリセルをテストするための機能を
加えるために変更しなければならない箇所を少なくでき
るという効果がある。
【０１４２】請求項２記載の発明の半導体記憶装置によ
れば、アクセス手段が、第３のスペアメモリセルにアク
セスできるよう構成されているので、欠陥のある正規の
メモリセルをスペアメモリセルで置換したときに発生す
る半導体記憶装置の不良の数を削減することができると
いう効果がある。
れば、アクセス手段が、第３のスペアメモリセルにアク
セスできるよう構成されているので、欠陥のある正規の
メモリセルをスペアメモリセルで置換したときに発生す
る半導体記憶装置の不良の数を削減することができると
いう効果がある。
【０１４３】請求項３記載の発明の半導体記憶装置によ
れば、テストモード時にスペアメモリセルのアドレスを
選択するための専用のアドレス信号を必要としないので
アドレス信号で指定するアドレス数を減らして通常モー
ド時にアドレス信号を入出力するための回路規模を削減
できるという効果がある。
れば、テストモード時にスペアメモリセルのアドレスを
選択するための専用のアドレス信号を必要としないので
アドレス信号で指定するアドレス数を減らして通常モー
ド時にアドレス信号を入出力するための回路規模を削減
できるという効果がある。
【０１４４】請求項４記載の発明の半導体記憶装置によ
れば、第１および第２のテストロウデコーダ並びに第１
および第２のテストコラムデコーダを用い、制御手段に
より、テストモード時に、通常ロウアドレス信号と通常
コラムアドレス信号でメモリセルアレイの全メモリセル
のテストが行えるので、外部から与えるアドレス信号で
指定するアドレス数を削減できるという効果がある。
れば、第１および第２のテストロウデコーダ並びに第１
および第２のテストコラムデコーダを用い、制御手段に
より、テストモード時に、通常ロウアドレス信号と通常
コラムアドレス信号でメモリセルアレイの全メモリセル
のテストが行えるので、外部から与えるアドレス信号で
指定するアドレス数を削減できるという効果がある。
【０１４５】請求項５記載の発明の半導体記憶装置によ
れば、変換手段により通常ロウアドレス信号および通常
コラムアドレス信号を変換してテストロウデコーダに与
えるテストコロウアドレス信号とテストコラムデコーダ
に与えるテストコラムアドレス信号とを生成するので、
外部から与えるアドレス信号で指定するアドレス数を削
減できるという効果がある。
れば、変換手段により通常ロウアドレス信号および通常
コラムアドレス信号を変換してテストロウデコーダに与
えるテストコロウアドレス信号とテストコラムデコーダ
に与えるテストコラムアドレス信号とを生成するので、
外部から与えるアドレス信号で指定するアドレス数を削
減できるという効果がある。
【０１４６】請求項６記載の発明の半導体記憶装置によ
れば、第１ないし第３のスペアメモリセルを選択するた
めのアドレス信号を生成するときに、通常アドレス信号
に付加アドレス信号を加えるので、外部から与えるアド
レス信号で指定するアドレス数を削減できるという効果
がある。
れば、第１ないし第３のスペアメモリセルを選択するた
めのアドレス信号を生成するときに、通常アドレス信号
に付加アドレス信号を加えるので、外部から与えるアド
レス信号で指定するアドレス数を削減できるという効果
がある。
【０１４７】請求項７記載の発明の半導体記憶装置によ
れば、制御信号が入力されない状態では通常モードに設
定されているので、完成品にするときに通常モードに設
定する手間を省くことができるという効果がある。
れば、制御信号が入力されない状態では通常モードに設
定されているので、完成品にするときに通常モードに設
定する手間を省くことができるという効果がある。
【０１４８】請求項８記載の発明の半導体記憶装置によ
れば、アクセス手段は、正規ロウデコーダとの間および
正規コラムデコーダとの間で、正規ロウデコーダと同一
構成の部分および正規コラムデコーダと同一構成の部分
をそれぞれ共有するよう構成されているので、構成を簡
略化できるという効果がある。
れば、アクセス手段は、正規ロウデコーダとの間および
正規コラムデコーダとの間で、正規ロウデコーダと同一
構成の部分および正規コラムデコーダと同一構成の部分
をそれぞれ共有するよう構成されているので、構成を簡
略化できるという効果がある。
【０１４９】請求項９記載の発明の半導体記憶装置によ
れば、テストモード時に与えられるアドレス信号のアク
セス手段への入力タイミングが、通常モード時に正規ロ
ウデコーダに与えられる通常ロウアドレス信号および正
規コラムデコーダに与えられる通常コラムアドレス信号
の入力タイミングとほぼ同一に設定されているので、通
常モード時とテストモード時の信号の与え方を同じよう
にでき、取り扱いやすくすることができるという効果が
ある。
れば、テストモード時に与えられるアドレス信号のアク
セス手段への入力タイミングが、通常モード時に正規ロ
ウデコーダに与えられる通常ロウアドレス信号および正
規コラムデコーダに与えられる通常コラムアドレス信号
の入力タイミングとほぼ同一に設定されているので、通
常モード時とテストモード時の信号の与え方を同じよう
にでき、取り扱いやすくすることができるという効果が
ある。
【０１５０】請求項１０記載の発明の半導体記憶装置に
よれば、モード切換信号発生手段により通常使用ピンに
入力される信号に応じてモードの切換ができるよう構成
されているので、ピン数を増やせさなくてもスペアメモ
リセルのテストができ、テストのための機能を備える半
導体記憶装置のパッケージを小型化できるという効果が
ある。
よれば、モード切換信号発生手段により通常使用ピンに
入力される信号に応じてモードの切換ができるよう構成
されているので、ピン数を増やせさなくてもスペアメモ
リセルのテストができ、テストのための機能を備える半
導体記憶装置のパッケージを小型化できるという効果が
ある。
【０１５１】請求項１１記載の発明の半導体記憶装置に
よれば、スペアメモリセル行とスペアメモリセル列の交
点までアクセスするように構成されているので、モード
切換信号発生手段によってモードを切り換えてスペアメ
モリセル行とスペアメモリセル列をテストすることがで
き、欠陥救済後に半導体記憶装置に発生する不良の数を
減らすことができるという効果がある。
よれば、スペアメモリセル行とスペアメモリセル列の交
点までアクセスするように構成されているので、モード
切換信号発生手段によってモードを切り換えてスペアメ
モリセル行とスペアメモリセル列をテストすることがで
き、欠陥救済後に半導体記憶装置に発生する不良の数を
減らすことができるという効果がある。
【０１５２】請求項１２記載の発明の半導体記憶装置に
よれば、順次入力されるアドレス信号によってスペアメ
モリセルにシリアルにアクセスできるので、正規の行列
のメモリセルより少数のスペアメモリセルに対するアク
セスに際して、アドレス信号の選択を必要とせず、全て
のスペアメモリセルのテストを簡便に行うことができる
という効果がある。
よれば、順次入力されるアドレス信号によってスペアメ
モリセルにシリアルにアクセスできるので、正規の行列
のメモリセルより少数のスペアメモリセルに対するアク
セスに際して、アドレス信号の選択を必要とせず、全て
のスペアメモリセルのテストを簡便に行うことができる
という効果がある。
【０１５３】請求項１３記載の発明の半導体記憶装置に
よれば、複数のスペアメモリセルのデータを縮退するこ
とによって複数のスペアメモリセルの欠陥の判定が一度
に行え、スペアメモリセルに欠陥の有無の判定を容易に
することができるという効果がある。
よれば、複数のスペアメモリセルのデータを縮退するこ
とによって複数のスペアメモリセルの欠陥の判定が一度
に行え、スペアメモリセルに欠陥の有無の判定を容易に
することができるという効果がある。
【０１５４】請求項１４記載の発明の半導体記憶装置に
よれば、複数のスペアメモリセルに同時に同一のデータ
を書き込むことによってスペアメモリセルのテストの準
備を短時間で行えるという効果がある。
よれば、複数のスペアメモリセルに同時に同一のデータ
を書き込むことによってスペアメモリセルのテストの準
備を短時間で行えるという効果がある。
【０１５５】請求項１５記載の発明の半導体記憶装置に
よれば、欠陥救済時に正規のメモリセルとそれを置換す
るスペアメモリセルとを同時にテストすることができ、
欠陥救済を行う場合にも不良にならない半導体記憶装置
を短時間で判別できるという効果がある。
よれば、欠陥救済時に正規のメモリセルとそれを置換す
るスペアメモリセルとを同時にテストすることができ、
欠陥救済を行う場合にも不良にならない半導体記憶装置
を短時間で判別できるという効果がある。
【０１５６】請求項１６記載の発明の半導体記憶装置に
よれば、複数の正規のメモリセルと複数のスペアメモリ
セルに同時に同一のデータを書き込むことによってスペ
アメモリセルのテストの準備を短時間で行えるという効
果がある。
よれば、複数の正規のメモリセルと複数のスペアメモリ
セルに同時に同一のデータを書き込むことによってスペ
アメモリセルのテストの準備を短時間で行えるという効
果がある。
【０１５７】請求項１７記載の発明の半導体記憶装置に
よれば、テスト用データ入出力端子を設けることにより
テスト用データを入出力する端子と通常使用時のデータ
を入出力する端子の切換が必要なくなるので、半導体記
憶装置の構成を簡易化することができるという効果があ
る。
よれば、テスト用データ入出力端子を設けることにより
テスト用データを入出力する端子と通常使用時のデータ
を入出力する端子の切換が必要なくなるので、半導体記
憶装置の構成を簡易化することができるという効果があ
る。
【０１５８】請求項１８記載の発明の半導体記憶装置に
よれば、テストモードを設けるために出力端子数を増や
さなくてもよく、半導体記憶装置のパッケージの小型化
が図るという効果がある。
よれば、テストモードを設けるために出力端子数を増や
さなくてもよく、半導体記憶装置のパッケージの小型化
が図るという効果がある。
【０１５９】請求項１９記載の発明の半導体記憶装置に
よれば、複数のスペアメモリセルに同時に同一のデータ
を書き込むことによってスペアメモリセルのテストの準
備を短時間で行えるという効果がある。
よれば、複数のスペアメモリセルに同時に同一のデータ
を書き込むことによってスペアメモリセルのテストの準
備を短時間で行えるという効果がある。
【０１６０】請求項２０記載の発明の半導体記憶装置に
よれば、同時にアクセスされる正規のメモリセルとスペ
アメモリセルとの間にその正規のメモリセルをそのスペ
アメモリセルが置換するという関係があるので、そのメ
モリセルに欠陥があるときだけスペアメモリセルの欠陥
テストを行えば良く、テストの簡略化が図れるという効
果がある。
よれば、同時にアクセスされる正規のメモリセルとスペ
アメモリセルとの間にその正規のメモリセルをそのスペ
アメモリセルが置換するという関係があるので、そのメ
モリセルに欠陥があるときだけスペアメモリセルの欠陥
テストを行えば良く、テストの簡略化が図れるという効
果がある。
【０１６１】請求項２１記載の発明の半導体記憶装置に
よれば、縮退する複数の正規のメモリセルが同一のスペ
アメモリセルで置換可能な複数の正規のメモリセルであ
るため、正規のメモリセルに置換が必要となった場合に
テストしなければならないスペアメモリセルを限定で
き、テスト時間を短縮できるという効果がある。
よれば、縮退する複数の正規のメモリセルが同一のスペ
アメモリセルで置換可能な複数の正規のメモリセルであ
るため、正規のメモリセルに置換が必要となった場合に
テストしなければならないスペアメモリセルを限定で
き、テスト時間を短縮できるという効果がある。
【０１６２】請求項２２記載の発明の半導体記憶装置に
よれば、モード指示データによって縮大したデータを出
力するモードによっていることを知ることができるの
で、正常にテストが行われているか否かの判断ができる
ようになり、テスト結果の確度を向上できるという効果
がある。
よれば、モード指示データによって縮大したデータを出
力するモードによっていることを知ることができるの
で、正常にテストが行われているか否かの判断ができる
ようになり、テスト結果の確度を向上できるという効果
がある。
【０１６３】請求項２３記載の発明の半導体記憶装置の
欠陥検査方法によれば、スペアロウデコーダとスペアコ
ラムデコーダとにより選択されるスペアメモリセルもテ
ストすることができ、置換した後に半導体記憶装置に発
生する不良の数を削減できるという効果がある。
欠陥検査方法によれば、スペアロウデコーダとスペアコ
ラムデコーダとにより選択されるスペアメモリセルもテ
ストすることができ、置換した後に半導体記憶装置に発
生する不良の数を削減できるという効果がある。
【０１６４】請求項２４記載の発明の半導体記憶装置の
欠陥検査方法によれば、複数の正規メモリセルとスペア
メモリセルを同時にテストすることによってテスト工程
を短縮することができるという効果がある。
欠陥検査方法によれば、複数の正規メモリセルとスペア
メモリセルを同時にテストすることによってテスト工程
を短縮することができるという効果がある。
【０１６５】請求項２５記載の発明の半導体記憶装置の
欠陥検査方法によれば、パッケージを施して後にテスト
が行えるため、パッケージングの過程で生じる不良も含
めて検査することができ、検査ができるという効果があ
る。
欠陥検査方法によれば、パッケージを施して後にテスト
が行えるため、パッケージングの過程で生じる不良も含
めて検査することができ、検査ができるという効果があ
る。
【０１６６】請求項２６記載の発明の半導体記憶装置の
欠陥検査方法によれば、同時にアクセスされる正規のメ
モリセルとスペアメモリセルとの間にその正規のメモリ
セルをそのスペアメモリセルが置換するという関係があ
るので、そのメモリセルに欠陥があるときだけスペアメ
モリセルの欠陥テストを行えば良く、テストの簡略化が
図れるという効果がある。
欠陥検査方法によれば、同時にアクセスされる正規のメ
モリセルとスペアメモリセルとの間にその正規のメモリ
セルをそのスペアメモリセルが置換するという関係があ
るので、そのメモリセルに欠陥があるときだけスペアメ
モリセルの欠陥テストを行えば良く、テストの簡略化が
図れるという効果がある。
【図１】 この発明の実施の形態１による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 図１に示したメモリセルアレイのアドレスに
ついての概念図である。
ついての概念図である。
【図３】 この発明の実施の形態１による他の半導体記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図４】 この発明の正規ロウデコーダの構成の一例を
示す部分回路図である。
示す部分回路図である。
【図５】 この発明の正規ロウデコーダの構成の一例を
示す部分回路図である。
示す部分回路図である。
【図６】 この発明の正規ロウデコーダの構成の一例を
示す部分回路図である。
示す部分回路図である。
【図７】 この発明の実施の形態１によるスペアロウデ
コーダの構成を示す回路図である。
コーダの構成を示す回路図である。
【図８】 この発明の実施の形態１による制御回路の構
成の一部を示す回路図である。
成の一部を示す回路図である。
【図９】 この発明の実施の形態１によるスペアロウデ
コーダの構成を示す回路図である。
コーダの構成を示す回路図である。
【図１０】 この発明の実施の形態１による制御回路の
構成の一部を示す回路図である。
構成の一部を示す回路図である。
【図１１】 この発明の実施の形態１による正規及びス
ペアコラムデコーダの構成を示す図である。
ペアコラムデコーダの構成を示す図である。
【図１２】 この発明の実施の形態１による半導体記憶
装置の動作を示すタイミングチャートである。
装置の動作を示すタイミングチャートである。
【図１３】 この発明の実施の形態２による半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図１４】 図１３に示したメモリセルアレイのアドレ
スについての概念図である。
スについての概念図である。
【図１５】 図１４に示した変換回路の構成の一例を示
すブロック図である。
すブロック図である。
【図１６】 この発明の実施の形態３による半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図１７】 図１６に示したメモリセルアレイのアドレ
スについての概念図である。
スについての概念図である。
【図１８】 図１６に示した内部ロウアドレス発生回路
及び内部コラムアドレス発生回路の構成の一部を示すブ
ロック図である。
及び内部コラムアドレス発生回路の構成の一部を示すブ
ロック図である。
【図１９】 スペアアドレス信号の取り込みを示すタイ
ミングチャートである。
ミングチャートである。
【図２０】 メモリセルアレイの欠陥を救済するための
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図２１】 この発明の実施の形態４による欠陥メモリ
セルの救済手順を示すフローチャートである。
セルの救済手順を示すフローチャートである。
【図２２】 この発明の実施の形態５による半導体記憶
装置の構成の概要を示すブロック図である。
装置の構成の概要を示すブロック図である。
【図２３】 図２２に示したモード切換信号発生回路の
構成の一例を示す論理図である。
構成の一例を示す論理図である。
【図２４】 図２３に示したモード切換信号発生回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図２５】 図２３に示したモード切換信号発生回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図２６】 電気ヒューズによる欠陥救済機構の構成を
示す回路図である。
示す回路図である。
【図２７】 この発明の実施の形態６による半導体記憶
装置の構成の概要を示すブロック図である。
装置の構成の概要を示すブロック図である。
【図２８】 この発明の実施の形態７による半導体記憶
装置の構成の概要を示すブロック図である。
装置の構成の概要を示すブロック図である。
【図２９】 この発明の実施の形態８による半導体記憶
装置の概要を示すブロック図である。
装置の概要を示すブロック図である。
【図３０】 従来の半導体記憶装置の構成の一部を示す
平面図である。
平面図である。
【図３１】 図３０のメモリセルアレイの周辺の状態を
示す概念図である。
示す概念図である。
【図３２】 従来のダイナミック型半導体記憶装置を示
す平面図である。
す平面図である。
【図３３】 図３２に示したワード線裏打ち領域の構成
を示す概念図である。
を示す概念図である。
【図３４】 ダイナミック形半導体記憶装置のメモリセ
ルブロックの構成を示すブロック図である。
ルブロックの構成を示すブロック図である。
【図３５】 実施の形態８による救済判定のアルゴリズ
ムを示すフローチャートである。
ムを示すフローチャートである。
【図３６】 この発明の実施の形態９に用いる切換回路
の構成を示す回路図である。
の構成を示す回路図である。
１ メモリセルアレイ、２ａ，１１２ 正規ロウデコー
ダ、２ｂ スペアロウデコーダ、３，３Ａ 内部ロウア
ドレス発生回路、４ａ，１１４ 正規コラムデコーダ、
４ｂ スペアコラムデコーダ、５，５Ａ 内部コラムア
ドレス発生回路、６ 外部アドレス入力端子、９ａ 第
１のテストロウデコーダ、９ｂ，１１３第２のテストロ
ウデコーダ、１０ａ 第１のテストコラムデコーダ、１
０ｂ，１１５ 第２のテストコラムデコーダ、１１１
変換回路。
ダ、２ｂ スペアロウデコーダ、３，３Ａ 内部ロウア
ドレス発生回路、４ａ，１１４ 正規コラムデコーダ、
４ｂ スペアコラムデコーダ、５，５Ａ 内部コラムア
ドレス発生回路、６ 外部アドレス入力端子、９ａ 第
１のテストロウデコーダ、９ｂ，１１３第２のテストロ
ウデコーダ、１０ａ 第１のテストコラムデコーダ、１
０ｂ，１１５ 第２のテストコラムデコーダ、１１１
変換回路。
フロントページの続き (72)発明者 加藤 哲夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (26)
- 【請求項１】 正規のメモリセルの読み出し／書き込み
を行う通常モードと、前記正規のメモリセルおよび該正
規のメモリセルの欠陥救済のために設けられているスペ
アメモリセルの欠陥テストを行うテストモードとの切り
換えが可能な半導体記憶装置において、 前記正規のメモリセルが配置される正規の行および正規
の列並びに前記スペアメモリセルが配置されるスペアメ
モリセル行およびスペアメモリセル列を含むメモリセル
アレイと、 前記正規のメモリセルにアクセスするための正規ロウデ
コーダおよび正規コラムデコーダと、 前記通常モード時に、前記スペアメモリセル行を選択す
るためのスペアロウデコーダと、 前記通常モード時に、前記スペアメモリセル列を選択す
るためのスペアコラムデコーダとを備え、 前記テストモード時に、前記メモリセルアレイのアドレ
スの指定を行うアドレス信号で、該スペアロウデコーダ
および該スペアコラムデコーダを用いずに前記スペアメ
モリセル行または前記スペアメモリセル列のうちの少な
くとも一方を選択状態にすることを特徴とする、半導体
記憶装置。 - 【請求項２】 前記テストモード時に、前記正規ロウデ
コーダと前記スペアコラムデコーダとにより選択される
第１のスペアメモリセル、前記正規コラムデコーダと前
記スペアロウデコーダとにより選択される第２のスペア
メモリセル、および前記スペアロウデコーダと前記スペ
アコラムデコーダとにより選択される第３のスペアメモ
リセルにアクセスするアクセス手段をさらに備える、請
求項１記載の半導体記憶装置。 - 【請求項３】 前記アクセス手段は、前記テストモード
時において、前記通常モードで前記正規のメモリセルを
選択するための通常ロウアドレス信号と通常コラムアド
レス信号をデコードして、前記第１ないし第３のスペア
メモリセルを選択することを特徴とする、請求項２に記
載の半導体記憶装置。 - 【請求項４】 前記アクセス手段は、 前記テストモード時に、前記通常ロウアドレス信号をデ
コードして前記正規の行の選択を行う第１のテストロウ
デコーダと、 前記テストモード時に、前記通常ロウアドレス信号をデ
コードして前記スペアメモリセル行の選択を行う第２の
テストロウデコーダと、 前記テストモード時に、前記通常コラムアドレス信号を
デコードして前記正規の列の選択を行う第１のテストコ
ラムデコーダと、 前記テストモード時に、前記通常コラムアドレス信号を
デコードして前記スペアメモリセル列の選択を行う第２
のテストコラムデコーダと、 前記第１のテストロウデコーダと前記第１のテストコラ
ムデコーダとを動作させる第１の状況、前記第１のテス
トロウデコーダと前記第２のコラムデコーダを動作させ
る第２の状況、前記第２のテストロウデコーダと前記第
１のテストコラムデコーダとを動作させる第３の状況、
および前記第２のテストロウデコーダと前記第２のテス
トコラムデコーダとを動作させる第４の状況を設定する
ための制御手段とを備える、請求項３記載の半導体記憶
装置。 - 【請求項５】 前記アクセス手段は、前記テストモード
時に前記通常ロウアドレス信号および前記通常コラムア
ドレス信号を変換してテストロウアドレス信号とテスト
コラムアドレス信号とを生成する変換手段と、 前記テストモード時に、前記テストロウアドレス信号を
デコードして前記正規の行及び前記スペアメモリセル行
を選択するテストロウデコーダと、 前記テストモード時に、前記テストコラムアドレス信号
をデコードして前記正規の列及び前記スペアメモリセル
列を選択するテストコラムデコーダとを備える、請求項
３記載の半導体記憶装置。 - 【請求項６】 前記アクセス手段は、前記テストモード
時において、前記通常モードで前記正規のメモリセルを
選択するための通常アドレス信号および該通常アドレス
信号に付加して与えられる付加アドレス信号をデコード
することにより、前記正規のメモリセルおよび前記第１
ないし第３のスペアメモリセルの選択を行うことを特徴
とする、請求項２記載の半導体記憶装置。 - 【請求項７】 前記アクセス手段は、制御信号によっ
て、前記通常モードと前記テストモードの切り換えを行
い、前記制御信号が入力されない状態では前記通常モー
ドに設定されていることを特徴とする、請求項２ないし
請求項６のいずれか一項に記載の半導体記憶装置。 - 【請求項８】 前記アクセス手段は、前記通常モードと
前記テストモードにおいて、前記正規ロウデコーダとの
間および前記正規コラムデコーダとの間で、前記正規ロ
ウデコーダと同一構成の部分および前記正規コラムデコ
ーダと同一構成の部分をそれぞれ共有することを特徴と
する、請求項２ないし請求項７のいずれか一項に記載の
半導体記憶装置。 - 【請求項９】 前記テストモード時に与えられるアドレ
ス信号の前記アクセス手段への入力タイミングが、前記
通常モード時に前記正規ロウデコーダに与えられる前記
通常ロウアドレス信号および前記正規コラムデコーダに
与えられる前記通常コラムアドレス信号の入力タイミン
グとほぼ同一に設定されていることを特徴とする、請求
項８記載の半導体記憶装置。 - 【請求項１０】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、 前記メモリセルアレイ、アクセス手段または周辺回路を
通常動作させるための信号入出力に用いる通常使用ピン
と、 前記通常使用ピンに入力される信号を検出し、所定の信
号が検出されたときに、前記アクセス手段を用いて前記
スペアメモリセルにアクセスするモードに入るようにモ
ードを切り換えるための信号を発生するモード切り換え
信号発生手段を備える、半導体記憶装置。 - 【請求項１１】 前記アクセス手段は、 前記スペアメモリセルにアクセスするモードにおいて、
前記スペアメモリセル行と前記正規の列との交点および
前記スペアメモリセル列と前記正規の行との交点並びに
前記スペアメモリセル行と前記スペアメモリセル列の交
点のスペアメモリセルにアクセスすることを特徴とす
る、請求項１０記載の半導体記憶装置。 - 【請求項１２】 前記アクセス手段は、順次入力される
アドレス信号によって、前記正規の行および正規の列を
アクセスするモードにおいては該正規の行および該正規
の持つのメモリセルにシリアルにアクセスし、前記スペ
アメモリセルにアクセスするモードにおいては全ての前
記スペアメモリセルにシリアルにアクセスすることを特
徴とする、請求項１０記載の半導体記憶装置。 - 【請求項１３】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、 前記スペアメモリセルをアクセスするモードにおいて、
複数のスペアメモリセルのデータを縮退して外部へ出力
する演算およびデータ出力部とを備える、半導体記憶装
置。 - 【請求項１４】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、 前記スペアメモリセルをアクセスするモードにおいて、
複数のスペアメモリセルに同時に同一データを書き込む
ことを特徴とする、半導体記憶装置。 - 【請求項１５】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 所定の動作モードにおいて、前記メモリセルと前記スペ
アメモリセルを同時にアクセス可能なアクセス手段と、 前記アクセス手段が前記所定の動作モードになっている
ときに、前記アクセス手段によってアクセスして得た複
数の正規のメモリセルとスペアメモリセルのデータを縮
退して外部へ出力する演算およびデータ出力部を備え、 同時にアクセスされる複数の正規のメモリセルとスペア
メモリセルとは、欠陥救済時に、該正規のメモリセルが
該スペアメモリセルに置換される関係にあることを特徴
とする、半導体記憶装置。 - 【請求項１６】 前記所定の動作モードにおいて、複数
ビットの正規のメモリセルおよびスペアメモリセルに同
時に同一データを書き込むことを特徴とする、請求項１
５に記載の半導体記憶装置。 - 【請求項１７】 欠陥テストを行うテストモードにおい
て、前記正規のメモリセルと前記スペアメモリセルに同
時にアクセスし、前記正規のメモリセルのデータは通常
使用時に該正規のメモリセルに用いられる通常データ入
出力端子から入出力され、前記スペアメモリセルのデー
タは該スペアメモリセル専用に設けられたテスト用デー
タ入出力端子から入出力されることを特徴とする、請求
項１３から請求項１８のうちのいずれか一項に記載の半
導体記憶装置。 - 【請求項１８】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 前記メモリセルアレイのデータの入出力を行う通常モー
ドにおいて、読み出したデータを出力する複数の出力端
子と、 欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、 前記アクセス手段は、前記通常モードとは異なる欠陥救
済が可能か否かの判断を行うためのテストモード時に、
前記正規のメモリセルから読み出したデータを縮退して
前記複数の出力端子の一部から出力し、前記スペアメモ
リセルから読み出したデータを前記複数の出力端子のう
ちの余った出力端子から出力することを特徴とする、半
導体記憶装置。 - 【請求項１９】 前記スペアメモリセルから読み出した
データを縮退して出力することを特徴とする、請求項１
８記載の半導体記憶装置。 - 【請求項２０】 前記テストモード時に同時にアクセス
される正規のメモリセルとスペアメモリセルとは、欠陥
救済時に、該正規のメモリセルを該スペアメモリセルで
置換する関係にあることを特徴とする、請求項１８に記
載の半導体記憶装置。 - 【請求項２１】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段とを備
え、 前記アクセス手段は、同一のスペアメモリセルで置換可
能な複数の正規のメモリセルに同時にアクセスして前記
複数の正規のメモリセル〜読み出されたデータを縮退し
て出力可能であることを特徴とする、半導体記憶装置。 - 【請求項２２】 正規のメモリセルが配置される正規の
行および正規の列並びにスペアメモリセルが配置される
スペアメモリセル行およびスペアメモリセル列を含むメ
モリセルアレイと、 欠陥救済のための前記メモリセルアレイの前記スペアメ
モリセル行および前記スペアメモリセル列に配置された
スペアメモリセルにアクセスするアクセス手段と、 縮退してデータを出力する際に、縮退してデータを出力
するモードであることを示すモード指示データを出力す
ることを特徴とする、請求項１３、請求項１５、請求項
１８、請求項１９、請求項２０、または請求項２１記載
の半導体記憶装置。 - 【請求項２３】 正規のメモリセルの読み出し／書き込
みを行う通常モードと、前記正規のメモリセルおよび該
正規のメモリセルの欠陥救済のために設けられているス
ペアメモリセルのテストを行うテストモードとの切り換
えが可能で、前記正規のメモリセルが配置される正規の
行および正規の列並びに前記スペアメモリセルが配置さ
れるスペアメモリセル行およびスペアメモリセル列を含
むメモリセルアレイと、 前記正規のメモリセルにアクセスするための正規ロウデ
コーダおよび正規コラムデコーダと、 前記スペアメモリセル行を選択するためのスペアロウデ
コーダと、 前記スペアメモリセル列を選択するためのスペアコラム
デコーダとを備える半導体記憶装置の欠陥検査方法にお
いて、 前記正規メモリセルをテストする工程と、 前記正規ロウデコーダと前記スペアコラムデコーダとに
より選択されるスペアメモリセルをテストする工程と、 前記正規コラムデコーダと前記スペアロウデコーダとに
より選択されるスペアメモリセルをテストする工程と、 前記スペアロウデコーダと前記スペアコラムデコーダと
により選択されるスペアメモリセルをテストする工程と
を備える、半導体記憶装置の欠陥検査方法。 - 【請求項２４】 正規のメモリセルの読み出し／書き込
みを行う通常モードと、前記正規のメモリセルおよび該
正規のメモリセルの欠陥救済のために設けられているス
ペアメモリセルのテストを行うテストモードとの切り換
えが可能で、前記正規のメモリセルが配置される正規の
行および正規の列並びに前記スペアメモリセルが配置さ
れるスペアメモリセル行およびスペアメモリセル列を含
むメモリセルアレイと、 前記正規のメモリセルにアクセスするための正規ロウデ
コーダおよび正規コラムデコーダと、 前記スペアメモリセル行を選択するためのスペアロウデ
コーダと、 前記スペアメモリセル列を選択するためのスペアコラム
デコーダとを備える半導体記憶装置の欠陥救済方法にお
いて、 複数の前記正規のメモリセルと前記スペアメモリセルを
同時にテストするテスト工程と、 前記テスト工程で得たテスト結果に従って、欠陥救済判
定を行う工程とを備える、半導体記憶装置の欠陥検査方
法。 - 【請求項２５】 前記テスト工程の前に、半導体記憶装
置のパッケージを施すパッケージ工程をさらに備える、
請求項２４記載の半導体記憶装置の欠陥検査方法。 - 【請求項２６】 前記正規のメモリセルと前記スペアメ
モリセルを同時にテストする工程は、同時にテストされ
る正規メモリセルとスペアメモリセルとの関係が、欠陥
救済時に、該正規のメモリセルを該スペアメモリセルで
置換する関係にあることを特徴とする、請求項２５記載
の半導体記憶装置の欠陥検査方法。
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