JPH09213100A5

JPH09213100A5 -

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Publication number: JPH09213100A5
Application number: JP1996235053A
Authority: JP
Filing date: 1996-09-05
Publication date: 2004-09-09
Anticipated expiration: 2016-09-05

Description

【００２６】
第１７の発明に係る半導体記憶装置は、第１３〜第１６の発明のうちのいずれかの半導体記憶装置において、欠陥テストを行うテストモードにおいて、前記正規のメモリセルと前記スペアメモリセルに同時にアクセスし、前記正規のメモリセルのデータは通常使用時に該正規のメモリセルに用いられる通常データ入出力端子から入出力され、前記スペアメモリセルのデータは該スペアメモリセル専用に設けられたテスト用データ入出力端子から入出力されることを特徴とする。

【００３５】
第２６の発明に係る半導体記憶装置の欠陥検査方法は、第２５の発明の半導体記憶装置の欠陥検査方法において、前記正規のメモリセルと前記スペアメモリセルを同時にテストする工程は、同時にテストされる正規メモリセルとスペアメモリセルとの関係が、欠陥救済時に、該正規のメモリセルを該スペアメモリセルで置換する関係にあることを特徴とする。
第２７の発明に係る半導体記憶装置は、複数の正規の行および複数の正規の列の交点に位置する複数の正規のメモリセルと、前記正規の列と少なくとも１つのスペアメモリセル行との交点に位置する複数の第１のスペアメモリセルと、前記正規の行と少なくとも１つのスペアメモリセル列の交点に位置する複数の第２のスペアメモリセルと、前記スペアメモリセル行および前記スペアメモリセル列の交点に位置する少なくとも１つの第３のスペアメモリセルと、前記正規のメモリセル並びに前記第１ないし第３のスペアメモリセルの読み出し／書き込みが可能な通常モード時に、前記正規の行を選択するために通常ロウアドレス信号をデコードする正規ロウデコーダと、前記通常モード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードするスペアロウデコーダと、前記通常モード時に、前記正規の列を選択するために通常コラムアドレス信号をデコードする正規コラムデコーダと、前記通常モード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするスペアコラムデコーダと、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの欠陥テストを行うテストモード時に、前記第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備えることを特徴とする。
第２８の発明に係る半導体記憶装置は、第２７の発明に係るの半導体記憶装置において、前記アクセス手段は、前記テストモード時に、前記第１ないし第３のスペアメモリセルを選択するために前記通常ロウアドレス信号および前記通常コラムアドレス信号をデコードすることを特徴とする。
第２９の発明に係る半導体記憶装置は、第２８の発明に係るの半導体記憶装置において、前記アクセス手段は、前記テストモード時に、前記正規の行を選択するために前記通常ロウアドレス信号をデコードする第１のテストロウデコーダと、前記テストモード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードする第２のテストロウデコーダと、前記テストモード時に、前記正規の列を選択するために前記通常コラムアドレス信号をデコードする第１のテストコラムデコーダと、前記テストモード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするための第２のテストコラムデコーダと、前記第１のテストロウデコーダと前記第１のテストコラムデコーダとが動作する第１の状態、前記第１のテストロウデコーダと前記第２のテストコラムデコーダとが動作する第２の状態、前記第２のテストロウデコーダと前記第１のテストコラムデコーダとが動作する第３の状態、及び、前記第２のテストロウデコーダと前記第２のテストコラムデコーダとが動作する第４の状態を切り替える制御手段とを備えることを特徴とする。
第３０の発明に係る半導体記憶装置は、第２８の発明に係るの半導体記憶装置において、前記アクセス手段は、前記テストモード時に、前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、前記テストモード時に、前記正規の行および前記スペアメモリセル行を選択するために前記テストロウアドレス信号をデコードするテストロウデコーダと、前記テストモード時に、前記正規の列および前記スペアメモリセル列を選択するために前記テスト列アドレス信号をデコードするテストコラムデコーダとを備えることを特徴とする。
第３１の発明に係る半導体記憶装置は、第２７の発明に係るの半導体記憶装置において、前記アクセス手段は、制御信号に応じて通常モードとテストモードとの切り替えを実行し、前記制御信号が印加されない場合は前記通常モードに設定することを特徴とする。
第３２の発明に係る半導体記憶装置は、第２７の発明に係るの半導体記憶装置において、前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする。
第３３の発明に係る半導体記憶装置は、複数の正規のメモリセルと、複数のスペアメモリセルと、前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモード時に、前記複数のスペアメモリセルのうちの所定の数のスペアメモリセルから読み出されたデータが、互いに一致しているか否かの検査結果を生成するテスト回路と、前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子とを備え、前記テスト回路は、前記検査結果に関連付けられたテストデータを、前記複数のデータ出力端子のうちの所定のデータ出力端子へ出力することを特徴とする。
第３４の発明に係る半導体記憶装置は、第３３の発明に係るの半導体記憶装置において、前記テストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力されることを特徴とする。
第３５の発明に係る半導体記憶装置は、複数の正規のメモリセルと、複数のスペアメモリセルと、同時に、前記複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、前記複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、前記選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、前記選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備えることを特徴する。
第３６の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記選択されたスペアメモリセルは複数個であり、前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示していることを特徴する。
第３７の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータであることを特徴とする。
第３８の発明に係る半導体記憶装置は、第３５の発明に係るの半導体記憶装置において、前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子をさらに備え、前記テスト回路は、所定のメモリセルの前記検査結果に関連付けられた第１の結果データを前記複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、前記所定のメモリセルとは異なるメモリセルの前記検査結果に関連付けられた第２の結果データを前記データ出力端子のうちの第２のデータ出力端子に出力することを特徴とする。
第３９の発明に係る半導体記憶装置は、第３８の発明に係るの半導体記憶装置において、前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力されることを特徴とする。

【０１６６】
請求項２６記載の発明の半導体記憶装置の欠陥検査方法によれば、同時にアクセスされる正規のメモリセルとスペアメモリセルとの間にその正規のメモリセルをそのスペアメモリセルが置換するという関係があるので、そのメモリセルに欠陥があるときだけスペアメモリセルの欠陥テストを行えば良く、テストの簡略化が図れるという効果がある。
請求項２７記載の発明の半導体記憶装置によれば、テストモード時に、第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができ、スペアメモリセルをテストするための機能を加えるために変更しなければならない箇所を少なくできる。また、該アクセス手段は、第３のスペアメモリセルにアクセスすることが可能であるので、欠陥のある正規のメモリセルをスペアメモリセルで置換したときに発生する半導体記憶装置の不良の数を削減することができるという効果がある。
請求項２８記載の発明の半導体記憶装置によれば、アクセス手段は、テストモード時に、第１ないし第３のスペアメモリセルを選択するために通常ロウアドレス信号および通常コラムアドレス信号をデコードするので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項２９記載の発明の半導体記憶装置によれば、第１ないし第４の状態を切り替える制御手段を備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項３０記載の発明の半導体記憶装置によれば、アクセス手段は、テストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、正規の行およびスペアメモリセル行を選択するためにテストロウアドレス信号をデコードするテストロウデコーダと、正規の列およびスペアメモリセル列を選択するためにテスト列アドレス信号をデコードするテストコラムデコーダとを備えるので、テストモード時に、通常モード時に用いられるアドレス信号を用いてテストを行うことができる。
請求項３１記載の発明の半導体記憶装置によれば、アクセス手段は、制御信号が印加されない場合は通常モードに設定するので、完成品にするときに通常モードに設定する手間を省くことができるという効果がある。
請求項３２記載の発明の半導体記憶装置によれば、アクセス手段は、正規ロウデコーダとの間および正規コラムデコーダとの間で、正規ロウデコーダと同一構成の部分および正規コラムデコーダと同一構成の部分をそれぞれ共有するので、構成を簡略化できるという効果がある。
請求項３３記載の発明の半導体記憶装置によれば、テスト回路は、検査結果に関連付けられたテストデータを、複数のデータ出力端子のうちの所定のデータ出力端子へ出力するので、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。
請求項３４記載の発明の半導体記憶装置によれば、テストモードに関連する信号は、複数のデータ出力端子のうちの余ったものに出力されるので、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。
請求項３５記載の発明の半導体記憶装置によれば、同時に、複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備えるので、メモリセルのテストの簡略化が図れるという効果がある。
請求項３６記載の発明の半導体記憶装置によれば、選択されたスペアメモリセルは複数個であり、テストデータは、選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示しているので、複数のスペアメモリセルに同時に同一のデータを書き込むことによってスペアメモリセルのテストの準備を短時間で行えるという効果がある。
請求項３７記載の発明の半導体記憶装置によれば、テストデータは、選択されたスペアメモリセルから読み出されたデータであるので、メモリセルのテストの簡略化が図れるという効果がある。
請求項３８記載の発明の半導体記憶装置によれば、テスト回路は、所定のメモリセルの検査結果に関連付けられた第１の結果データを複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、所定のメモリセルとは異なるメモリセルの検査結果に関連付けられた第２の結果データをデータ出力端子のうちの第２のデータ出力端子に出力するので、複数の正規メモリセルとスペアメモリセルを同時にテストすることによってテスト工程を短縮することができるという効果がある。
請求項３９記載の発明の半導体記憶装置によれば、正規のメモリセルおよびスペアメモリセルの欠陥テストを行うテストモードに関連する信号は、複数のデータ出力端子のうちの余ったものに出力されるので、テストモードを設けるために出力端子数を増やさなくてもよく、半導体記憶装置のパッケージの小型化が図るという効果がある。

Claims

正規のメモリセルの読み出し／書き込みを行う通常モードと、前記正規のメモリセルおよび該正規のメモリセルの欠陥救済のために設けられているスペアメモリセルの欠陥テストを行うテストモードとの切り換えが可能な半導体記憶装置において、
前記正規のメモリセルが配置される正規の行および正規の列並びに前記スペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
前記正規のメモリセルにアクセスするための正規ロウデコーダおよび正規コラムデコーダと、
前記通常モード時に、前記スペアメモリセル行を選択するためのスペアロウデコーダと、
前記通常モード時に、前記スペアメモリセル列を選択するためのスペアコラムデコーダとを備え、
前記テストモード時に、前記メモリセルアレイのアドレスの指定を行うアドレス信号で、該スペアロウデコーダおよび該スペアコラムデコーダを用いずに前記スペアメモリセル行または前記スペアメモリセル列のうちの少なくとも一方を選択状態にすることを特徴とする、半導体記憶装置。
前記テストモード時に、前記正規ロウデコーダと前記スペアコラムデコーダとにより選択される第１のスペアメモリセル、前記正規コラムデコーダと前記スペアロウデコーダとにより選択される第２のスペアメモリセル、および前記スペアロウデコーダと前記スペアコラムデコーダとにより選択される第３のスペアメモリセルにアクセスするアクセス手段をさらに備える、請求項１記載の半導体記憶装置。
前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常ロウアドレス信号と通常コラムアドレス信号をデコードして、前記第１ないし第３のスペアメモリセルを選択することを特徴とする、請求項２に記載の半導体記憶装置。
前記アクセス手段は、
前記テストモード時に、前記通常ロウアドレス信号をデコードして前記正規の行の選択を行う第１のテストロウデコーダと、
前記テストモード時に、前記通常ロウアドレス信号をデコードして前記スペアメモリセル行の選択を行う第２のテストロウデコーダと、
前記テストモード時に、前記通常コラムアドレス信号をデコードして前記正規の列の選択を行う第１のテストコラムデコーダと、
前記テストモード時に、前記通常コラムアドレス信号をデコードして前記スペアメモリセル列の選択を行う第２のテストコラムデコーダと、
前記第１のテストロウデコーダと前記第１のテストコラムデコーダとを動作させる第１の状況、前記第１のテストロウデコーダと前記第２のコラムデコーダを動作させる第２の状況、前記第２のテストロウデコーダと前記第１のテストコラムデコーダとを動作させる第３の状況、および前記第２のテストロウデコーダと前記第２のテストコラムデコーダとを動作させる第４の状況を設定するための制御手段と
を備える、請求項３記載の半導体記憶装置。
前記アクセス手段は、前記テストモード時に前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテストコラムアドレス信号とを生成する変換手段と、
前記テストモード時に、前記テストロウアドレス信号をデコードして前記正規の行及び前記スペアメモリセル行を選択するテストロウデコーダと、
前記テストモード時に、前記テストコラムアドレス信号をデコードして前記正規の列及び前記スペアメモリセル列を選択するテストコラムデコーダと
を備える、請求項３記載の半導体記憶装置。
前記アクセス手段は、前記テストモード時において、前記通常モードで前記正規のメモリセルを選択するための通常アドレス信号および該通常アドレス信号に付加して与えられる付加アドレス信号をデコードすることにより、前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの選択を行うことを特徴とする、請求項２記載の半導体記憶装置。
前記アクセス手段は、制御信号によって、前記通常モードと前記テストモードの切り換えを行い、前記制御信号が入力されない状態では前記通常モードに設定されていることを特徴とする、請求項２ないし請求項６のいずれか一項に記載の半導体記憶装置。
前記アクセス手段は、前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有することを特徴とする、請求項２ないし請求項７のいずれか一項に記載の半導体記憶装置。
前記テストモード時に与えられるアドレス信号の前記アクセス手段への入力タイミングが、前記通常モード時に前記正規ロウデコーダに与えられる前記通常ロウアドレス信号および前記正規コラムデコーダに与えられる前記通常コラムアドレス信号の入力タイミングとほぼ同一に設定されていることを特徴とする、請求項８記載の半導体記憶装置。
正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段と、
前記メモリセルアレイ、アクセス手段または周辺回路を通常動作させるための信号入出力に用いる通常使用ピンと、
前記通常使用ピンに入力される信号を検出し、所定の信号が検出されたときに、前記アクセス手段を用いて前記スペアメモリセルにアクセスするモードに入るようにモードを切り換えるための信号を発生するモード切り換え信号発生手段を備える、半導体記憶装置。
前記アクセス手段は、
前記スペアメモリセルにアクセスするモードにおいて、前記スペアメモリセル行と前記正規の列との交点および前記スペアメモリセル列と前記正規の行との交点並びに前記スペアメモリセル行と前記スペアメモリセル列の交点のスペアメモリセルにアクセスすることを特徴とする、請求項１０記載の半導体記憶装置。
前記アクセス手段は、順次入力されるアドレス信号によって、前記正規の行および正規の列をアクセスするモードにおいては該正規の行および該正規の持つのメモリセルにシリアルにアクセスし、前記スペアメモリセルにアクセスするモードにおいては全ての前記スペアメモリセルにシリアルにアクセスすることを特徴とする、請求項１０記載の半導体記憶装置。
正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段と、
前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部と
を備える、半導体記憶装置。
正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、
前記スペアメモリセルをアクセスするモードにおいて、複数のスペアメモリセルに同時に同一データを書き込むことを特徴とする、半導体記憶装置。
正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
所定の動作モードにおいて、前記メモリセルと前記スペアメモリセルを同時にアクセス可能なアクセス手段と、
前記アクセス手段が前記所定の動作モードになっているときに、前記アクセス手段によってアクセスして得た複数の正規のメモリセルとスペアメモリセルのデータを縮退して外部へ出力する演算およびデータ出力部を備え、
同時にアクセスされる複数の正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルが該スペアメモリセルに置換される関係にあることを特徴とする、半導体記憶装置。
前記所定の動作モードにおいて、複数ビットの正規のメモリセルおよびスペアメモリセルに同時に同一データを書き込むことを特徴とする、請求項１５に記載の半導体記憶装置。
欠陥テストを行うテストモードにおいて、前記正規のメモリセルと前記スペアメモリセルに同時にアクセスし、前記正規のメモリセルのデータは通常使用時に該正規のメモリセルに用いられる通常データ入出力端子から入出力され、前記スペアメモリセルのデータは該スペアメモリセル専用に設けられたテスト用データ入出力端子から入出力されることを特徴とする、請求項１３から請求項１６のうちのいずれか一項に記載の半導体記憶装置。
正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
前記メモリセルアレイのデータの入出力を行う通常モードにおいて、読み出したデータを出力する複数の出力端子と、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、
前記アクセス手段は、前記通常モードとは異なる欠陥救済が可能か否かの判断を行うためのテストモード時に、前記正規のメモリセルから読み出したデータを縮退して前記複数の出力端子の一部から出力し、前記スペアメモリセルから読み出したデータを前記複数の出力端子のうちの余った出力端子から出力することを特徴とする、半導体記憶装置。
前記スペアメモリセルから読み出したデータを縮退して出力することを特徴とする、請求項１８記載の半導体記憶装置。
前記テストモード時に同時にアクセスされる正規のメモリセルとスペアメモリセルとは、欠陥救済時に、該正規のメモリセルを該スペアメモリセルで置換する関係にあることを特徴とする、請求項１８に記載の半導体記憶装置。
正規のメモリセルが配置される正規の行および正規の列並びにスペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
欠陥救済のための前記メモリセルアレイの前記スペアメモリセル行および前記スペアメモリセル列に配置されたスペアメモリセルにアクセスするアクセス手段とを備え、
前記アクセス手段は、同一のスペアメモリセルで置換可能な複数の正規のメモリセルに同時にアクセスして前記複数の正規のメモリセルから読み出されたデータを縮退して出力可能であることを特徴とする、半導体記憶装置。
縮退してデータを出力する際に、縮退してデータを出力するモードであることを示すモード指示データを出力することを特徴とする、請求項１３、請求項１５、請求項１８、請求項１９、請求項２０、または請求項２１記載の半導体記憶装置。
正規のメモリセルの読み出し／書き込みを行う通常モードと、前記正規のメモリセルおよび該正規のメモリセルの欠陥救済のために設けられているスペアメモリセルのテストを行うテストモードとの切り換えが可能で、前記正規のメモリセルが配置される正規の行および正規の列並びに前記スペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
前記正規のメモリセルにアクセスするための正規ロウデコーダおよび正規コラムデコーダと、
前記スペアメモリセル行を選択するためのスペアロウデコーダと、
前記スペアメモリセル列を選択するためのスペアコラムデコーダとを備える半導体記憶装置の欠陥検査方法において、
前記正規メモリセルをテストする工程と、
前記正規ロウデコーダと前記スペアコラムデコーダとにより選択されるスペアメモリセルをテストする工程と、
前記正規コラムデコーダと前記スペアロウデコーダとにより選択されるスペアメモリセルをテストする工程と、
前記スペアロウデコーダと前記スペアコラムデコーダとにより選択されるスペアメモリセルをテストする工程と
を備える、半導体記憶装置の欠陥検査方法。
正規のメモリセルの読み出し／書き込みを行う通常モードと、前記正規のメモリセルおよび該正規のメモリセルの欠陥救済のために設けられているスペアメモリセルのテストを行うテストモードとの切り換えが可能で、前記正規のメモリセルが配置される正規の行および正規の列並びに前記スペアメモリセルが配置されるスペアメモリセル行およびスペアメモリセル列を含むメモリセルアレイと、
前記正規のメモリセルにアクセスするための正規ロウデコーダおよび正規コラムデコーダと、
前記スペアメモリセル行を選択するためのスペアロウデコーダと、
前記スペアメモリセル列を選択するためのスペアコラムデコーダとを備える半導体記憶装置の欠陥救済方法において、
複数の前記正規のメモリセルと前記スペアメモリセルを同時にテストするテスト工程と、
前記テスト工程で得たテスト結果に従って、欠陥救済判定を行う工程と
を備える、半導体記憶装置の欠陥検査方法。
前記テスト工程の前に、半導体記憶装置のパッケージを施すパッケージ工程をさらに備える、請求項２４記載の半導体記憶装置の欠陥検査方法。
前記正規のメモリセルと前記スペアメモリセルを同時にテストする工程は、同時にテストされる正規メモリセルとスペアメモリセルとの関係が、欠陥救済時に、該正規のメモリセルを該スペアメモリセルで置換する関係にあることを特徴とする、請求項２５記載の半導体記憶装置の欠陥検査方法。
複数の正規の行および複数の正規の列の交点に位置する複数の正規のメモリセルと、
前記正規の列と少なくとも１つのスペアメモリセル行との交点に位置する複数の第１のスペアメモリセルと、
前記正規の行と少なくとも１つのスペアメモリセル列の交点に位置する複数の第２のスペアメモリセルと、
前記スペアメモリセル行および前記スペアメモリセル列の交点に位置する少なくとも１つの第３のスペアメモリセルと、
前記正規のメモリセル並びに前記第１ないし第３のスペアメモリセルの読み出し／書き込みが可能な通常モード時に、前記正規の行を選択するために通常ロウアドレス信号をデコードする正規ロウデコーダと、
前記通常モード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードするスペアロウデコーダと、
前記通常モード時に、前記正規の列を選択するために通常コラムアドレス信号をデコードする正規コラムデコーダと、
前記通常モード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするスペアコラムデコーダと、
前記正規のメモリセルおよび前記第１ないし第３のスペアメモリセルの欠陥テストを行うテストモード時に、前記第１ないし第３のスペアメモリセルにアクセスするためのアクセス手段とを備える
ことを特徴とする半導体記憶装置。
前記アクセス手段は、
前記テストモード時に、前記第１ないし第３のスペアメモリセルを選択するために前記通常ロウアドレス信号および前記通常コラムアドレス信号をデコードする
ことを特徴とする請求項２７記載の半導体記憶装置。
前記アクセス手段は、
前記テストモード時に、前記正規の行を選択するために前記通常ロウアドレス信号をデコードする第１のテストロウデコーダと、
前記テストモード時に、前記スペアメモリセル行を選択するために前記通常ロウアドレス信号をデコードする第２のテストロウデコーダと、
前記テストモード時に、前記正規の列を選択するために前記通常コラムアドレス信号をデコードする第１のテストコラムデコーダと、
前記テストモード時に、前記スペアメモリセル列を選択するために前記通常コラムアドレス信号をデコードするための第２のテストコラムデコーダと、
前記第１のテストロウデコーダと前記第１のテストコラムデコーダとが動作する第１の状態、前記第１のテストロウデコーダと前記第２のテストコラムデコーダとが動作する第２の状態、前記第２のテストロウデコーダと前記第１のテストコラムデコーダとが動作する第３の状態、及び、前記第２のテストロウデコーダと前記第２のテストコラムデコーダとが動作する第４の状態を切り替える制御手段とを備える
ことを特徴とする請求項２８記載の半導体記憶装置
前記アクセス手段は、
前記テストモード時に、前記通常ロウアドレス信号および前記通常コラムアドレス信号を変換してテストロウアドレス信号とテスト列アドレス信号を生成する変換手段と、
前記テストモード時に、前記正規の行および前記スペアメモリセル行を選択するために前記テストロウアドレス信号をデコードするテストロウデコーダと、
前記テストモード時に、前記正規の列および前記スペアメモリセル列を選択するために前記テスト列アドレス信号をデコードするテストコラムデコーダとを備える
ことを特徴とする請求項２８記載の半導体記憶装置
前記アクセス手段は、
制御信号に応じて通常モードとテストモードとの切り替えを実行し、前記制御信号が印加されない場合は前記通常モードに設定する
ことを特徴とする、請求項２７記載の半導体記憶装置。
前記アクセス手段は、
前記通常モードと前記テストモードにおいて、前記正規ロウデコーダとの間および前記正規コラムデコーダとの間で、前記正規ロウデコーダと同一構成の部分および前記正規コラムデコーダと同一構成の部分をそれぞれ共有する
ことを特徴とする、請求項２７記載の半導体記憶装置。
複数の正規のメモリセルと、
複数のスペアメモリセルと、
前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモード時に、前記複数のスペアメモリセルのうちの所定の数のスペアメモリセルから読み出されたデータが、互いに一致しているか否かの検査結果を生成するテスト回路と、
前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子とを備え、
前記テスト回路は、前記検査結果に関連付けられたテストデータを、前記複数のデータ出力端子のうちの所定のデータ出力端子へ出力する
ことを特徴とする半導体記憶装置。
前記テストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力される
ことを特徴とする請求項３３記載の半導体記憶装置。
複数の正規のメモリセルと、
複数のスペアメモリセルと、
同時に、前記複数の正規のメモリセルから２個以上の正規のメモリセルを選択すると共に、前記複数のスペアメモリセルから少なくとも１つのスペアメモリセルを選択するデコーダと、
前記選択された正規メモリセルから読み出したデータが互いに一致しているか否かの検査結果を生成すると共に、前記選択されたスペアメモリセルから読み出されたデータに対応したテストデータを生成するテスト回路とを備える
ことを特徴する半導体記憶装置。
前記選択されたスペアメモリセルは複数個であり、
前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータが、互いに一致しているか否かを示している
ことを特徴する請求項３５記載の半導体記憶装置。
前記テストデータは、前記選択されたスペアメモリセルから読み出されたデータであることを特徴とする請求項３５記載の半導体記憶装置。
前記正規のメモリセル並びに前記スペアメモリセルの読み出し／書き込みが可能な通常モード時において、読み出したデータを出力するための複数のデータ出力端子をさらに備え、
前記テスト回路は、所定のメモリセルの前記検査結果に関連付けられた第１の結果データを前記複数のデータ出力端子のうちの第１のデータ出力端子に出力すると共に、前記所定のメモリセルとは異なるメモリセルの前記検査結果に関連付けられた第２の結果データを前記データ出力端子のうちの第２のデータ出力端子に出力する
ことを特徴とする請求項３５記載の半導体記憶装置。
前記正規のメモリセルおよび前記スペアメモリセルの欠陥テストを行うテストモードに関連する信号は、前記複数のデータ出力端子のうちの余ったものに出力される
ことを特徴とする請求項３８記載の半導体記憶装置。