JPH09213751A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09213751A JPH09213751A JP1858896A JP1858896A JPH09213751A JP H09213751 A JPH09213751 A JP H09213751A JP 1858896 A JP1858896 A JP 1858896A JP 1858896 A JP1858896 A JP 1858896A JP H09213751 A JPH09213751 A JP H09213751A
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- JP
- Japan
- Prior art keywords
- signal pattern
- integrated circuit
- semiconductor integrated
- ground
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Multi-Conductor Connections (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 製造上容易な構造で高周波ノイズを除去可能
なＩＣ装置を提供すること。 【解決手段】 プリント基板２の裏面にグランドプレー
ト１を形成し、表面にシリコンチップ４を搭載してこの
チップの入出力端子と信号パターン３とを最短距離のボ
ンディングワイヤ５で接続する。更に、信号パータン３
の両側に沿ってグランドパターン９を並走して設けるこ
とで、高周波ノイズの抑圧が可能となる。
なＩＣ装置を提供すること。 【解決手段】 プリント基板２の裏面にグランドプレー
ト１を形成し、表面にシリコンチップ４を搭載してこの
チップの入出力端子と信号パターン３とを最短距離のボ
ンディングワイヤ５で接続する。更に、信号パータン３
の両側に沿ってグランドパターン９を並走して設けるこ
とで、高周波ノイズの抑圧が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に一主面上に信号パターンを有するプリント
基板上に半導体チップを搭載し、前記信号パターンを介
してこの半導体チップの各入出力端子をリード端子へ接
続するようにした半導体集積回路装置に関するものであ
る。
に関し、特に一主面上に信号パターンを有するプリント
基板上に半導体チップを搭載し、前記信号パターンを介
してこの半導体チップの各入出力端子をリード端子へ接
続するようにした半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】この種の半導体集積回路においては、高
速スイッチング時に発生される高周波ノイズの低減が課
題となっている。その低減方法については、例えば実開
平３−７９４５３号公報に示される技術がある。図２に
その構造を示す。
速スイッチング時に発生される高周波ノイズの低減が課
題となっている。その低減方法については、例えば実開
平３−７９４５３号公報に示される技術がある。図２に
その構造を示す。
【０００３】図２（Ａ）は断面図，（Ｂ）は平面図であ
る。図において、アース電極板としてのグランドプレー
ン１上に、チップコンデンサ１１をシリコンチップ４と
共に搭載し、これ等の端子間をボンディングワイヤ５に
より接続して、ノイズ電流ループを最短にするものであ
る。尚、６は半導体集積回路装置のリード端子を示して
いる。
る。図において、アース電極板としてのグランドプレー
ン１上に、チップコンデンサ１１をシリコンチップ４と
共に搭載し、これ等の端子間をボンディングワイヤ５に
より接続して、ノイズ電流ループを最短にするものであ
る。尚、６は半導体集積回路装置のリード端子を示して
いる。
【０００４】また、特開平１−１４０５７１号公報で
は、絶縁被膜したボンディングワイヤをアースパターン
に接続した導体膜で被うことにより、ボンディングワイ
ヤからの放射高周波ノイズを低減する技術が示されてい
る。
は、絶縁被膜したボンディングワイヤをアースパターン
に接続した導体膜で被うことにより、ボンディングワイ
ヤからの放射高周波ノイズを低減する技術が示されてい
る。
【０００５】更に、特開平４−３５０３９号公報では、
絶縁被膜したボンディングワイヤを絶縁金属基板表面上
に這わせることにより、ボンディングワイヤから放射す
る高周波ノイズを低減する技術が開示されている。
絶縁被膜したボンディングワイヤを絶縁金属基板表面上
に這わせることにより、ボンディングワイヤから放射す
る高周波ノイズを低減する技術が開示されている。
【０００６】
【発明が解決しようとする課題】図２に示した高周波ノ
イズの低減方法では、コンデンサ１１により信号の高周
波成分がバイパスされるので、高周波ノイズは低減でき
るが、高速信号の伝送には不適である。また、ボンディ
ングワイヤ５のインダクタンス成分により波形歪が生じ
てボンディングワイヤ５から高周波ノイズが放射される
問題がある。
イズの低減方法では、コンデンサ１１により信号の高周
波成分がバイパスされるので、高周波ノイズは低減でき
るが、高速信号の伝送には不適である。また、ボンディ
ングワイヤ５のインダクタンス成分により波形歪が生じ
てボンディングワイヤ５から高周波ノイズが放射される
問題がある。
【０００７】特開平１−１４０５７１号公報や特開平４
−３５０３９号公報の如く、ボンディングワイヤを絶縁
膜で被い、更に導体で被う構造では、製造が困難でコス
トアップとなるという問題がある。
−３５０３９号公報の如く、ボンディングワイヤを絶縁
膜で被い、更に導体で被う構造では、製造が困難でコス
トアップとなるという問題がある。
【０００８】本発明の目的は、製造上容易な構造で高周
波ノイズを除去可能とした半導体集積回路装置を提供す
ることである。
波ノイズを除去可能とした半導体集積回路装置を提供す
ることである。
【０００９】
【課題を解決するための手段】本発明によれば、一主面
上に信号パターンを有するプリント基板上に半導体チッ
プを搭載し、前記信号パターンを介して前記半導体チッ
プの各入出力端子をリード端子へ接続するようにした半
導体集積回路装置であって、前記信号パターンと前記半
導体チップの各入出力端子との間を最短距離で接続する
ボンディングワイヤと、前記プリント基板の他主面に形
成されたグランドプレーンとを有することを特徴とする
半導体集積回路装置が得られる。
上に信号パターンを有するプリント基板上に半導体チッ
プを搭載し、前記信号パターンを介して前記半導体チッ
プの各入出力端子をリード端子へ接続するようにした半
導体集積回路装置であって、前記信号パターンと前記半
導体チップの各入出力端子との間を最短距離で接続する
ボンディングワイヤと、前記プリント基板の他主面に形
成されたグランドプレーンとを有することを特徴とする
半導体集積回路装置が得られる。
【００１０】そして、前記信号パターン沿って形成され
たグランドパターンを有し、このグランドパターンの両
端を前記グランドプレーンに接続したことを特徴として
おり、また前記信号パターン中に直列終端抵抗を設けた
ことを特徴としている。
たグランドパターンを有し、このグランドパターンの両
端を前記グランドプレーンに接続したことを特徴として
おり、また前記信号パターン中に直列終端抵抗を設けた
ことを特徴としている。
【００１１】
【発明の実施の形態】本発明の作用を述べる。グランド
プレーンをプリント基板の他主面（裏面）に設け、一主
面（表面）に信号パターンを形成してこの信号パターン
と半導体チップとをボンディングワイヤで最短接続する
ことに、チップとリード端子との間のボンディングワイ
ヤによるインダクタンスを最小にすることができる。ま
た、信号パターンとグランドプレーンとにより、高速信
号の伝送に適した伝送路とが形成され、信号の高周波ノ
イズが抑えられる。
プレーンをプリント基板の他主面（裏面）に設け、一主
面（表面）に信号パターンを形成してこの信号パターン
と半導体チップとをボンディングワイヤで最短接続する
ことに、チップとリード端子との間のボンディングワイ
ヤによるインダクタンスを最小にすることができる。ま
た、信号パターンとグランドプレーンとにより、高速信
号の伝送に適した伝送路とが形成され、信号の高周波ノ
イズが抑えられる。
【００１２】更に、信号パターンの両側に沿って、両端
をグランドプレーンに接続されたグランドパターンを並
走させることで、チップとリード端子との間の信号パタ
ーンを低インピーダンス伝送線路とすることができ、高
周波ノイズの低減が更に可能となる。
をグランドプレーンに接続されたグランドパターンを並
走させることで、チップとリード端子との間の信号パタ
ーンを低インピーダンス伝送線路とすることができ、高
周波ノイズの低減が更に可能となる。
【００１３】更にはまた、信号パターン中に直列終端抵
抗を接続することで、高速信号の歪みをなくしてかつ高
周波ノイズの低減を図ることができる。
抗を接続することで、高速信号の歪みをなくしてかつ高
周波ノイズの低減を図ることができる。
【００１４】以下、図面を用いて本発明の実施例につき
説明する。
説明する。
【００１５】図１は本発明の実施例を示すもので、
（Ａ）は断面図，（Ｂ）は平面図である。尚、図１にお
いて図２と同等部分は同一符号にて示している。
（Ａ）は断面図，（Ｂ）は平面図である。尚、図１にお
いて図２と同等部分は同一符号にて示している。
【００１６】本発明の半導体集積回路装置は、図１
（Ａ），（Ｂ）に示すように裏面をグランドプレーン１
とした多層プリント基板２の表面上に信号パターン３を
プリントし、プリント基板２上に実装したシリコンチッ
プ４の入出力端子と信号パターンとをボンディングワイ
ヤ５を用いて最短に接続する。
（Ａ），（Ｂ）に示すように裏面をグランドプレーン１
とした多層プリント基板２の表面上に信号パターン３を
プリントし、プリント基板２上に実装したシリコンチッ
プ４の入出力端子と信号パターンとをボンディングワイ
ヤ５を用いて最短に接続する。
【００１７】インナーリード６はグランドプレーン１の
面にあるコンタクト７により信号パターン３と接続され
ている。シリコンチップ４のグランドピンは、ボンディ
ングワイヤ５を用いてグランドプレーン１に最短に接続
されている。
面にあるコンタクト７により信号パターン３と接続され
ている。シリコンチップ４のグランドピンは、ボンディ
ングワイヤ５を用いてグランドプレーン１に最短に接続
されている。
【００１８】半導体集積回路のグランドピン８はこのグ
ランドピン８のインナーリード６とグランドプレーン１
とを接続するものである。グランドパターン９は信号パ
ターン３に並走させ、両端をグランドプレーン１に接続
している。信号パターン３中に直列終端抵抗１０をシリ
コンチップ４に最短となるように接続する。
ランドピン８のインナーリード６とグランドプレーン１
とを接続するものである。グランドパターン９は信号パ
ターン３に並走させ、両端をグランドプレーン１に接続
している。信号パターン３中に直列終端抵抗１０をシリ
コンチップ４に最短となるように接続する。
【００１９】
【発明の効果】以上説明したように本発明によれば、グ
ランドプレーンとグランドパターンとを有するプリント
基板上の信号パターンを使用することにより、信号ライ
ンを低インピーダンスの伝送線路とし、ボンディングワ
イヤによる接続を最短とすることにより、ボンディング
ワイヤの持つインダクタンスを最小にするようにしたの
で、各信号の高周波ノイズを低減することができるとい
う効果がある。
ランドプレーンとグランドパターンとを有するプリント
基板上の信号パターンを使用することにより、信号ライ
ンを低インピーダンスの伝送線路とし、ボンディングワ
イヤによる接続を最短とすることにより、ボンディング
ワイヤの持つインダクタンスを最小にするようにしたの
で、各信号の高周波ノイズを低減することができるとい
う効果がある。
【００２０】また、信号パターン中に直列終端抵抗を接
続することにより、各信号波形を歪みなく伝送し、かつ
各信号の高周波ノイズを低減することができるという効
果もある。
続することにより、各信号波形を歪みなく伝送し、かつ
各信号の高周波ノイズを低減することができるという効
果もある。
【図１】（Ａ）は本発明の実施例の断面図，（Ｂ）はそ
の平面図（透視図）である。
の平面図（透視図）である。
【図２】（Ａ）は従来の半導体集積回路装置の一例の断
面図，（Ｂ）はその平面図（透視図）である。
面図，（Ｂ）はその平面図（透視図）である。
１ グランドプレーン ２ プリント基板 ３ 信号パターン ４ シリコンチップ ５ ボンディングワイヤ ６ インナーリード ７ コンタクト ８ グランドピン ９ グランドパターン １０ 直列終端抵抗
Claims (3)
- 【請求項１】 一主面上に信号パターンを有するプリン
ト基板上に半導体チップを搭載し、前記信号パターンを
介して前記半導体チップの各入出力端子をリード端子へ
接続するようにした半導体集積回路装置であって、前記
信号パターンと前記半導体チップの各入出力端子との間
を最短距離で接続するボンディングワイヤと、前記プリ
ント基板の他主面に形成されたグランドプレーンとを有
することを特徴とする半導体集積回路装置。 - 【請求項２】 前記信号パターン沿って形成されたグラ
ンドパターンを有し、このグランドパターンの両端を前
記グランドプレーンに接続したことを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 前記信号パターン中に直列終端抵抗を設
けたことを特徴とする請求項１または２記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1858896A JPH09213751A (ja) | 1996-02-05 | 1996-02-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1858896A JPH09213751A (ja) | 1996-02-05 | 1996-02-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213751A true JPH09213751A (ja) | 1997-08-15 |
Family
ID=11975801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1858896A Withdrawn JPH09213751A (ja) | 1996-02-05 | 1996-02-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213751A (ja) |
-
1996
- 1996-02-05 JP JP1858896A patent/JPH09213751A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |