JPH09213814A - マスクｒｏｍおよびその製造方法 - Google Patents
マスクｒｏｍおよびその製造方法Info
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- JPH09213814A JPH09213814A JP8034345A JP3434596A JPH09213814A JP H09213814 A JPH09213814 A JP H09213814A JP 8034345 A JP8034345 A JP 8034345A JP 3434596 A JP3434596 A JP 3434596A JP H09213814 A JPH09213814 A JP H09213814A
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- epitaxial layer
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Abstract
(57)【要約】
【課題】 本発明はソース・ドレイン領域上にＮ+ エピ
タキシャル層を形成し、これによってコア注入時に使用
されるボロンなどの不純物がＮ+ 拡散の接合部に入り難
くして、接合リークや接合容量の増加を抑える。 【解決手段】 Ｐ型シリコン基板１上にゲートとなるゲ
ート酸化膜４、ポリシリコン膜５、キャップ酸化膜６を
形成し、ソース・ドレイン領域１２となるＮ- 層７を形
成した後、選択エピタキシャル技術により、前記Ｎ- 層
７上にＮ+ エピタキシャル層９を形成して、ＤＤＤ構造
にし、データ記憶のためのコア注入を行なう。
タキシャル層を形成し、これによってコア注入時に使用
されるボロンなどの不純物がＮ+ 拡散の接合部に入り難
くして、接合リークや接合容量の増加を抑える。 【解決手段】 Ｐ型シリコン基板１上にゲートとなるゲ
ート酸化膜４、ポリシリコン膜５、キャップ酸化膜６を
形成し、ソース・ドレイン領域１２となるＮ- 層７を形
成した後、選択エピタキシャル技術により、前記Ｎ- 層
７上にＮ+ エピタキシャル層９を形成して、ＤＤＤ構造
にし、データ記憶のためのコア注入を行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、製造段階でデータ
が書き込まれるマスクＲＯＭおよびその製造方法に関す
る。
が書き込まれるマスクＲＯＭおよびその製造方法に関す
る。
【０００２】
【従来の技術】各種の電子機器では、各種のデータやプ
ログラムなど、予め決められているデータについては、
ＲＯＭ（リード・オンリー・メモリ）を製造する際、こ
のＲＯＭ内にデータを書き込んで、ＲＯＭの製造が完了
した後で、データの書込みなどを行なわなくてすむよう
にし、これによってデータの書込み時などに入力ミスが
発生しないようにするとともに、製造コストを低減させ
るようにしている。このようなＲＯＭ（マスクＲＯＭ）
などを製造する半導体技術として、従来、特開平２−２
０５０７３号（株式会社リコー）、特開昭６１−２８７
１６４号（株式会社リコー）、特開昭６１−２８８４６
４号（株式会社リコー）、特開昭６３−９６９５３号
（株式会社シャープ）、特開昭６２−６７８５７号（株
式会社日立）、特開昭５９−１３９６６７号（株式会社
ＡＭＩ）、特開昭５９−１３９６６８号（株式会社ＡＭ
Ｉ）、特開平１−２８２８６３号（株式会社リコー）、
特開昭６３−２３９９７６号（株式会社東芝）、特開昭
６０−２４１２５９号（株式会社日立）などの各公報に
記載されたものが知られている。
ログラムなど、予め決められているデータについては、
ＲＯＭ（リード・オンリー・メモリ）を製造する際、こ
のＲＯＭ内にデータを書き込んで、ＲＯＭの製造が完了
した後で、データの書込みなどを行なわなくてすむよう
にし、これによってデータの書込み時などに入力ミスが
発生しないようにするとともに、製造コストを低減させ
るようにしている。このようなＲＯＭ（マスクＲＯＭ）
などを製造する半導体技術として、従来、特開平２−２
０５０７３号（株式会社リコー）、特開昭６１−２８７
１６４号（株式会社リコー）、特開昭６１−２８８４６
４号（株式会社リコー）、特開昭６３−９６９５３号
（株式会社シャープ）、特開昭６２−６７８５７号（株
式会社日立）、特開昭５９−１３９６６７号（株式会社
ＡＭＩ）、特開昭５９−１３９６６８号（株式会社ＡＭ
Ｉ）、特開平１−２８２８６３号（株式会社リコー）、
特開昭６３−２３９９７６号（株式会社東芝）、特開昭
６０−２４１２５９号（株式会社日立）などの各公報に
記載されたものが知られている。
【０００３】このうち、特開平１−２８２８６３号公報
に示す「マスクＲＯＭの製造方法」は、図３の（ａ）〜
（ｃ）に示す如くホトレジスト層１０１を用いて、ＰＳ
Ｇ膜１０２にコンタクトホール１０３〜１０６のみなら
ず、書込み用のイオンＢ+ を注入するためのホール１０
７を形成し、かかるホトレジスト層１０１と、ＰＳＧ膜
１０２とをマスクにして書込み用のイオンを注入し、デ
ータの書込みを行なう。このように、この半導体製造技
術では、ホトレジスト層１０１やＰＳＧ膜１０２によっ
て構成される層間絶縁膜にコンタクトホール１０３〜１
０６および書込み用イオン注入用のホール１０７を形成
した後、層間絶縁膜をマスクにして書込み用イオンを注
入することにより、専用のホトマスクを用いたホトレジ
スト工程の省略を可能にして、工期の短縮化と、価格の
低減化とを図る。
に示す「マスクＲＯＭの製造方法」は、図３の（ａ）〜
（ｃ）に示す如くホトレジスト層１０１を用いて、ＰＳ
Ｇ膜１０２にコンタクトホール１０３〜１０６のみなら
ず、書込み用のイオンＢ+ を注入するためのホール１０
７を形成し、かかるホトレジスト層１０１と、ＰＳＧ膜
１０２とをマスクにして書込み用のイオンを注入し、デ
ータの書込みを行なう。このように、この半導体製造技
術では、ホトレジスト層１０１やＰＳＧ膜１０２によっ
て構成される層間絶縁膜にコンタクトホール１０３〜１
０６および書込み用イオン注入用のホール１０７を形成
した後、層間絶縁膜をマスクにして書込み用イオンを注
入することにより、専用のホトマスクを用いたホトレジ
スト工程の省略を可能にして、工期の短縮化と、価格の
低減化とを図る。
【０００４】また、特開昭６３−２３９９７６号公報に
示す「マスクＲＯＭの製造方法」は、図４の（ａ）〜
（ｆ）に示す如く半導体基板１２１上に第１層ポリシリ
コンゲート１２２となる第１のポリシリコン層を所定の
間隔で形成した後、全面に第２層シリコンゲート１２３
となる第２のポリシリコン層１２５を堆積し、次いで全
面に平滑材１２４を塗布し、この平滑材１２４と第２の
ポリシリコン層１２５とのエッチング比が同一となるよ
うにして、第１のポリシリコン層の上部に堆積された第
２のポリシリコン層１２５が除去されるまで、平滑材１
２４および第２のポリシリコン層１２５をエッチングす
る。この後、第１のポリシリコン層によって構成される
所定の第１層ポリシリコンゲート１２２部分あるいは第
２のポリシリコン層１２５によって構成される第２ポリ
シリコンゲート１２３部分のチャネル領域に不純物１２
６を注入して情報を書き込む。このように、この半導体
製造技術では、第１層ポリシリコンゲート１２２の上部
に堆積された第２層ポリシリコンゲート１２３となるポ
リシリコンをエッチングによって除去することで、第１
層あるいは第２層ポリシリコンゲート１２２、１２３の
チャネルとなる領域に確実に不純物を注入して、正確に
データの書込み、読み出しができるようにする。
示す「マスクＲＯＭの製造方法」は、図４の（ａ）〜
（ｆ）に示す如く半導体基板１２１上に第１層ポリシリ
コンゲート１２２となる第１のポリシリコン層を所定の
間隔で形成した後、全面に第２層シリコンゲート１２３
となる第２のポリシリコン層１２５を堆積し、次いで全
面に平滑材１２４を塗布し、この平滑材１２４と第２の
ポリシリコン層１２５とのエッチング比が同一となるよ
うにして、第１のポリシリコン層の上部に堆積された第
２のポリシリコン層１２５が除去されるまで、平滑材１
２４および第２のポリシリコン層１２５をエッチングす
る。この後、第１のポリシリコン層によって構成される
所定の第１層ポリシリコンゲート１２２部分あるいは第
２のポリシリコン層１２５によって構成される第２ポリ
シリコンゲート１２３部分のチャネル領域に不純物１２
６を注入して情報を書き込む。このように、この半導体
製造技術では、第１層ポリシリコンゲート１２２の上部
に堆積された第２層ポリシリコンゲート１２３となるポ
リシリコンをエッチングによって除去することで、第１
層あるいは第２層ポリシリコンゲート１２２、１２３の
チャネルとなる領域に確実に不純物を注入して、正確に
データの書込み、読み出しができるようにする。
【０００５】また、特開昭６０−２４１２５９号公報に
示す「リード・オンリー・メモリの製造方法」は、図５
の（ａ）〜（ｄ）に示す如くＰ型シリコン基板１３１の
主面にフィールド酸化膜１３２と、ゲート酸化膜１３３
とを形成した上で、全面にポリシリコン膜１３４を形成
した後、このポリシリコン膜１３４上にシリコンナイト
ライド膜１３５を形成する。次いで、エッチング技術に
よって、ゲート電極１３６を形成した後、Ｎ型不純物１
３７を打ち込んで、ソース・ドレイン領域１３８を形成
するとともに、酸化雰囲気中でフィールド酸化膜１３２
の膜厚と、ゲート酸化膜１３３の膜厚とを増大させる。
さらに、全面にフォトレジスト膜１３９を形成し、かつ
ＲＯＭの目を形成する選択されたＭＯＳＦＥＴ１４０上
のフォトレジスト膜１３９を除去し、残りのフォトレジ
スト膜１３９をマスクとして、導電型の不純物１４１を
打ち込み、低濃度Ｎ型層１４２を形成する。このよう
に、この半導体製造技術では、ゲート電極１３６上にシ
リコンナイトライド膜１３５を一体形成した上で、ＭＯ
ＳＦＥＴ１４０の表面酸化を進行させて、酸化膜厚を所
要の厚さにした後、ＲＯＭの目形成用のイオン打ち込み
を行なうことで、接合リークや絶縁破壊を防止し、信頼
度を高める。
示す「リード・オンリー・メモリの製造方法」は、図５
の（ａ）〜（ｄ）に示す如くＰ型シリコン基板１３１の
主面にフィールド酸化膜１３２と、ゲート酸化膜１３３
とを形成した上で、全面にポリシリコン膜１３４を形成
した後、このポリシリコン膜１３４上にシリコンナイト
ライド膜１３５を形成する。次いで、エッチング技術に
よって、ゲート電極１３６を形成した後、Ｎ型不純物１
３７を打ち込んで、ソース・ドレイン領域１３８を形成
するとともに、酸化雰囲気中でフィールド酸化膜１３２
の膜厚と、ゲート酸化膜１３３の膜厚とを増大させる。
さらに、全面にフォトレジスト膜１３９を形成し、かつ
ＲＯＭの目を形成する選択されたＭＯＳＦＥＴ１４０上
のフォトレジスト膜１３９を除去し、残りのフォトレジ
スト膜１３９をマスクとして、導電型の不純物１４１を
打ち込み、低濃度Ｎ型層１４２を形成する。このよう
に、この半導体製造技術では、ゲート電極１３６上にシ
リコンナイトライド膜１３５を一体形成した上で、ＭＯ
ＳＦＥＴ１４０の表面酸化を進行させて、酸化膜厚を所
要の厚さにした後、ＲＯＭの目形成用のイオン打ち込み
を行なうことで、接合リークや絶縁破壊を防止し、信頼
度を高める。
【０００６】
【発明が解決しようとする課題】ところで、マスクＲＯ
Ｍにデータを書き込む方法の１つであるコア注入方式
は、集積度やＴＡＴ(Turn Aroud Time) が他の方法に比
べて優れていることから、多く用いられる。しかし、コ
ア注入方式では、図６に示す如くチャネル部１５０に対
して、ボロンなどの不純物を注入するとき、パターンの
ずれを考慮しなければならないため、ソース・ドレイン
領域１５１などのＮ型拡散層１５２にもボロンが入り、
Ｎ型拡散層１２５の接合部分に入ったＰ型不純物によ
り、接合容量、接合リークの増加が発生し、高集積化、
高速化が妨げられてしまうという問題があった。そこ
で、このような問題を解決する方法として、従来、特開
昭６０−２４１２５９号公報に示す「リード・オンリー
・メモリの製造方法」などの半導体製造技術（図５参
照）が提案されているが、この方法では、ソース・ドレ
イン領域１３８上に厚いゲート酸化膜１３３ａを作って
ソース・ドレイン領域１３８中にボロンを入り難くして
いるため、ゲートエッジ部にバーズビーク（鳥の嘴状に
盛り上がった部分）１６０が発生し、トランジスタ特性
が劣化してしまう恐れがあった。本発明は上記の事情に
鑑みてなされたものであり、請求項１〜４では、選択エ
ピタキシャル成長技術を使用して、ソース・ドレイン領
域上にＮ+ エピタキシャル層を形成し、これによってコ
ア注入時に使用されるボロンなどの不純物がＮ+拡散の
接合部に入り難くして、接合リークや接合容量の増加を
抑えることができるマスクＲＯＭおよびその製造方法を
提供することを目的としている。
Ｍにデータを書き込む方法の１つであるコア注入方式
は、集積度やＴＡＴ(Turn Aroud Time) が他の方法に比
べて優れていることから、多く用いられる。しかし、コ
ア注入方式では、図６に示す如くチャネル部１５０に対
して、ボロンなどの不純物を注入するとき、パターンの
ずれを考慮しなければならないため、ソース・ドレイン
領域１５１などのＮ型拡散層１５２にもボロンが入り、
Ｎ型拡散層１２５の接合部分に入ったＰ型不純物によ
り、接合容量、接合リークの増加が発生し、高集積化、
高速化が妨げられてしまうという問題があった。そこ
で、このような問題を解決する方法として、従来、特開
昭６０−２４１２５９号公報に示す「リード・オンリー
・メモリの製造方法」などの半導体製造技術（図５参
照）が提案されているが、この方法では、ソース・ドレ
イン領域１３８上に厚いゲート酸化膜１３３ａを作って
ソース・ドレイン領域１３８中にボロンを入り難くして
いるため、ゲートエッジ部にバーズビーク（鳥の嘴状に
盛り上がった部分）１６０が発生し、トランジスタ特性
が劣化してしまう恐れがあった。本発明は上記の事情に
鑑みてなされたものであり、請求項１〜４では、選択エ
ピタキシャル成長技術を使用して、ソース・ドレイン領
域上にＮ+ エピタキシャル層を形成し、これによってコ
ア注入時に使用されるボロンなどの不純物がＮ+拡散の
接合部に入り難くして、接合リークや接合容量の増加を
抑えることができるマスクＲＯＭおよびその製造方法を
提供することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、請求項１では、コア注入によってデータ
が書込まれるマスクＲＯＭにおいて、トランジスタのソ
ース・ドレイン領域上に選択エピタキシャル技術によっ
て形成されるエピタキシャル層を持ち、データ書込みの
ために行われるコア注入時に、前記エピタキシャル層に
よって不純物がソース・ドレイン領域に侵入するのを防
止したことを特徴としている。また、請求項２では、コ
ア注入によってデータが書込まれるマスクＲＯＭの製造
方法において、選択エピタキシャル技術によって、トラ
ンジスタのソース・ドレイン領域上にエピタキシャル層
を形成した後、コア注入によってデータの書込みを行な
うことを特徴としている。また、請求項３では、コア注
入によってデータが書込まれるプレーナー構造のマスク
ＲＯＭにおいて、トランジスタのソース・ドレイン領域
上に選択エピタキシャル技術によって形成されるエピタ
キシャル層を持ち、データ書込みのために行われるコア
注入時に、前記エピタキシャル層によって不純物がソー
ス・ドレイン領域に侵入するのを防止したことを特徴と
している。また、請求項４では、コア注入によってデー
タが書込まれるマスクＲＯＭの製造方法において、選択
エピタキシャル技術によって、プレーナー構造のトラン
ジスタを構成するソース・ドレイン領域上にエピタキシ
ャル層を形成した後、コア注入によってデータの書込み
を行なうことを特徴としている。
めに本発明は、請求項１では、コア注入によってデータ
が書込まれるマスクＲＯＭにおいて、トランジスタのソ
ース・ドレイン領域上に選択エピタキシャル技術によっ
て形成されるエピタキシャル層を持ち、データ書込みの
ために行われるコア注入時に、前記エピタキシャル層に
よって不純物がソース・ドレイン領域に侵入するのを防
止したことを特徴としている。また、請求項２では、コ
ア注入によってデータが書込まれるマスクＲＯＭの製造
方法において、選択エピタキシャル技術によって、トラ
ンジスタのソース・ドレイン領域上にエピタキシャル層
を形成した後、コア注入によってデータの書込みを行な
うことを特徴としている。また、請求項３では、コア注
入によってデータが書込まれるプレーナー構造のマスク
ＲＯＭにおいて、トランジスタのソース・ドレイン領域
上に選択エピタキシャル技術によって形成されるエピタ
キシャル層を持ち、データ書込みのために行われるコア
注入時に、前記エピタキシャル層によって不純物がソー
ス・ドレイン領域に侵入するのを防止したことを特徴と
している。また、請求項４では、コア注入によってデー
タが書込まれるマスクＲＯＭの製造方法において、選択
エピタキシャル技術によって、プレーナー構造のトラン
ジスタを構成するソース・ドレイン領域上にエピタキシ
ャル層を形成した後、コア注入によってデータの書込み
を行なうことを特徴としている。
【０００８】上記の構成により、請求項１、２では、コ
ア注入によってデータが書込まれるマスクＲＯＭおよび
その製造方法において、トランジスタのソース・ドレイ
ン領域上に選択エピタキシャル技術によってエピタキシ
ャル層を形成し、データ書込みのために行われるコア注
入時に、前記エピタキシャル層によって不純物がソース
・ドレイン領域に侵入するのを防止することにより、コ
ア注入時に使用されるボロンなどの不純物がＮ+ 拡散の
接合部に入り難くして、接合リークや接合容量の増加を
抑える。また、請求項３、４では、コア注入によってデ
ータが書込まれるプレーナー構造のマスクＲＯＭにおい
て、トランジスタのソース・ドレイン領域上に選択エピ
タキシャル技術によってエピタキシャル層を形成し、デ
ータ書込みのために行われるコア注入時に、前記エピタ
キシャル層によって不純物がソース・ドレイン領域に侵
入するのを防止することにより、請求項１、２と同様
に、コア注入時に使用されるボロンなどの不純物がＮ+
拡散の接合部に入り難くして、接合リークや接合容量の
増加を抑える。
ア注入によってデータが書込まれるマスクＲＯＭおよび
その製造方法において、トランジスタのソース・ドレイ
ン領域上に選択エピタキシャル技術によってエピタキシ
ャル層を形成し、データ書込みのために行われるコア注
入時に、前記エピタキシャル層によって不純物がソース
・ドレイン領域に侵入するのを防止することにより、コ
ア注入時に使用されるボロンなどの不純物がＮ+ 拡散の
接合部に入り難くして、接合リークや接合容量の増加を
抑える。また、請求項３、４では、コア注入によってデ
ータが書込まれるプレーナー構造のマスクＲＯＭにおい
て、トランジスタのソース・ドレイン領域上に選択エピ
タキシャル技術によってエピタキシャル層を形成し、デ
ータ書込みのために行われるコア注入時に、前記エピタ
キシャル層によって不純物がソース・ドレイン領域に侵
入するのを防止することにより、請求項１、２と同様
に、コア注入時に使用されるボロンなどの不純物がＮ+
拡散の接合部に入り難くして、接合リークや接合容量の
増加を抑える。
【０００９】
【発明の実施の形態】以下、本発明を図面に示した形態
例に基づいて詳細に説明する。図１は本発明によるマス
クＲＯＭおよびその製造方法の第１形態例（通常トラン
ジスタを製造する形態例）を示す構成図である。この図
に示すマスクＲＯＭは、次に述べる４つの手順でトラン
ジスタの作成が行われる。 《第１工程》まず、図１（ａ）に示す如くＰ型シリコン
基板１上に従来から使用されている技術で、フィールド
酸化膜２と、チャネルストッパー層３とが形成され、こ
の後１００〜５００オグストローム程度の厚さを持つゲ
ート酸化膜４が形成されるとともに、２０００〜５００
０オグストローム程度の厚さを持つポリシリコン膜（ま
たはポリサイド膜）５が形成され、このポリシリコン膜
５上にキャップ酸化膜６がデポされて、パターニングが
行われ、ゲート部分が形成される。次に、Ｎ型のリン
（Ｐ）または砒素（Ａｓ）などが注入量１０13〜１０15
個／ｃｍ2 となるように、１０〜１００Ｋｅｖ（キロ・
エレクトロン・ボルト）で、打ち込まれて、Ｐ型シリコ
ン基板１上にソース・ドレイン領域１２となるＮ- 領域
１５が形成される。
例に基づいて詳細に説明する。図１は本発明によるマス
クＲＯＭおよびその製造方法の第１形態例（通常トラン
ジスタを製造する形態例）を示す構成図である。この図
に示すマスクＲＯＭは、次に述べる４つの手順でトラン
ジスタの作成が行われる。 《第１工程》まず、図１（ａ）に示す如くＰ型シリコン
基板１上に従来から使用されている技術で、フィールド
酸化膜２と、チャネルストッパー層３とが形成され、こ
の後１００〜５００オグストローム程度の厚さを持つゲ
ート酸化膜４が形成されるとともに、２０００〜５００
０オグストローム程度の厚さを持つポリシリコン膜（ま
たはポリサイド膜）５が形成され、このポリシリコン膜
５上にキャップ酸化膜６がデポされて、パターニングが
行われ、ゲート部分が形成される。次に、Ｎ型のリン
（Ｐ）または砒素（Ａｓ）などが注入量１０13〜１０15
個／ｃｍ2 となるように、１０〜１００Ｋｅｖ（キロ・
エレクトロン・ボルト）で、打ち込まれて、Ｐ型シリコ
ン基板１上にソース・ドレイン領域１２となるＮ- 領域
１５が形成される。
【００１０】《第２工程》次いで、図１（ｂ）に示す如
く高温酸化膜などがデポされ、従来から使用されている
エッチバック技術で、前記ゲート酸化膜４、ポリシリコ
ン膜５、キャップ酸化膜６を覆うように、サイドウォー
ル８が形成されるとともに、このときの熱処理により、
前記Ｎ- 領域１５がＮ- 層７にされる。 《第３工程》次いで、図１（ｃ）に示す如く選択エピタ
キシャル技術により、９００℃〜１０００℃程度の低温
で、ソース・ドレイン領域１２となるＮ- 層７上に厚さ
１０００〜５０００オグストローム程度のＮ+ エピタキ
シャル層９が形成される。このＮ+ エピタキシャル層９
は、エピタキシャル成長時に高濃度のＮ+ エピタキシャ
ル層として作る方法またはＰ- （あるいは、Ｎ- ）の低
濃度のエピタキシャル層を成長させた後、イオン注入に
よりＮ+ エピタキシャル層を作る方法などの方法で形成
される。
く高温酸化膜などがデポされ、従来から使用されている
エッチバック技術で、前記ゲート酸化膜４、ポリシリコ
ン膜５、キャップ酸化膜６を覆うように、サイドウォー
ル８が形成されるとともに、このときの熱処理により、
前記Ｎ- 領域１５がＮ- 層７にされる。 《第３工程》次いで、図１（ｃ）に示す如く選択エピタ
キシャル技術により、９００℃〜１０００℃程度の低温
で、ソース・ドレイン領域１２となるＮ- 層７上に厚さ
１０００〜５０００オグストローム程度のＮ+ エピタキ
シャル層９が形成される。このＮ+ エピタキシャル層９
は、エピタキシャル成長時に高濃度のＮ+ エピタキシャ
ル層として作る方法またはＰ- （あるいは、Ｎ- ）の低
濃度のエピタキシャル層を成長させた後、イオン注入に
よりＮ+ エピタキシャル層を作る方法などの方法で形成
される。
【００１１】《第４工程》次いで、図１（ｄ）に示す如
くデータ記憶のためのコア注入が行われる。この注入条
件としては、ボロンなどのＰ型不純物が注入量１０12〜
１０16個／ｃｍ2となるように、５０〜２００Ｋｅｖ
（キロ・エレクトロン・ボルト）で打ち込まれて、チャ
ネル部１１にチャネルをカットするＰ+ 層１０が形成さ
れ、このＰ+層１０によりトランジスタ１４がオン状態
になるのが防止される。このとき、ソース・ドレイン領
域１２にボロンなどのＰ型不純物が打ち込まれても、厚
いＮ+ エピタキシャル層９によって侵入が阻まれて、そ
の接合面までとどかないようにされるとともに、濃いＮ
+ 層によって打ち消されて、接合リークや接合容量が増
加しないようにされる。以下、通常通りのフローで、コ
ンタクト工程、メタル工程、パッド工程などが行われ
て、トランジスタ１４が作成される。
くデータ記憶のためのコア注入が行われる。この注入条
件としては、ボロンなどのＰ型不純物が注入量１０12〜
１０16個／ｃｍ2となるように、５０〜２００Ｋｅｖ
（キロ・エレクトロン・ボルト）で打ち込まれて、チャ
ネル部１１にチャネルをカットするＰ+ 層１０が形成さ
れ、このＰ+層１０によりトランジスタ１４がオン状態
になるのが防止される。このとき、ソース・ドレイン領
域１２にボロンなどのＰ型不純物が打ち込まれても、厚
いＮ+ エピタキシャル層９によって侵入が阻まれて、そ
の接合面までとどかないようにされるとともに、濃いＮ
+ 層によって打ち消されて、接合リークや接合容量が増
加しないようにされる。以下、通常通りのフローで、コ
ンタクト工程、メタル工程、パッド工程などが行われ
て、トランジスタ１４が作成される。
【００１２】このようにこの第１形態例では、選択エピ
タキシャル技術により、ソース・ドレイン領域１２とな
るＮ- 層７上に、Ｎ+ エピタキシャル層９を形成して、
ＤＤＤ構造にし、データ記憶のためのコア注入を行なう
ようにしたので、コア注入時に使用されるボロンなどの
不純物がＮ+ 拡散の接合部に入り難くして、従来のＳＤ
Ｄ構造やＬＤＤ構造に比べて、ホットエレクトロン耐性
を向上させ、接合リークや接合容量の増加を抑えること
ができる。さらに、Ｎ+ 層となるＮ+ エピタキシャル層
９がチャネル部１１のＰ+ 層１０より上にあるため、Ｄ
ＤＤ構造にかかわらず、パンチスルーに対し、強くする
ことができる。これらの効果により、デバイスの高集積
化、高速化を達成することができる。
タキシャル技術により、ソース・ドレイン領域１２とな
るＮ- 層７上に、Ｎ+ エピタキシャル層９を形成して、
ＤＤＤ構造にし、データ記憶のためのコア注入を行なう
ようにしたので、コア注入時に使用されるボロンなどの
不純物がＮ+ 拡散の接合部に入り難くして、従来のＳＤ
Ｄ構造やＬＤＤ構造に比べて、ホットエレクトロン耐性
を向上させ、接合リークや接合容量の増加を抑えること
ができる。さらに、Ｎ+ 層となるＮ+ エピタキシャル層
９がチャネル部１１のＰ+ 層１０より上にあるため、Ｄ
ＤＤ構造にかかわらず、パンチスルーに対し、強くする
ことができる。これらの効果により、デバイスの高集積
化、高速化を達成することができる。
【００１３】図２は本発明によるマスクＲＯＭおよびそ
の製造方法の第２形態例（プレーナー構造のトランジス
タを製造する形態例）を示す構成図である。この図に示
すマスクＲＯＭは、次に述べる４つの手順でプレーナー
構造のトランジスタの作成が行われる。 《第１工程》まず、図２（ａ）に示す如くＰ型シリコン
基板２１上に従来から使用されている技術で、フィール
ド酸化膜２２と、チャネルストッパー層２３とが形成さ
れ、この後ゲート酸化膜２４、ポリシリコン膜２５、窒
化膜２６が順次、形成されて、パターニングが行われ、
ゲート部分が形成される。 《第２工程》次いで、図２（ｂ）に示す如く高温酸化膜
がデポされ、従来から使用されているエッチバック技術
で、前記ゲート酸化膜２４、ポリシリコン膜２５、窒化
膜２６を覆うように、サイドウォール２７が形成され、
Ｎ型のリン（Ｐ）または砒素（Ａｓ）などが注入量１０
12〜１０15個／ｃｍ2 となるように、１０〜１００Ｋｅ
ｖ（キロ・エレクトロン・ボルト）で打ち込まれて、Ｐ
型シリコン基板２１上にＮ- 領域２８が形成されるとと
もに、熱処理により、前記Ｎ- 領域２８がＮ-層２９に
される。
の製造方法の第２形態例（プレーナー構造のトランジス
タを製造する形態例）を示す構成図である。この図に示
すマスクＲＯＭは、次に述べる４つの手順でプレーナー
構造のトランジスタの作成が行われる。 《第１工程》まず、図２（ａ）に示す如くＰ型シリコン
基板２１上に従来から使用されている技術で、フィール
ド酸化膜２２と、チャネルストッパー層２３とが形成さ
れ、この後ゲート酸化膜２４、ポリシリコン膜２５、窒
化膜２６が順次、形成されて、パターニングが行われ、
ゲート部分が形成される。 《第２工程》次いで、図２（ｂ）に示す如く高温酸化膜
がデポされ、従来から使用されているエッチバック技術
で、前記ゲート酸化膜２４、ポリシリコン膜２５、窒化
膜２６を覆うように、サイドウォール２７が形成され、
Ｎ型のリン（Ｐ）または砒素（Ａｓ）などが注入量１０
12〜１０15個／ｃｍ2 となるように、１０〜１００Ｋｅ
ｖ（キロ・エレクトロン・ボルト）で打ち込まれて、Ｐ
型シリコン基板２１上にＮ- 領域２８が形成されるとと
もに、熱処理により、前記Ｎ- 領域２８がＮ-層２９に
される。
【００１４】《第３工程》次いで、図２（ｃ）に示す如
く選択エピタキシャル技術により、９００℃〜１０００
℃程度の低温で、ソース・ドレイン領域となるＮ- 層２
９上に厚さ１０００〜５０００オグストローム程度のＮ
+ エピタキシャル層３０が形成される。このＮ+ エピタ
キシャル層３０は、エピタキシャル成長時に高濃度のＮ
+ エピタキシャル層として作る方法またはＰ- （あるい
は、Ｎ- ）の低濃度のエピタキシャル層を成長させた
後、イオン注入によりＮ+ エピタキシャル層を作る方法
などの方法で形成される。次に、選択酸化（ＬＯＣＯ
Ｓ）により、Ｎ+ エピタキシャル層３０上にのみ、酸化
膜３１が形成される。このとき、ポリシリコン層２５上
には窒化膜２６があるため、酸化されない。 《第４工程》次いで、図２（ｄ）に示す如く窒化膜２６
が除去された後、ワードラインとなるポリシリコン膜３
２がデポされて、このポリシリコン膜３２と前記各ポリ
シリコン膜２５とが電気的に接続される。次に、データ
記憶のためのコア注入が行われる。この注入条件として
は、ボロンなどのＰ型不純物が注入量１０13〜１０15個
／ｃｍ2 となるように、５０〜２００Ｋｅｖ（キロ・エ
レクトロン・ボルト）で打ち込まれて、チャネル部にチ
ャネルをカットするＰ+ 層３３が形成され、このＰ+ 層
３３によりトランジスタがオン状態になるのが防止され
る。
く選択エピタキシャル技術により、９００℃〜１０００
℃程度の低温で、ソース・ドレイン領域となるＮ- 層２
９上に厚さ１０００〜５０００オグストローム程度のＮ
+ エピタキシャル層３０が形成される。このＮ+ エピタ
キシャル層３０は、エピタキシャル成長時に高濃度のＮ
+ エピタキシャル層として作る方法またはＰ- （あるい
は、Ｎ- ）の低濃度のエピタキシャル層を成長させた
後、イオン注入によりＮ+ エピタキシャル層を作る方法
などの方法で形成される。次に、選択酸化（ＬＯＣＯ
Ｓ）により、Ｎ+ エピタキシャル層３０上にのみ、酸化
膜３１が形成される。このとき、ポリシリコン層２５上
には窒化膜２６があるため、酸化されない。 《第４工程》次いで、図２（ｄ）に示す如く窒化膜２６
が除去された後、ワードラインとなるポリシリコン膜３
２がデポされて、このポリシリコン膜３２と前記各ポリ
シリコン膜２５とが電気的に接続される。次に、データ
記憶のためのコア注入が行われる。この注入条件として
は、ボロンなどのＰ型不純物が注入量１０13〜１０15個
／ｃｍ2 となるように、５０〜２００Ｋｅｖ（キロ・エ
レクトロン・ボルト）で打ち込まれて、チャネル部にチ
ャネルをカットするＰ+ 層３３が形成され、このＰ+ 層
３３によりトランジスタがオン状態になるのが防止され
る。
【００１５】このようにこの第２形態例では、上述した
第１形態例と同様に、選択エピタキシャル技術により、
ソース・ドレインとなるＮ- 層２９上に、Ｎ+ エピタキ
シャル層３０を形成して、ＤＤＤ構造にし、データ記憶
のためのコア注入を行なうようにしたので、コア注入時
に使用されるボロンなどの不純物がＮ+ 拡散の接合部に
入り難くして、従来のＳＤＤ構造やＬＤＤ構造に比べ
て、ホットエレクトロン耐性を向上させ、接合リークや
接合容量の増加を抑えることができる。さらに、Ｎ+ 層
となるＮ+ エピタキシャル層３０がチャネル部のＰ+ 層
３３より上にあるため、ＤＤＤ構造にかかわらず、パン
チスルーに対し、強くすることができる。これらの効果
により、デバイスの高集積化、高速化を達成することが
できる。
第１形態例と同様に、選択エピタキシャル技術により、
ソース・ドレインとなるＮ- 層２９上に、Ｎ+ エピタキ
シャル層３０を形成して、ＤＤＤ構造にし、データ記憶
のためのコア注入を行なうようにしたので、コア注入時
に使用されるボロンなどの不純物がＮ+ 拡散の接合部に
入り難くして、従来のＳＤＤ構造やＬＤＤ構造に比べ
て、ホットエレクトロン耐性を向上させ、接合リークや
接合容量の増加を抑えることができる。さらに、Ｎ+ 層
となるＮ+ エピタキシャル層３０がチャネル部のＰ+ 層
３３より上にあるため、ＤＤＤ構造にかかわらず、パン
チスルーに対し、強くすることができる。これらの効果
により、デバイスの高集積化、高速化を達成することが
できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、請
求項１〜４では、選択エピタキシャル技術により、ソー
ス・ドレインとなるＮ- 領域上に、Ｎ+ エピタキシャル
層を形成して、ＤＤＤ構造にし、データ記憶のためのコ
ア注入を行なうことにより、コア注入時に使用されるボ
ロンなどの不純物がＮ+ 拡散の接合部に入り難くして、
従来のＳＤＤ構造やＬＤＤ構造に比べて、ホットエレク
トロン耐性を向上させ、接合リークや接合容量の増加を
抑えることができるとともに、Ｎ+ 層となるＮ+エピタ
キシャル層をチャネル部のＰ+ 層より上にし、これによ
ってＤＤＤ構造にもかかわらず、パンチスルーに対し、
強くすることができ、これら効果により、デバイスの高
集積化、高速化を達成することができる。
求項１〜４では、選択エピタキシャル技術により、ソー
ス・ドレインとなるＮ- 領域上に、Ｎ+ エピタキシャル
層を形成して、ＤＤＤ構造にし、データ記憶のためのコ
ア注入を行なうことにより、コア注入時に使用されるボ
ロンなどの不純物がＮ+ 拡散の接合部に入り難くして、
従来のＳＤＤ構造やＬＤＤ構造に比べて、ホットエレク
トロン耐性を向上させ、接合リークや接合容量の増加を
抑えることができるとともに、Ｎ+ 層となるＮ+エピタ
キシャル層をチャネル部のＰ+ 層より上にし、これによ
ってＤＤＤ構造にもかかわらず、パンチスルーに対し、
強くすることができ、これら効果により、デバイスの高
集積化、高速化を達成することができる。
【図１】(a) 乃至(d) は本発明によるマスクＲＯＭおよ
びその製造方法の第１形態例（通常トランジスタを製造
する形態例）を示す構成図である。
びその製造方法の第１形態例（通常トランジスタを製造
する形態例）を示す構成図である。
【図２】(a) 乃至(d) は本発明によるマスクＲＯＭおよ
びその製造方法の第２形態例（プレーナー構造のトラン
ジスタを製造する形態例）を示す構成図である。
びその製造方法の第２形態例（プレーナー構造のトラン
ジスタを製造する形態例）を示す構成図である。
【図３】(a) 乃至(c) は特開平１−２８２８６３号公報
に示す「マスクＲＯＭの製造方法」の概要を示す構成図
である。
に示す「マスクＲＯＭの製造方法」の概要を示す構成図
である。
【図４】(a) 乃至(f) は特開昭６３−２３９９７６号公
報に示す「マスクＲＯＭの製造方法」の概要を示す構成
図である。
報に示す「マスクＲＯＭの製造方法」の概要を示す構成
図である。
【図５】(a) 乃至(d) は特開昭６０−２４１２５９号公
報に示す「リード・オンリー・メモリの製造方法」の概
要を示す構成図である。
報に示す「リード・オンリー・メモリの製造方法」の概
要を示す構成図である。
【図６】従来から知られているマスクＲＯＭの概要を示
す構成図である。
す構成図である。
１…Ｐ型シリコン基板、２…フィールド酸化膜、３…チ
ャネルストッパー層、４…ゲート酸化膜、５…ポリシリ
コン膜（またはポリサイド膜）、６…キャップ酸化膜、
７…Ｎ- 層、８…サイドウォール、９…Ｎ+ エピタキシ
ャル層（エピタキシャル層）、１０…Ｐ+ 層、１１…チ
ャネル部、１２…ソース・ドレイン領域、１４…トラン
ジスタ、１５…Ｎ- 領域、２１…Ｐ型シリコン基板、２
２…フィールド酸化膜、２３…チャネルストッパー層、
２４…ゲート酸化膜、２５…ポリシリコン膜、２６…窒
化膜、２７…サイドウォール、２８…Ｎ- 領域、２９…
Ｎ- 層、３０…Ｎ+ エピタキシャル層（エピタキシャル
層）、３１…酸化膜、３２…ポリシリコン膜、３３…Ｐ
+ 層
ャネルストッパー層、４…ゲート酸化膜、５…ポリシリ
コン膜（またはポリサイド膜）、６…キャップ酸化膜、
７…Ｎ- 層、８…サイドウォール、９…Ｎ+ エピタキシ
ャル層（エピタキシャル層）、１０…Ｐ+ 層、１１…チ
ャネル部、１２…ソース・ドレイン領域、１４…トラン
ジスタ、１５…Ｎ- 領域、２１…Ｐ型シリコン基板、２
２…フィールド酸化膜、２３…チャネルストッパー層、
２４…ゲート酸化膜、２５…ポリシリコン膜、２６…窒
化膜、２７…サイドウォール、２８…Ｎ- 領域、２９…
Ｎ- 層、３０…Ｎ+ エピタキシャル層（エピタキシャル
層）、３１…酸化膜、３２…ポリシリコン膜、３３…Ｐ
+ 層
Claims (4)
- 【請求項１】 コア注入によってデータが書込まれるマ
スクＲＯＭにおいて、 トランジスタのソース・ドレイン領域上に選択エピタキ
シャル技術によって形成されるエピタキシャル層を持
ち、 データ書込みのために行われるコア注入時に、前記エピ
タキシャル層によって不純物がソース・ドレイン領域に
侵入するのを防止したことを特徴とするマスクＲＯＭ。 - 【請求項２】 コア注入によってデータが書込まれるマ
スクＲＯＭの製造方法において、 選択エピタキシャル技術によって、トランジスタのソー
ス・ドレイン領域上にエピタキシャル層を形成した後、
コア注入によってデータの書込みを行なうことを特徴と
するマスクＲＯＭの製造方法。 - 【請求項３】 コア注入によってデータが書込まれるプ
レーナー構造のマスクＲＯＭにおいて、 トランジスタのソース・ドレイン領域上に選択エピタキ
シャル技術によって形成されるエピタキシャル層を持
ち、 データ書込みのために行われるコア注入時に、前記エピ
タキシャル層によって不純物がソース・ドレイン領域に
侵入するのを防止したことを特徴とするマスクＲＯＭ。 - 【請求項４】 コア注入によってデータが書込まれるマ
スクＲＯＭの製造方法において、 選択エピタキシャル技術によって、プレーナー構造のト
ランジスタを構成するソース・ドレイン領域上にエピタ
キシャル層を形成した後、コア注入によってデータの書
込みを行なうことを特徴とするマスクＲＯＭの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8034345A JPH09213814A (ja) | 1996-01-29 | 1996-01-29 | マスクｒｏｍおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8034345A JPH09213814A (ja) | 1996-01-29 | 1996-01-29 | マスクｒｏｍおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213814A true JPH09213814A (ja) | 1997-08-15 |
Family
ID=12411556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8034345A Pending JPH09213814A (ja) | 1996-01-29 | 1996-01-29 | マスクｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213814A (ja) |
-
1996
- 1996-01-29 JP JP8034345A patent/JPH09213814A/ja active Pending
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