JPH09213821A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】不揮発性半導体記憶装置のメモリセル側面から
の酸化の進行を抑え、トンネル絶縁膜中の電子捕獲準位
を低減し、メモリセル間の構造の違いを少なくして、浮
遊ゲート電極からの電子の引き抜きのトンネル電流がメ
モリセル間で均一となるようにする。 【解決手段】第１層目の浮遊ゲート電極を堆積後加工し
てから、絶縁膜を化学気相成長法により堆積し、続いて
化学機械研磨により第１層目の浮遊ゲート電極の表面を
露出させて、第２層目の浮遊ゲート電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積したメモリ
セルにおける同一チップ内の特性が均一であり、書換え
による特性変動の少ない不揮発性半導体記憶装置の製造
方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置のトンネル絶縁
膜には、シリコン基板の熱酸化膜、あるいは、ＮＨ₃ あ
るいはＮ₂Ｏ を用いて形成した酸窒化膜が用いられてい
る。例えば、Ｎ₂Ｏ を用いて形成した酸窒化膜の構造を
二次イオン質量分析により計測した結果を図１に示す。
本構造は、酸窒化膜と呼ばれているが、実際には図１か
らわかるように、窒素を含む部分はトンネル絶縁膜／シ
リコン基板界面近くであり、基板界面における窒素濃度
は４×１０²⁰cm^-3程度となっている。これに対し、文献
「第２５回アイ・イー・イー・イー セミコンダクタ
インターフェースコンファレンス アブストラクト セ
ッション５.３」に見られるように、酸窒化膜に再酸化を
施すと酸化膜中の窒素の分布は図２のように変化し、ト
ンネル絶縁膜／シリコン基板界面からトンネル絶縁膜内
にピーク位置が移る。

【０００３】次に、不揮発性半導体記憶装置のメモリセ
ル構造の一例を図３（ａ）に示す。このセルでは、浮遊
ゲート電極に電子を蓄積し、制御ゲート電極から見たし
きい値電圧により浮遊ゲート電極中の電子の量を判定
し、０および１の記憶装置として用いている。浮遊ゲー
ト電極に蓄積した電子は、ソース、あるいはドレイン側
に引き抜くことにより情報の消去を行っている。制御ゲ
ート電極に印加した電圧を効率的にトンネル絶縁膜に印
加するためには、制御ゲート電極と浮遊ゲート電極との
間の容量を大きくすることが好ましく、そのため図３
（ａ）に示すようなＴ字型断面を有する浮遊ゲート電極
を用いている。

【０００４】本メモリセルの作製方法は、第１層目の浮
遊ゲート電極５として多結晶シリコン膜を堆積後、ドラ
イエッチングにより加工を行い、ソース８、およびドレ
イン９形成のためのイオン打ち込みを行う。続いて、側
壁酸化シリコン膜を形成後、熱酸化を行い、膜厚３０ｎ
ｍの酸化シリコン膜を拡散層上に形成する。この際、シ
リコン基板とトンネル絶縁膜界面に沿った酸化が速いた
めにメモリセルの側面から酸化が進行し、図３（ｂ）に
拡大して示すように、浮遊ゲート電極端部５のトンネル
絶縁膜４が厚くなる。上記の膜厚３０ｎｍの酸化シリコ
ン膜形成後、第１層目の浮遊ゲート電極表面を露出さ
せ、第２層目の浮遊ゲート電極として多結晶シリコン膜
を堆積し、ドライエッチングにより加工して図３（ａ）
に示すようなＴ字型浮遊ゲート電極を形成する。

【０００５】

【発明が解決しようとする課題】第２層目の浮遊ゲート
電極とシリコン基板との絶縁のために行われる酸化にお
いてメモリセル側面から進行する酸化により、浮遊ゲー
ト電極からドレイン側へ電子を引き抜く際の電子のトン
ネルする領域における酸化膜厚が厚くなる（図３
（ｂ））。したがって、同一量の電流を流すためには膜
厚が厚くなっただけ電圧を高くすることが必要となる。
更に、酸化膜厚が増大すると高電界ストレスにより酸化
膜中に蓄積される電子捕獲量が増し、不揮発性半導体記
憶装置で書換えを繰り返すことによる動作時間の低下が
加速される。すなわち、メモリセル側面における酸化の
進行がメモリセルにおける書換え耐性を劣化させる。

【０００６】トンネル絶縁膜に酸窒化シリコン膜を用い
た場合、メモリセル側面から酸化が進行する際に酸窒化
シリコン膜が再酸化されることになる。その際、トンネ
ル絶縁膜／シリコン基板界面で窒素の再分布が起こる。
この窒素の分布状態がメモリセル間で不均一となり、電
流−電圧特性がセル毎に異なってくる。不揮発性半導体
記憶装置では、多数ビットで一括して電子の引き抜き動
作を行うために、電子の引き抜き動作における電流−電
圧特性がメモリセル間で均一でなくてはならない。すな
わち、メモリセル毎に電流−電圧特性がばらつきを持っ
ている場合には、電流が流れにくいセルが完全に消去さ
れるまで電圧を印加し続けると電流が流れ易いセルでは
過消去状態となってしまう。

【０００７】加えて、酸窒化膜がウェット酸化雰囲気中
で酸化されると、酸窒化膜中の窒素にウェット酸化雰囲
気中の水素が結合して、Ｎ−Ｈ結合が形成される。Ｎ−
Ｈ結合は、電子捕獲準位となるため、不揮発性半導体記
憶装置の書換え時の高電界ストレス印加により電子が捕
獲されて、動作時間の低下が加速される。

【０００８】本発明の目的はメモリセル側面からの酸化
の進行を抑えることにより、書換え耐性を向上させ、ま
たトンネル絶縁膜に酸窒化シリコン膜を用いた場合に窒
素の再分布によるメモリセル間の構造ばらつきを低減し
て、均一なデバイス特性を得ることにある。

【０００９】

【課題を解決するための手段】メモリセル側面からの酸
化による構造変化は、浮遊ゲート電極とシリコン基板と
の間の絶縁性を確保するための絶縁膜の形成を、メモリ
セル側壁の酸化シリコン膜を形成した後の熱酸化によっ
て行うのではなく、絶縁膜を堆積によって形成し、続い
て化学機械研磨により第１層目の浮遊ゲート電極（多結
晶シリコン膜）を露出させて、その上に第２層目の浮遊
ゲート電極（多結晶シリコン膜）を堆積することによっ
て達成される。これにより、浮遊ゲート電極からの電子
の引き抜きに用いる浮遊ゲート電極端部のトンネル絶縁
膜厚を増大させることなく、均一なデバイス構造の形成
が可能となる。更に、トンネル絶縁膜に酸窒化膜を用い
た場合に、電子捕獲準位の発生と窒素の再分布が抑制さ
れる。

【００１０】

【発明の実施の形態】

（実施例１）図５，図６に示す工程で参照試料を作製し
た。

【００１１】シリコン基板１をアンモニアと過酸化水素
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を８５０℃で加熱してパイ
ロジェニック酸化し、膜厚９ｎｍのＳｉＯ₂ 膜を形成
し、トンネル絶縁膜４とした（図５（ａ））。

【００１２】減圧化学気相成長法によりモノシランとホ
スフィンを用いて３×１０²⁰cm^-3のリンを含んだ多結晶
シリコン膜５を１００ｎｍだけ堆積し、第１層目の浮遊
ゲート電極を形成し、続いて酸化防止用の窒化シリコン
膜３を堆積した（図５（ｂ))。この後、ドライエッチン
グにより窒化シリコン膜と第１層目の浮遊ゲート電極を
加工した（図５（ｃ））。ソース８形成用にヒ素と硼素
を、ドレイン９形成のためにヒ素とリンをイオン打ち込
みした。続いて、減圧化学気相成長法により膜厚２５０
ｎｍの酸化シリコン膜を堆積した後、第１層目の浮遊ゲ
ート電極側面以外の酸化シリコン膜をドライエッチング
により除去する（図５（ｄ））。

【００１３】この後、ドレイン９側に更にヒ素をイオン
打ち込みした後、参照試料では850℃でパイロジェニッ
ク酸化を行い、ソース８側のシリコン基板上に膜厚３０
ｎｍの酸化シリコン膜を形成した（図６（ａ））。続い
て、第１層目の浮遊ゲート電極上の窒化シリコン膜を熱
燐酸により除去し、第１層目の浮遊ゲート電極表面を露
出させ（図６（ｂ））、その上に第２層目の浮遊ゲート
電極として減圧化学気相成長法によりモノシランとホス
フィンを用いて３×１０²⁰cm^-3のリンを含んだ多結晶シ
リコン膜を堆積した。

【００１４】この後、ドライエッチングにより加工を行
い、Ｔ字型の浮遊ゲート電極５とした（図６（ｃ））。
この後、多結晶シリコン膜上に減圧化学気相成長法によ
り酸化シリコン／窒化シリコン／酸化シリコン積層膜を
堆積して層間絶縁膜６を形成した後、減圧化学気相成長
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成した。更に、硼素とリンとを含んだ
酸化シリコン膜を堆積した後加熱して平坦化した絶縁膜
１０を形成した（図６（ｄ））。

【００１５】この後、図示を省略するが、ソース８，ド
レイン９上にコンタクト穴を開け、その上に電極を形成
してメモリセルを作製した。

【００１６】本発明の効果を確認する試料の作製工程を
図７，図８に示す。

【００１７】シリコン基板１をアンモニアと過酸化水素
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を８５０℃で加熱してパイ
ロジェニック酸化し、膜厚９ｎｍのＳｉＯ₂ 膜を形成
し、トンネル絶縁膜４とした（図７（ａ））。減圧化学
気相成長法によりモノシランとホスフィンを用いて３×
１０²⁰cm^-3のリンを含んだ多結晶シリコン膜を１００ｎ
ｍだけ堆積し、第１層目の浮遊ゲート電極を形成した
（図７（ｂ））。

【００１８】この後、ドライエッチングにより第１層目
の浮遊ゲート電極を加工してから（図７（ｃ））、ソー
ス８形成用にヒ素と硼素を、ドレイン９形成のためにリ
ンとヒ素をイオン打ち込みした。続いて、減圧化学気相
成長法により膜厚２５０nmの酸化シリコン膜を堆積し、
第１層目の浮遊ゲート電極側面以外の酸化シリコン膜を
ドライエッチングにより除去する（図７（ｄ））。

【００１９】この後、ドレイン９側に更にヒ素をイオン
打ち込みした後、膜厚１００ｎｍの酸化シリコン膜を減
圧化学気相成長法によりモノシランと亜酸化窒素とを用
いて７５０℃で堆積した（図８（ａ））。続いて、化学
機械研磨により第１層目の浮遊ゲート電極上の酸化シリ
コン膜を除去して表面を露出させ（図８（ｂ））、その
上に第２層目の浮遊ゲート電極として減圧化学気相成長
法によりモノシランとホスフィンを用いて３×１０²⁰cm
^-3のリンを含んだ多結晶シリコン膜を堆積した。この
後、ドライエッチングにより加工を行い、Ｔ字型の浮遊
ゲート電極５とした（図８（ｃ））。この後、参照試料
と同様にして図８（ｄ）に示す構造を持つメモリセルを
作製した。ここで、化学機械研磨により酸化シリコン膜
を除去する方法としては、発泡ポリウレタンの研磨パッ
ド上で５００ｇ／cm² の荷重で、定盤の回転数を３０回
転／分で行った。化学機械研磨後には、水洗とフッ酸洗
浄とにより残留物とコロイダルシリカとを除去した。

【００２０】この構造の不揮発性半導体記憶装置を用い
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極５への電荷の注入（消去）をFowler-Nordheim
トンネル（Ｆ−Ｎ）電流で行い、浮遊ゲート電極５とド
レイン９との間を用いたＦ−Ｎ電流による電荷の引き抜
きを書き込み動作とした。消去を行う際には、制御ゲー
ト電極７に＋１２Ｖ、ソース８，ドレイン９，基板１を
０Ｖを印加し、しきい値電圧を確認しながら消去を行っ
た。書き込みを行う際には、制御ゲート電極７に−７
Ｖ、ドレイン９に＋３.３Ｖ 、ソース８を開放にして、
基板１を接地し、しきい値電圧を確認しながら書き込み
を行った。前記のメモリセル特性を、１）化学気相成長
法により酸化シリコン膜を堆積後、化学機械研磨で第１
層目の浮遊ゲート電極を露出させた場合２）第１層目の
浮遊ゲート電極上に酸化防止用の窒化シリコン膜を形成
し、熱酸化によりシリコン基板上に酸化膜を形成した
後、熱燐酸で窒化シリコン膜を除去して第１層目の浮遊
ゲート電極を露出させた場合の２種類のメモリセルで比
較した。

【００２１】書き込み特性を図９に示す。書き込み特性
は、本発明により変動が抑えられている。電流駆動能力
を表す特性であるβ、消去時間については違いはなかっ
た。初期の書き込み時間の値は、メモリセル間で違いが
なかった。

【００２２】以上の結果は、本発明によりメモリセル側
面からの酸化の進行を抑えるため、書き込み時に電流の
流れる領域のトンネル絶縁膜厚が増えなかったことによ
ると考えられる。

【００２３】（実施例２）本実施例では、トンネル絶縁
膜４に酸窒化シリコン膜を用いることによる効果を説明
する。

【００２４】トンネル絶縁膜４の形成方法は、シリコン
基板１をパイロジェニック酸化によって膜厚７ｎｍの酸
化膜を形成し、続いて窒素希釈の５％亜酸化窒素ガス
中、１０５０℃で加熱して窒素を導入した。トンネル絶
縁膜４の形成以外の工程は、実施例１と全く同様にし
て、参照試料は図５，図６に、本発明の効果を示す試料
は図７，図８に示す工程で作製した。

【００２５】トンネル絶縁膜４に酸窒化シリコン膜を用
いた場合のメモリセル特性を、 １）化学気相成長法により酸化シリコン膜を堆積後、化
学機械研磨で第１層目の浮遊ゲート電極を露出させた場
合 ２）第１層目の浮遊ゲート電極上に酸化防止用の窒化シ
リコン膜を形成し、熱酸化によりシリコン基板上に酸化
膜を形成した後、熱燐酸で窒化シリコン膜を除去して第
１層目の浮遊ゲート電極を露出させた場合の２種類のメ
モリセルで比較した。測定方法は実施例１と同じであ
る。

【００２６】書き込み特性を図１０に示す。図１０と前
記図９の結果を比べると、従来構造でも酸窒化膜を用い
ることにより書き込み時間の変動を抑制できるが、本発
明によりメモリセル側面からの酸化を抑えたセルでは、
更に書き込み時間の変動が抑制されている。また、初期
の書き込み時間の分布を図１１に示す。酸窒化シリコン
膜をトンネル絶縁膜に用いている図８の結果では、従来
構造と比べ、本発明を用いることによりばらつきが小さ
くなっている。電流駆動能力を表す特性であるβ、消去
時間については違いはなかった。

【００２７】以上の結果は、メモリセル側面からの酸化
の進行を抑えたために、トンネル絶縁膜中の電子捕獲準
位が増大しなかったことにより書き込み時間の増大が抑
制され、また浮遊ゲート電極端部のトンネル絶縁膜部分
での窒素の再分布が生じなかったために構造のばらつき
が起こらなかったことによると考えられる。

【００２８】（実施例３）次に、本発明の実施例を図４
に示す断面を持つＭＯＳトランジスタを用いて説明す
る。

【００２９】シリコン基板１１をアンモニアと過酸化水
素を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表
面酸化膜を除去し、これに続いてフィールド酸化膜１２
を形成した。この後、２種類のゲート絶縁膜１４を形成
した。一つは、シリコン基板１１を８５０℃で加熱して
パイロジェニック酸化し、膜厚９ｎｍのＳｉＯ₂ 膜を形
成し、ゲート絶縁膜１４とした。二つめは、シリコン基
板１１を８５０℃で加熱してパイロジェニック酸化し、
膜厚７ｎｍのＳｉＯ₂ 膜を形成した後、1000℃で１００
％の亜酸化窒素中で加熱して酸窒化し、仕上がり膜厚９
ｎｍのゲート絶縁膜１４とした。

【００３０】続いて、減圧化学気相成長法によりモノシ
ランとホスフィンを用いて３×10²⁰cm^-3のリンを含んだ
多結晶シリコン膜を１００ｎｍだけ堆積し、第１層目の
ゲート電極を形成し、続いて酸化防止用の窒化シリコン
膜を堆積した。この後、ドライエッチングにより第１層
目のゲート電極を加工してから、ソース１８形成のため
にヒ素と硼素を、ドレイン１９形成のためにヒ素とリン
とをイオン打ち込みした。続いて、減圧化学気相成長法
により膜厚２５０ｎｍの酸化シリコン膜を堆積し、第１
層目のゲート電極側面以外の酸化シリコン膜をドライエ
ッチングにより除去する。

【００３１】この後、ドレイン９側に更にヒ素をイオン
打ち込みした後、参照試料では850℃でパイロジェニッ
ク酸化を行い、シリコン基板１１上に膜厚３０ｎｍの酸
化シリコン膜を形成した。続いて、第１層目のゲート電
極上の窒化シリコン膜を熱燐酸により除去し、第１層目
のゲート電極表面を露出させ、その上に第２層目のゲー
ト電極１５として減圧化学気相成長法によりモノシラン
とホスフィンを用いて３×１０²⁰cm^-3のリンを含んだ多
結晶シリコン膜を堆積した。この後、ドライエッチング
により加工を行い、Ｔ字型のゲート電極１５とした。更
に、硼素とリンとを含んだ酸化シリコン膜を堆積した後
加熱して平坦化した絶縁膜２０を形成した。この後ソー
ス１８，ドレイン１９上にコンタクト穴を開け、その上
に電極を形成して、図４に示すようなＭＯＳトランジス
タを作製した。

【００３２】続いて、本発明の効果を確認する試料（Ｍ
ＯＳトランジスタ）の作製方法を説明する。シリコン基
板１１をアンモニアと過酸化水素を含んだ水溶液中に浸
漬した後、フッ酸水溶液中で表面酸化膜を除去し、これ
に続いてフィールド酸化膜１２を形成した。この後、２
種類のゲート絶縁膜１４を形成した。一つは、シリコン
基板１１を８５０℃で加熱してパイロジェニック酸化
し、膜厚９ｎｍのＳｉＯ₂ 膜を形成し、ゲート絶縁膜１
４とした。二つめは、シリコン基板１１を８５０℃で加
熱してパイロジェニック酸化し、膜厚７ｎｍのＳｉＯ₂
膜を形成した後、１０５０℃で１００％の亜酸化窒素中
で加熱して酸窒化し、仕上がり膜厚９ｎｍのゲート絶縁
膜１４とした。

【００３３】減圧化学気相成長法によりモノシランとホ
スフィンを用いて３×１０²⁰cm^-3のリンを含んだ多結晶
シリコン膜を１００ｎｍだけ堆積し、第１層目のゲート
電極を形成した。この後、ドライエッチングにより第１
層目のゲート電極を加工してから、ソース１８形成用に
ヒ素と硼素を、ドレイン９形成のためにリンとヒ素とを
イオン打ち込みをした。続いて、化学気相成長法により
膜厚２５０ｎｍの酸化シリコン膜を堆積し、第１層目の
ゲート電極側面以外の酸化シリコン膜をドライエッチン
グにより除去する。この後、ドレイン９側に更にヒ素を
イオン打ち込みした後、膜厚１００ｎｍの酸化シリコン
膜を減圧化学気相成長法によりモノシランと亜酸化窒素
とを用いて７５０℃で堆積した。続いて、化学機械研磨
により第１層目のゲート電極表面を露出させ、その上に
第２層目のゲート電極として減圧化学気相成長法により
モノシランとホスフィンを用いて３×１０²⁰cm^-3のリン
を含んだ多結晶シリコン膜を堆積した。この後、ドライ
エッチングにより加工を行い、Ｔ字型のゲート電極１５
とした。続いて、参照試料と同様にしてＭＯＳトランジ
スタを作製した。

【００３４】定電流ストレス印加時のゲート電界変動と
電流−電圧特性を １）化学気相成長法により酸化シリコン膜を堆積後、化
学機械研磨で第１層目のゲート電極を露出させた場合 ２）第１層目のゲート電極上に酸化防止用の窒化シリコ
ン膜を形成し、熱酸化によりシリコン基板上に酸化膜を
形成した後、熱燐酸で窒化シリコン膜を除去して第１層
目のゲート電極を露出させた場合の２種類のＭＯＳトラ
ンジスタで比較した。ゲート電界変動は、シリコン基板
１１を０Ｖ、ドレイン１９を＋４Ｖ、ソース１８を開放
にして、ゲート電流が１０ｐＡとなる一定電流ストレス
を印加し、ゲート電界の変動を計測した。

【００３５】パイロジェニック酸化膜をトンネル絶縁膜
に用いたときのゲート電界変動（ゲート電圧とドレイン
電圧の差をゲート絶縁膜厚で割ったもの）を図１２に示
す。側壁からの酸化が進行しないほうが変動が少なくな
っている。

【００３６】次に、シリコン基板１１を０Ｖ，ドレイン
１９を＋４Ｖ，ソース１８を開放にして、ゲート電圧−
ゲート電流特性測定した。電流が１０ｐＡとなる電界の
分布を図１３に示す。電流−電圧特性のばらつきは、側
壁から酸化が進行した構造でゲート絶縁膜に酸窒化シリ
コン膜を適用した場合に著しく大きくなっている。これ
に対し、酸窒化シリコン膜を用いた場合に本発明による
方法で側壁からの酸化を抑えたＭＯＳトランジスタでは
電流−電圧特性のばらつきは酸化シリコン膜をゲート絶
縁膜１４に用いたＭＯＳトランジスタと同レベルまで低
減されている。

【００３７】本実施例３で示した結果は、実施例１，２
に示した結果と対応していると考えられる。

【００３８】不揮発性半導体記憶装置で第２層目の浮遊
ゲート電極とシリコン基板とを、あるいはＭＯＳトラン
ジスタでゲート電極とシリコン基板とを絶縁するための
酸化シリコン膜を形成する際のシリコンを供給する原料
ガスは、モノシラン以外にもジシラン，ジクロロシラ
ン，テトラエトキシシランのどれを用いても同じであっ
た。

【００３９】

【発明の効果】第１層目の浮遊ゲート電極形成後に酸化
シリコン膜を化学気相成長法により堆積し、その後化学
機械研磨により第１層目の浮遊ゲート電極上の酸化シリ
コン膜を除去してから第２層目の浮遊ゲート電極を形成
することにより浮遊ゲート電極端部からの酸化の進行が
抑制できる。これにより、浮遊ゲート電極端部でのトン
ネル絶縁膜厚を増大させること無く、均一なデバイス構
造が形成できる。その結果、書換えを繰り返すことによ
る書き込み時間の増大を抑制できた。また、トンネル絶
縁膜に酸窒化シリコン膜を用いた場合には、書き込み時
間の増大を抑制できるとともに、電流のばらつきを低減
できた。

【図面の簡単な説明】

【図１】Ｎ₂Ｏ を用いてＳｉＯ₂ 膜中に窒素を導入した
膜における酸素と窒素の濃度分布の測定図。

【図２】Ｎ₂Ｏ を用いてＳｉＯ₂ 膜中に窒素を導入した
後、再酸化を行った膜における酸素と窒素の濃度分布の
測定図。

【図３】不揮発性半導体記憶装置のメモリセルの要部断
面図および浮遊ゲート電極端部の拡大図。

【図４】実施例３のＭＯＳトランジスタ部の断面図。

【図５】従来方法による不揮発性半導体記憶装置の形成
工程の説明図。

【図６】従来方法による不揮発性半導体記憶装置の形成
工程の説明図。

【図７】本発明による不揮発性半導体記憶装置の形成工
程の説明図。

【図８】本発明による不揮発性半導体記憶装置の形成工
程の説明図。

【図９】実施例１における不揮発性半導体記憶装置で、
書込み特性の改善効果を示す特性図。

【図１０】実施例２における不揮発性半導体記憶装置
で、書込み特性の改善効果を示す特性図。

【図１１】実施例２における不揮発性半導体記憶装置
で、初期の書き込み時間のばらつきの改善効果を示す特
性図。

【図１２】実施例３におけるＭＯＳトランジスタで、一
定電流ストレス印加時のゲート電界変動の抑制効果を示
す特性図。

【図１３】実施例３におけるＭＯＳトランジスタで、初
期の電流−電圧特性のばらつきを抑制する効果を示す特
性図。

【符号の説明】

１…シリコン基板、２…フィールド酸化膜、４…トンネ
ル絶縁膜、５…浮遊ゲート電極、６…層間絶縁膜、７…
制御ゲート電極、８…ソース、９…ドレイン、１０…絶
縁膜、１１…シリコン基板、１２…フィールド酸化膜、
１４…トンネル絶縁膜、１５…ゲート電極、１８…ソー
ス、１９…ドレイン、２０…絶縁膜。

フロントページの続き (72)発明者 宿利 章二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１導電型を有する半導体基板にトンネル
   絶縁膜を介して設けられた浮遊ゲート電極と、前記浮遊
   ゲート電極上に少なくとも一部分が積層する形で層間絶
   縁膜を介して設けられた制御ゲート電極と、前記半導体
   基板内に互いに分離して設けられた第２導電型のソー
   ス，ドレイン領域を備えた電気的に書換え可能な不揮発
   性半導体記憶装置の製造方法において、前記浮遊ゲート
   電極が複数層からなり、第１層目の浮遊ゲート電極を形
   成後に前記第１層目の浮遊ゲート電極を加工し、前記第
   １層目の浮遊ゲート電極、ならびに前記ソース，ドレイ
   ン領域上に絶縁膜を形成し、続いて前記ソース，ドレイ
   ン領域上に所定の絶縁膜を残したまま前記絶縁膜の一部
   を除去して前記第１層目の浮遊ゲート電極の表面を露出
   させ、露出した前記第１層目の浮遊ゲート電極上に第２
   層目の浮遊ゲート電極を堆積することを特徴とする不揮
   発性半導体記憶装置の製造方法。
2. 【請求項２】請求項１において、前記第１層目の浮遊ゲ
   ート電極、ならびに前記ソース，ドレイン領域上に前記
   絶縁膜を形成後、前記ソース，ドレイン領域上に所定の
   絶縁膜を残したまま前記絶縁膜の一部を除去して前記第
   １層目の浮遊ゲート電極の表面を露出させる方法とし
   て、化学機械研磨を用いる不揮発性半導体記憶装置の製
   造方法。
3. 【請求項３】請求項１において、前記第１層目の浮遊ゲ
   ート電極、ならびに前記ソース，ドレイン領域上に形成
   する前記絶縁膜が酸化シリコン膜である不揮発性半導体
   記憶装置の製造方法。
4. 【請求項４】請求項１または３において、前記第１層目
   の浮遊ゲート電極、ならびに前記ソース，ドレイン領域
   上に形成する酸化シリコン膜が化学気相成長法により形
   成される不揮発性半導体記憶装置の製造方法。
5. 【請求項５】請求項１，３または４において、前記第１
   層目ならびに第２層目の浮遊ゲート電極が多結晶シリコ
   ン膜からなる不揮発性半導体記憶装置の製造方法。
6. 【請求項６】請求項１，３，４または５において、前記
   トンネル絶縁膜が酸化シリコン膜からなる不揮発性半導
   体記憶装置の製造方法。
7. 【請求項７】請求項１，３，４または５において、前記
   トンネル絶縁膜が酸窒化シリコン膜からなる不揮発性半
   導体記憶装置の製造方法。