JPH07245351A

JPH07245351A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JPH07245351A
Application number: JP6036721A
Authority: JP
Inventors: Masahiro Ushiyama; 雅弘牛山; Takashi Kobayashi; 小林　　孝; Toshiyuki Mine; 利之峰
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-08
Filing date: 1994-03-08
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】本発明の目的は、書換え時にゲート絶縁膜に
印加される高電界ストレスに起因する低電界漏洩電流が
小さく、電荷保持特性の優れた不揮発性半導体記憶装置
の製造方法を提供することである。【構成】Ｓｉ／Ｏの原子数比が０．５を越えるＳｉ過
剰な酸化シリコン膜を、窒素を構成元素として含む化合
物中で熱処理してゲート絶縁膜を形成することにより、
バルクＳｉＯ₂中にも窒素を導入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電界漏洩電流が小さ
く、電荷保持特性の優れた不揮発性半導体記憶装置の製
造方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、例えば図１
（ａ）に示すスタック構造を持有している。ここで、１
はシリコン基板、２はフィールド酸化膜、３はソース及
びドレイン電極、４はゲート酸化膜、５は浮遊ゲート電
極、６は層間絶縁膜、７は制御ゲート電極、８はソー
ス、９はドレイン、１０は絶縁膜である。この不揮発性
半導体記憶装置では、ソース８に３．３Ｖ、制御ゲート
電極７に−７Ｖ、ドレイン９を開放、基板１を接地する
ことにより浮遊ゲート電極５に蓄積した電子をソース８
側に引き抜いて情報の書込みを行う。電圧は、それぞれ
１００マイクロ秒幅の単一パルスを用いて印加される。
この方法によれば、浮遊ゲート電極５中の電子がＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流（Ｆ−Ｎ電流）
によってソース８側に引き抜かれ、同時にソース８側か
ら正孔がゲート絶縁膜４中に注入される。

【０００３】

【発明が解決しようとする課題】上記従来の不揮発性半
導体記憶装置では、ゲート絶縁膜４中に注入された正孔
は膜中に捕獲されて新たな準位を形成し、この準位を介
したトンネル電流が８ＭＶ／ｃｍ以下の低電界で増大す
る。図２は不揮発性半導体記憶装置（以下フラッシュメ
モリという。）の電荷保持特性劣化をもたらすゲート絶
縁膜の低電界漏洩電流の発生原理を説明するためのエネ
ルギーバンド図である。図２に示すように低電界漏洩電
流は、陰極側（図左側）から絶縁膜中に生成された準位
にトンネルすることによって流れるものである。この準
位のエネルギーが陰極中の電子と同エネルギーの場合に
トンネル確率が高くなる。また、この準位から陽極まで
の絶縁膜厚が薄いほどトンネル確率は増大する。したが
って、この効果はゲート絶縁膜が薄膜化するほど大きく
なる。フラッシュメモリでは、読出し時の非選択セルで
ゲート絶縁膜（図２中ではＳｉＯ₂と表示）に３ＭＶ／
ｃｍ程度の電界が印加されるため、このような低電界漏
洩電流が電荷保持特性の劣化につながる。

【０００４】このような低電界漏洩電流は、二酸化シリ
コン膜を亜酸化窒素中で加熱することにより抑制できる
ことが、アイイーイーイー・エレクトロン・デバイス・
レターズ１２巻１１号１９９１年（IEEE ELECTRON DEV
ICE LETTERS, Vol.12, No.11, p587, November 1991）
に開示されている。この低電界漏洩電流は、従来のＳｉ
基板の熱酸化膜に比べると小さくなっているものの、電
荷保持特性を保証する充分なレベルには到っていない。

【０００５】本願発明の目的は、低電界漏洩電流を更に
低減して電荷保持特性の向上を図り、信頼性の高いフラ
ッシュメモリの製造方法を提供することにある。

【０００６】

【課題を解決するための手段】上記目的は、Ｓｉ／Ｏ原
子数比が０．５を越える、即ちシリコンリッチな酸化シ
リコン膜を形成後、該酸化シリコン膜を亜酸化窒素処理
して該酸化シリコン膜中に窒素を導入してゲート絶縁膜
とすることにより達成される。

【０００７】

【作用】熱酸化シリコン膜を亜酸化窒素中で加熱して形
成されたゲート絶縁膜の低電界漏洩電流が十分低下しな
い原因について種々の検討を行った。その結果、漏洩電
流は酸化シリコン膜のＳｉ／Ｏの原子数比と関連のある
ことを見出した。図８にＳｉ／Ｏの原子数比と漏洩電流
密度との関係を示す。図８からＳｉ／Ｏの原子数比が
０．５を越え、１未満の範囲、望ましくは０．６から
０．９の範囲とすることにより漏洩電流が小さいことが
わかる。

【０００８】そこで、更に亜酸化窒素中で熱処理後の絶
縁膜中の酸素と窒素の分布を調べた。従来の熱酸化膜を
用いた場合の結果を図３に、Ｓｉ／Ｏの原子数比が０．
５を越える場合について図４に示す。図３から熱酸化膜
（Ｓｉ／Ｏの原子数比が０．５）の場合には絶縁膜とＳ
ｉ基板との界面をピークにして界面から２ｎｍ程度の範
囲に窒素が分布すること、図４からＳｉ／Ｏの原子数比
が０．５を越える場合には絶縁膜とＳｉ基板との界面の
他、絶縁膜中にも窒素が導入されていることがわかる。

【０００９】低電界漏洩電流はゲート絶縁膜の中心付近
に生成する準位を介したトンネル電流と考えられ、低電
界漏洩電流を抑制するためには高電界による準位の発生
を抑えることが必要である。前掲文献中にある亜酸化窒
素による酸窒化の効果は、ＳｉＯ₂中に導入された窒素
がＳｉＯ₂／Ｓｉ界面でＳｉのダングリングボンドを終
端すること、あるいはＳｉＯ₂膜中の歪んだＳｉ−Ｏ結
合を緩和することに起因している。しかし、この方法を
用いた場合、窒素はＳｉＯ₂／Ｓｉ基板界面付近にピー
クを持つ分布をしており（図３）、窒素は膜の中心まで
充分に到っていない。これは、この方法で亜酸化窒素処
理する前の酸化シリコン膜のＳｉ／Ｏの原子数比が０．
５であり、ほとんど全てのＳｉがＯと結合しているため
に亜酸化窒素処理する際に膜中で酸窒化されるＳｉが残
っていないためと考えられる。

【００１０】一方、図４に示すように、Ｓｉ／Ｏ原子数
比が０．５を越える酸化シリコン膜を亜酸化窒素処理し
た場合には窒素が膜中心付近にも導入され、高電界スト
レスを受けた際に、陽極側から正孔が注入されても絶縁
膜中心付近に電荷捕獲中心を発生しにくくなり、低電界
漏洩電流が抑制できると考えられる。

【００１１】そこで次に、化学気相成長法（ＣＶＤ法）
を用い、反応ガスとして例えばＳｉＨ₂Ｃｌ₂、Ｎ₂Ｏ、
ＮＨ₃を用いてＮ₂ＯとＮＨ₃との混合比を制御すること
により酸窒化膜を形成した。しかしながら、この方法で
直接形成した酸窒化膜では高電界ストレス印加時に電流
が流れにくいことがわかった。ＣＶＤ法では膜堆積中に
原料ガスから分解したＨが膜中に混入され、５％近いＨ
が導入される。これにより形成された絶縁膜中のＳｉ−
Ｈ、Ｎ−Ｈ構造は、電子の捕獲中心となり、高電界スト
レス印加により電流低下が起こると考えられる。電流低
下はデバイス特性では書換え時間の増大という問題が生
じる。このＨは、高温アニールにより１％以下に濃度を
減らすことはできるが、Ｈの脱離により膜中にＳｉ、Ｎ
のダングリングボンドを発生し、図５に示すようにＨ濃
度の低下と共に低電界漏洩電流が増大する。このため、
ＣＶＤ法で形成した酸窒化膜のように単に窒素が含まれ
ているだけではゲート絶縁膜としては使えないことがわ
かった。

【００１２】さらに、ＮＨ₃を用いて酸化シリコン膜を
熱窒化することにより、酸窒化膜を形成した。この方法
でも酸化シリコン膜中のＮ量を制御でき、酸化シリコン
膜中に本発明と同じレベルのＮを導入することができ
る。しかしながらこの方法で酸窒化膜を形成した場合に
は、界面特性が劣化するという問題の生じることが判明
した。検討した結果、酸化シリコン膜中で３×１０²⁰ｃ
ｍ^-3のＮを導入する場合にはＳｉＯ₂／Ｓｉ基板界面で
のＮ量が５×１０²¹ｃｍ^-3レベルになってしまい、界面
特性劣化の原因であることがわかった。したがって、界
面でのＮ量を１０²¹ｃｍ^-3以下に抑えたまま、酸化シリ
コン膜中のＮ量を３×１０²⁰ｃｍ^-3レベルにする必要が
有る。

【００１３】また、アイイーイーイー・エレクトロン・
デバイス・レターズ第１３巻、第９号、第４９４頁、１
９９２年（IEEE ELECTRON DEVICE LETTERS, Vol.13, N
o.9,p494, September 1992）には、減圧化学気相成長法
で形成した二酸化シリコン膜を亜酸化窒素処理すること
によりトランジスタの移動度および破壊特性が改善され
ること、この改善効果はＳｉＯ₂／Ｓｉ界面に窒素が導
入されたことによること等が開示されている。しかしな
がら、二酸化シリコン膜（ＳｉＯ₂）を形成するために
Ｓｉ／Ｏの原子数比を０．５に設定した場合の当該比の
変動は数％以内であり、漏洩電流の低減効果は十分には
得られなかった。

【００１４】

【実施例】

（実施例１）次に本発明の実施例を図１（ａ）に示した
メモリセルの断面図を用いて説明する。

【００１５】シリコン基板１の洗浄処理として、アンモ
ニアと過酸化水素を含んだ水溶液中への浸漬、及びこれ
により表面に形成された酸化膜をフッ酸水溶液中で除去
する。引き続き所定のパターン形状を有するフィールド
酸化膜２を形成してから、シリコン基板１を流量１０リ
ットル／分のドライ酸化雰囲気中、８５０℃で加熱して
３ｎｍ厚のＳｉＯ₂膜（図示せず）を形成した。この
後、減圧化学気相成長法により７５０℃で１Ｔｏｒｒの
ガス圧力のもとで、反応ガスとしてＳｉＨ₄を２０ｓｃ
ｃｍ、Ｎ₂Ｏを３００ｓｃｃｍの流量で流してＳｉ／Ｏ
原子数比が０．７５の酸化シリコン膜を形成した。この
酸化シリコン膜を亜酸化窒素中１０００℃で加熱するこ
とにより酸窒化して膜厚が合計で７ｎｍ厚のゲート絶縁
膜を形成した。参照試料としては、減圧化学気相成長法
で成長させる酸化シリコン膜を、７５０℃で１Ｔｏｒｒ
のガス圧力のもとで、反応ガスとしてＳｉＨ₄を２０ｓ
ｃｃｍ、Ｎ₂Ｏを８００ｓｃｃｍの流量で流してＳｉ／
Ｏ原子数比が約０．５の酸化シリコン膜とし、その後亜
酸化窒素で上と同じ熱処理を行ない、合計で７ｎｍ厚と
した。また、窒素を導入しない従来技術の参照試料とし
ては、８５０℃でシリコン基板をパイロジェニック酸化
することにより膜厚７ｎｍの熱酸化膜を形成した。な
お、ガス流量は、Ｈ₂が５００ｓｃｃｍ、Ｏ₂が１０００
０ｓｃｃｍとした。以上のように形成した３種類のゲー
ト絶縁膜４上に、減圧化学気相成長法によりモノシラン
とホスフィンを用いて３×１０²⁰ｃｍ^-3のリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後窒素
雰囲気中９００℃で２０分間加熱して、浮遊ゲート電極
５とした。この後、上記多結晶シリコン膜上に減圧化学
気相成長法により亜酸化窒素とモノシランとを用いてＳ
ｉＯ₂膜を堆積して層間絶縁膜６を形成した後、減圧化
学気相成長法によりモノシランとホスフィンを用いてり
んを含んだ多結晶シリコン膜を２００ｎｍだけ堆積し、
その後窒素雰囲気中９００℃で２０分間加熱することに
より制御ゲート電極７を形成し、その後ゲート加工を行
なってから、ソース８、ドレイン９を形成した。更に、
硼素とリンとを含んだ酸化シリコン膜を堆積した後加熱
して平坦化した絶縁膜１０を形成した。この後ソース、
ドレイン上にコンタクト穴を開け、その上に電極３を形
成して、図１（ａ）に示すようなメモリセルを作製し
た。

【００１６】この構造の不揮発性半導体記憶装置を用い
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース、ドレイン、基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３．３Ｖ、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。上記のメ
モリセル特性を、ゲート絶縁膜に膜厚７ｎｍのパイロジ
ェニックＳｉＯ₂膜を用いたメモリセル、Ｓｉ／Ｏ原子
数比が約０．５のＳｉＯ₂膜を形成した後、亜酸化窒素
中で上と同様に処理して形成した膜厚７ｎｍのゲート絶
縁膜を用いたメモリセルと比較した。書込み特性を図６
に示す。パイロジェニックＳｉＯ₂膜と比較すると、窒
素導入により書込み時間の変動は改善されるが、Ｓｉ／
Ｏの原子数比が０．５の膜を用いてもＳｉ／Ｏの原子数
比が０．５より大きい膜を用いても書込み時間の変動に
差がなかった。また、消去特性、βについては３つのメ
モリセルとも差がなかった。一方、電荷保持特性に関し
ては、１０⁶回書換え後のしきい値電圧の変動に関する
加速試験から、３ＭＶ／ｃｍ印加時の電荷保持寿命を求
めると、パイロジェニックＳｉＯ₂膜を用いた場合は５
年、Ｓｉ／Ｏ原子数比が０．５の酸化シリコン膜を用い
た場合が１０年、Ｓｉ／Ｏ原子数比が０．５より大きい
酸化シリコン膜を用いた場合が３０年と改善された。

【００１７】なお、実施例では亜酸化窒素を用いたがこ
の他に、一酸化窒素、二酸化窒素を用いることができ
る。また、Ｓｉ／Ｏの原子数比が０．５を越える酸化
シリコン膜をＳｉ／Ｏの原子数比が０．５の第２の酸化
シリコン膜上に形成しておくことにより、製造工程は増
えるが、直接Ｓｉ／Ｏの原子数比が０．５を越える酸化
シリコン膜を形成した場合に比べてＳｉ基板とゲート絶
縁膜との界面の平坦性が良よく、デバイス特性が向上す
る、またデバイス間での特性変動が小さくなる等の効果
がある。

【００１８】また、Ｓｉ／Ｏの原子数比が０．５を越え
る酸化シリコン膜を形成した後、アンモニアを含む雰囲
気中で加熱し、続いて酸素を構成元素とする化合物を含
む雰囲気中で加熱することによりゲート絶縁膜を形成す
ることもできる。これにより、膜中に導入する窒素量の
制御が容易となり、デバイスを形成するプロセス全体で
の熱処理条件に合わせて最適な窒素量にすることができ
る。但し、アンモニアを用いた場合にはＨが混入される
ため、Ｈ除去のための酸化雰囲気中での加熱が必要とな
る。

【００１９】（実施例２）本発明による他の実施例を図
１（ｂ）に示したキャパシタの断面図を用いて説明す
る。シリコン基板１上に、減圧化学気相成長法により７
５０℃で１Ｔｏｒｒのガス圧力のもとで、反応ガスとし
てＳｉＨ₄を２０ｓｃｃｍ、Ｎ₂Ｏを８００ｓｃｃｍの流
量で流してＳｉ／Ｏ原子数比が約０．５の酸化シリコン
膜を膜厚３ｎｍだけ堆積し、その後同一炉内で連続し
て、減圧化学気相成長法により７５０℃で１Ｔｏｒｒの
ガス圧力のもとで、反応ガスとしてＳｉＨ₄を２０ｓｃ
ｃｍ、Ｎ₂Ｏを３００ｓｃｃｍの流量に変えてＳｉ／Ｏ
原子数比が０．７５の酸化シリコン膜（膜厚３ｎｍ）を
形成した。この酸化シリコン膜を亜酸化窒素中１０００
℃で加熱することにより酸窒化して絶縁膜厚を合計で７
ｎｍ厚とした。参照試料としては、減圧化学気相成長法
により７５０℃で１Ｔｏｒｒのガス圧力のもとで、反応
ガスとしてＳｉＨ₄を２０ｓｃｃｍ、Ｎ₂Ｏを８００ｓｃ
ｃｍの流量で流してＳｉ／Ｏ原子数比が約０．５の酸化
シリコン膜（膜厚６ｎｍ）とし、その後亜酸化窒素で上
と同じ熱処理を行ない、合計で７ｎｍ厚とした。以上の
ようにして形成した２種類のゲート絶縁膜上に、減圧化
学気相成長法によりモノシランを用いて２００ｎｍ厚の
多結晶シリコン膜を堆積した。続いて、窒素ガス中、９
００℃で３０分加熱したあと、イオン打ち込みによりド
ーズ量７×１０¹⁵ｃｍ^-2のリンを導入し、その後窒素雰
囲気中９００℃で２０分間加熱し、図１（ｂ）に示すよ
うなキャパシタを作成した。この構造のキャパシタを用
いて、高電界ストレス印加前の低電界漏洩電流と高電界
ストレスによる低電界漏洩電流の増大を評価した。ゲー
ト面積３００×３００μｍ²のキャパシタにゲート負電
圧で電流−電圧特性を測定した。ストレス前の６ＭＶ／
ｃｍでの電流密度は３×１０^-12Ａ／ｃｍ²となった。本
試料と同様にして作製した膜中のＨ濃度を２次イオン質
量分析により求めたところ、０．２％であった。図５の
従来例と比較すると、１／３０以下に低減された。一定
電流ストレス１０ｍＡ／ｃｍ²を７００秒印加して７Ｃ
／ｃｍ²の電荷注入を行ない、その後で電流−電圧特性
を測定した。その結果を図７に示す。Ｓｉ過剰の酸化シ
リコン膜（本技術）を用いることにより、６ＭＶ／ｃｍ
では低電界漏洩電流が１／３程度に減少している。した
がって、実施例１に示した電荷保持特性の向上はこのよ
うな低電界漏洩電流の低減に起因したものと考えられ
る。

【００２０】本発明の効果が有効なＳｉ／Ｏ原子数比と
しては、０．５を越え１未満の範囲である。図８に示す
ように高電界ストレス後の６ＭＶ／ｃｍでの電流値がＳ
ｉ／Ｏ原子数比に依存しており、Ｓｉ／Ｏ比が０．５を
越え１未満の範囲、特に０．６から０．９の範囲で電流
低減効果が見られる。

【００２１】本発明の効果は、酸化シリコン膜厚が１．
５ｎｍから６．５ｎｍの範囲で特に有効である。図９に
示すように膜厚６．５ｎｍ以上にすると、膜厚が厚いた
めに低電界漏洩電流が抑制され、膜質の違いによる差が
現れなくなる。一方、１．５ｎｍ以下ではＳｉ／Ｏ＝
０．５で形成した膜でも界面でのＮピークの裾が絶縁膜
中に延びることにより膜中でＮ量が多くなり、Ｓｉ過剰
にする効果が現れなくなる（図１０）。

【００２２】本発明の効果は、酸化シリコン膜（４００
ｎｍ×４００ｎｍ領域）の表面粗さ（最高最低位置の
差）として１ｎｍ以下、特に０．３ｎｍ以下にすること
により有効である。

【００２３】本発明の効果は、亜酸化窒素の代わりに一
酸化窒素、二酸化窒素を用いても同様に達せられる。ま
た、アンモニアで窒素導入した場合にはその後で酸化す
ることにより同様な効果が得られる。

【００２４】

【発明の効果】本発明によれば、高電界ストレスによる
ゲート絶縁膜の低電界漏洩電流を抑制することができ、
電荷保持特性の良好なフラッシュメモリの製造方法を提
供することができる。

【図面の簡単な説明】

【図１】（ａ）はフラッシュメモリの断面図、（ｂ）は
キャパシタの断面図である。

【図２】フラッシュメモリの電荷保持特性劣化をもたら
すゲート絶縁膜の低電界漏洩電流の発生原理を説明する
エネルギーバンド図で、（ａ）はゲート絶縁膜の膜厚が
６ｎｍの場合、（ｂ）はゲート絶縁膜の膜厚が９ｎｍの
場合である。

【図３】従来技術によって亜酸化窒素を用いてＳｉＯ₂
膜中に窒素を導入した膜の二次イオン質量分析の結果で
ある。

【図４】Ｓｉ／Ｏ原子数比が０．７５の酸化シリコン膜
を亜酸化窒素処理した膜の二次イオン質量分析結果であ
る。

【図５】従来技術によりＮを導入した酸化シリコン膜を
ゲート絶縁膜に使用したＭＯＳキャパシタの６ＭＶ／ｃ
ｍでの高電界ストレス印加前の電流密度の膜中Ｈ濃度依
存性を示す図である。

【図６】実施例１における不揮発性半導体記憶装置にお
いて、Ｓｉ／Ｏ原子数比が０．７５の酸化シリコン膜を
亜酸化窒素処理した膜をゲート絶縁膜に用いることによ
る書込み特性の改善効果を示す図である。

【図７】実施例２におけるキャパシタにおいて、Ｓｉ／
Ｏ原子数比が０．７５の酸化シリコン膜を亜酸化窒素処
理した膜をゲート絶縁膜に用いることによる低電界漏洩
電流の低減効果を示す図である。

【図８】Ｓｉ／Ｏ原子数比を０．５〜１．４の間で変化
させたときの高電界ストレスにより発生する６ＭＶ／ｃ
ｍでの電流の低減効果を示す図である。

【図９】Ｓｉ／Ｏ原子数比が０．７５の酸化シリコン膜
を亜酸化窒素処理した膜において、７Ｃ／ｃｍ²の電荷
注入を行った場合の６ＭＶ／ｃｍでの漏洩電流の酸化シ
リコン膜依存性を示す図である。

【図１０】Ｓｉ／Ｏ原子数比が０．７５の酸化シリコン
膜を亜酸化窒素処理した膜において、膜中Ｎピーク濃度
の下地酸化シリコン膜厚依存性を示す図である。

【符号の説明】

１…シリコン基板、２…フィールド酸化膜、３…電
極、４…ゲート絶縁膜、５…浮遊ゲート電極、６…層間
絶縁膜、７…制御ゲート電極、８…ソース、９…ドレイ
ン、１０…絶縁膜。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板にゲート絶
縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極上に少なくとも一部分が積層する形で層間絶縁
膜を介して設けられた制御ゲート電極と、半導体基板内
に互いに分離して設けられた第２導電型のソース、ドレ
イン領域を備えた電気的に書換え可能な不揮発性半導体
記憶装置の製造方法において、Ｓｉ／Ｏの原子数比が
０．５を越える酸化シリコン膜を形成する工程と、該酸
化シリコン膜を窒素を構成元素とする化合物を含む雰囲
気中で加熱することによりゲート絶縁膜を形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。
【請求項２】請求項１記載の不揮発性半導体記憶装置の
製造方法において、上記酸化シリコン膜はＳｉ／Ｏの原
子数比が０．５の第２の酸化シリコン膜上に形成される
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】請求項１又は２記載の不揮発性半導体記憶
装置の製造方法において、上記窒素を構成元素とする化
合物が亜酸化窒素、一酸化窒素、二酸化窒素のいずれか
であることを特徴とする不揮発性半導体記憶装置の製造
方法。
【請求項４】請求項２記載の不揮発性半導体記憶装置の
製造方法において、上記半導体基板はシリコン基板であ
り、上記第２の酸化シリコン膜は、該シリコン基板を熱
酸化して形成されることを特徴とする不揮発性半導体記
憶装置の製造方法。
【請求項５】請求項１乃至４の何れかに記載の不揮発性
半導体記憶装置の製造方法において、上記酸化シリコン
膜は化学気相成長法を用いて形成されることを特徴とす
る不揮発性半導体記憶装置の製造方法。
【請求項６】請求項２記載の不揮発性半導体記憶装置の
製造方法において、上記酸化シリコン膜及び上記第２の
酸化シリコン膜は、化学気相成長法を用いて形成される
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】請求項１記載の不揮発性半導体記憶装置の
製造方法において、上記窒素を構成元素とする化合物は
アンモニアであり、上記雰囲気中で加熱する工程の後、
続いて酸素を構成元素とする化合物を含む雰囲気中で加
熱する工程を有することを特徴とする不揮発性半導体記
憶装置の製造方法。
【請求項８】請求項１乃至７の何れかに記載の不揮発性
半導体記憶装置の製造方法において、上記Ｓｉ／Ｏの原
子数比は、０．６から０．９の範囲の値であることを特
徴とする不揮発性半導体記憶装置の製造方法。