JPH09213906A

JPH09213906A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH09213906A
Application number: JP8122149A
Authority: JP
Inventors: Mitsuteru Iijima; 光輝飯島; Hiroyuki Inoue; 博之井上
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-11-30
Filing date: 1996-04-19
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】ＤＲＡＭメモリセルを微細化しても、トンネ
ル形状のストレージ電極の形状不良が発生しないように
する。【解決手段】第１のラインパターンに側壁１２を形成
すると同時に第１のラインパターン間を自己整合的に分
離し、この後に第１のラインパターンと交差する第２の
ラインパターンのフォトレジスト４３をマスクとして多
結晶シリコン膜１２、４２を除去する。そして、ウエッ
トエッチングで多結晶シリコン膜９、１２、４２に取り
囲まれたシリコン酸化膜を除去してトンネル形状の空洞
１４を形成する。さらに、フォトレジスト４３をマスク
として残る多結晶シリコン膜１２、９を除去することに
より、２つのラインパターンの交差部分にトンネル形状
のストレージ電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、ストレージ電極の形状を
トンネル形状（筒状）等に加工しキャパシタ蓄積容量を
大きくしたＤＲＡＭ（Dynamic Random Access Memory）
などの半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭなどの半導体記憶装置で
は、記憶容量の大容量化および高集積化に伴い、メモリ
セル１個当たりの占有面積が小さくなってきた。そこ
で、例えば１トランジスタ／１キャパシタ型のＤＲＡＭ
メモリセルでは、キャパシタをスタック型にするととも
に、キャパシタの一方の電極を円筒（クラウン）型また
はフィン型にすることで、記憶保持に必要なキャパシタ
容量を確保することが知られている。

【０００３】一方、キャパシタを円筒型またはフィン型
に加工するには多くの工程を行わなければならず、製造
に長時間を要するとともに製造コストが高くなってしま
うという欠点がある。そこで、比較的少ない工程数で製
造できるキャパシタ容量の大きなＤＲＡＭとして、例え
ば特開平４−２９８０７４号公報に記載されているよう
に、トンネル形状に加工されたストレージ電極を有する
ＤＲＡＭが提案されている。

【０００４】このＤＲＡＭについて、図２７を参照して
説明する。図２７において、シリコン基板１０１はＬＯ
ＣＯＳ法で形成されたフィールド酸化膜１０２で素子分
離されており、フィールド酸化膜１０２で囲まれた活性
領域には、ゲート電極１０３およびソース・ドレインと
なる一対の不純物拡散層１０４、１０５を有するＭＯＳ
トランジスタが形成されている。不純物拡散層１０４に
はビット線１０６が接続されており、ＢＰＳＧ膜からな
る平坦化された絶縁膜１０７が全面を覆っている。ま
た、不純物拡散層１０５に達するコンタクト孔が多結晶
シリコン膜１０８の柱電極で埋め込まれている。

【０００５】絶縁膜１０７上には、多結晶シリコン膜１
０８の柱電極と接続された多結晶シリコン膜１０９が形
成されており、この多結晶シリコン膜１０９と多結晶シ
リコン膜１１２とでストレージ電極のトンネル部分が構
成されている。多結晶シリコン膜１０９、１１２の表面
はキャパシタ誘電体膜１１５で被覆されており、さらに
このキャパシタ誘電体膜１１５を介して多結晶シリコン
膜１０９、１１２と対向するセルプレート電極としての
多結晶シリコン膜１１６がパターン形成されている。こ
のようにストレージ電極がトンネル部分を有するＤＲＡ
Ｍでは、トンネル部分に電荷を蓄積することできてキャ
パシタ容量が大きい。

【０００６】上記公報によるＤＲＡＭの製造方法では、
多結晶シリコン膜１０９上にシリコン酸化膜をラインパ
ターンに形成し、さらにこのシリコン酸化膜上の全面に
多結晶シリコン膜１１２を形成する。そして、多結晶シ
リコン膜１１２上に各メモリセル毎のストレージ電極の
パターンを有するフォトレジストを形成し、このフォト
レジストをマスクとしてまず多結晶シリコン膜１１２だ
けをエッチング除去して多結晶シリコン膜１０９上のシ
リコン酸化膜を部分的に露出させる。しかる後、ウエッ
トエッチングによりシリコン酸化膜を除去して多結晶シ
リコン膜１０９、１１２で囲まれた部分を空洞としてか
ら、上記フォトレジストで多結晶シリコン膜１０９を除
去し、ストレージ電極を各メモリセル毎に分断する。

【０００７】

【発明が課題しようとする課題】しかし、上述のトンネ
ル形状のストレージ電極を有するＤＲＡＭの製造方法に
は、以下のような問題があった。

【０００８】上述したように、上記公報によるＤＲＡＭ
の製造方法では、多結晶シリコン膜１０９上に形成した
シリコン酸化膜をラインパターンに形成するためのフォ
トレジスト（以下、「第１のフォトレジスト」という）
のフォトリソグラフィ工程と、各メモリセル毎のストレ
ージ電極のパターンを有するフォトレジスト（以下、
「第２のフォトレジスト」という）をパターニングする
ためのフォトリソグラフィ工程との２回のフォトリソグ
ラフィ工程が必要となる。

【０００９】従って、第１、第２のフォトレジストのパ
ターンの合わせずれ余裕を考慮すると、第１のフォトレ
ジストのパターンを第２のフォトレジストのパターンよ
りも十分に小さくしなければならないが、この場合に
は、トンネル部分に大きな空洞を形成することができ
ず、キャパシタ容量を大幅に増大させることができな
い。よって、メモリセルの微細化が進行したときに、ソ
フトエラーに耐え得るだけのキャパシタ容量を得ること
ができなくなり、ＤＲＡＭの信頼性が劣化してしまうと
いう問題があった。

【００１０】一方、キャパシタ容量の増大を図るため
に、第１、第２のフォトレジストのパターンの合わせず
れ余裕を小さくし、大きな空洞を形成するようにする
と、ストレージ電極の形状不良が発生するおそれが非常
に高くなってしまう。この点について、図２８および図
２９を参照して説明する。図２８（ａ）（ｂ）および図
２９は、第２のフォトレジスト１１３のパターンが第１
のフォトレジストのパターンに対してワード線方向と交
差する方向にずれてストレージ電極の形状不良が発生し
たときの様子を示す断面図および平面図である。なお、
図２９のＸ−Ｘ線での断面図が図２８（ａ）に相当する

【００１１】これらの図に示すように、第２のフォトレ
ジスト１１３のパターンが第１のフォトレジストのパタ
ーン（シリコン酸化膜１１０と同じパターン）に対して
ワード線方向と直交する方向に一定以上ずれると、スト
レージ電極がトンネル形状に形成されない（すなわち、
空洞１１４ａが多結晶シリコン膜１０９と多結晶シリコ
ン膜１１２とで完全に取り囲まれない）。このようなス
トレージ電極の形状不良が発生すると、ストレージ電極
に蓄積される電荷量が減少し、結果的に、この場合にも
キャパシタ容量を大幅に増大させることができない。

【００１２】つまり、上述したような電荷蓄積量が比較
的多い例えばトンネル形状等のストレージ電極を有する
ＤＲＡＭの製造方法によっては、メモリセルの微細化
と、十分なキャパシタ容量の確保との両立ができないと
いう問題があった。

【００１３】そこで、本発明の目的は、例えばトンネル
形状等のストレージ電極を有するＤＲＡＭなどの半導体
記憶装置に関して、メモリセルを微細化した場合であっ
てもストレージ電極の形状不良が発生しない半導体記憶
装置及びその製造方法を提供することである。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本願の請求項１の半導体記憶装置の製造方法は、メ
モリセルがトランジスタとキャパシタとから構成されて
おり、前記キャパシタのストレージ電極がトンネル形状
に形成された半導体記憶装置の製造方法において、半導
体基板の上に前記トランジスタを形成する工程と、前記
トランジスタの上層に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、前記トランジスタのソースお
よびドレインの一方と接続される第１の導電膜を形成す
る工程と、前記第１の導電膜の上に、前記第１の絶縁膜
とは異なる材料からなる第２の絶縁膜および第２の導電
膜を形成する工程と、前記第１の導電膜、前記第２の絶
縁膜および前記第２の導電膜のうち少なくとも前記第２
の絶縁膜および前記第２の導電膜を第１のラインパター
ンに加工する工程と、第３の導電膜を全面に形成する工
程と、前記第３の導電膜をエッチバックすることによ
り、少なくとも前記第２の導電膜および前記第２の絶縁
膜の側面に前記第３の導電膜の側壁パターンを形成する
工程と、前記第１のラインパターンと交差する第２のラ
インパターンのエッチングマスクを用い、この第２のラ
インパターン間において前記第２の絶縁膜が露出するま
で前記第２の導電膜をエッチング除去する工程と、前記
第１の絶縁膜をエッチング保護膜として等方性エッチン
グを施すことにより、前記第１のラインパターンに加工
された前記第２の絶縁膜を除去する工程と、前記第２の
ラインパターンのエッチングマスクを用い、この第２の
ラインパターン間に残存する前記第１および第３の導電
膜をエッチング除去する工程と、前記第１のラインパタ
ーンと前記第２のラインパターンとの交差部分に残存す
る前記第１、第２および第３の導電膜からなるトンネル
形状のストレージ電極の表面をキャパシタ誘電体膜で被
覆する工程と、前記キャパシタ誘電体膜を介して前記ス
トレージ電極と対向するセルプレート電極としての第４
の導電膜をパターン形成する工程とを有する。

【００１５】本願の請求項２の半導体記憶装置は、平面
形状が略多角形である第１の導電膜と、前記第１の導電
膜と対向する位置に設けられた第２の導電膜と、前記多
角形の各辺毎に前記第１の導電膜および前記第２の導電
膜と接続された第３の導電膜とを有しており、前記第
１、第２および第３の導電膜で囲まれた領域の前記多角
形の少なくとも１つの頂点に対応した位置およびその近
傍に開口部が形成された前記キャパシタのストレージ電
極と、前記ストレージ電極の表面を被覆するキャパシタ
誘電体膜と、前記キャパシタ誘電体膜を介して前記スト
レージ電極と対向するセルプレート電極とを備えてい
る。

【００１６】また、本願の請求項３の半導体記憶装置の
製造方法は、半導体基板の上に前記トランジスタを形成
する工程と、前記トランジスタの上層に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の上に、前記トラン
ジスタのソースおよびドレインの一方と接続される第１
の導電膜を形成する工程と、前記第１の導電膜の上に、
前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜
および第２の導電膜を形成する工程と、前記第１の導電
膜、前記第２の絶縁膜および前記第２の導電膜のうち少
なくとも前記第２の導電膜および前記第２の絶縁膜を、
各メモリセル毎に平面形状が略多角形であるストレージ
電極のパターンに加工する工程と、第３の導電膜を全面
に形成する工程と、前記第３の導電膜をエッチバックす
ることにより、少なくとも前記第２の導電膜および前記
第２の絶縁膜の側面に前記第３の導電膜の側壁パターン
を形成する工程と、前記多角形の少なくとも１つの頂点
に対応した位置およびその近傍において前記第２の導電
膜および前記第３の導電膜が露出するようなエッチング
マスクを用い、前記第２の絶縁膜が露出するまで前記第
２の導電膜および前記第３の導電膜をエッチング除去す
る工程と、前記第１の絶縁膜をエッチング保護膜として
等方性エッチングを施すことにより、前記第２の絶縁膜
を除去する工程と、残存する前記第１、第２および第３
の導電膜からなり、前記第１、第２および第３の導電膜
で囲まれた領域の前記多角形の少なくとも１つの頂点に
対応した位置およびその近傍に開口部が形成されたスト
レージ電極の表面をキャパシタ誘電体膜で被覆する工程
と、前記キャパシタ誘電体膜を介して前記ストレージ電
極と対向するセルプレート電極としての第４の導電膜を
パターン形成する工程とを有する。

【００１７】また、本願の請求項４の半導体記憶装置の
製造方法は、半導体基板の上に前記トランジスタを形成
する工程と、前記トランジスタの上層に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の上に、前記トラン
ジスタのソースおよびドレインの一方と接続される第１
の導電膜を形成する工程と、前記第１の導電膜の上に、
前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜
および第２の導電膜を形成する工程と、前記第１の導電
膜、前記第２の絶縁膜および前記第２の導電膜のうち少
なくとも前記第２の導電膜および前記第２の絶縁膜を、
各メモリセル毎に平面形状が略多角形であるストレージ
電極のパターンに加工する工程と、第３の導電膜を全面
に形成する工程と、前記第３の導電膜をエッチバックす
ることにより、少なくとも前記第２の導電膜および前記
第２の絶縁膜の側面に前記第３の導電膜の側壁パターン
を形成する工程と、エッチングマスクを用いずに、前記
多角形の少なくとも１つの頂点に対応した位置およびそ
の近傍において前記第２の絶縁膜が露出するまで、前記
第２の導電膜および前記第３の導電膜をエッチング除去
する工程と、前記第１の絶縁膜をエッチング保護膜とし
て等方性エッチングを施すことにより、前記第２の絶縁
膜を除去する工程と、残存する前記第１、第２および第
３の導電膜からなり、前記第１、第２および第３の導電
膜で囲まれた領域の前記多角形の少なくとも１つの頂点
に対応した位置およびその近傍に開口部が形成されたス
トレージ電極の表面をキャパシタ誘電体膜で被覆する工
程と、前記キャパシタ誘電体膜を介して前記ストレージ
電極と対向するセルプレート電極としての第４の導電膜
をパターン形成する工程とを有する。

【００１８】本発明の一態様においては、前記多角形が
直角および鋭角のいずれかの頂点を少なくとも１つ有し
ている。

【００１９】本発明の一態様においては、前記第１の絶
縁膜と前記第１の導電膜との間に、前記第１の絶縁膜と
は異なる材料からなる第３の絶縁膜を形成し、前記第２
の絶縁膜を除去する工程において前記第３の絶縁膜を同
時に除去する。

【００２０】本発明の一態様においては、前記開口部を
前記多角形の総ての頂点に対応した位置およびその近傍
に設ける。

【００２１】本発明の一態様においては、前記トランジ
スタを形成する工程と前記第１の絶縁膜を形成する工程
との間に、前記トランジスタのソースおよびドレインの
他方と接続されるビット線を形成する工程をさらに有す
る。

【００２２】本発明の一態様においては、前記第２の絶
縁膜および第２の導電膜を形成する工程において、前記
第２の絶縁膜と前記第２の導電膜との積層構造を２以上
形成する。

【００２３】また、本願の請求項１０の半導体記憶装置
の製造方法は、半導体基板上に第１の絶縁膜を形成する
第１の工程と、前記第１の導電膜上に第１の絶縁膜とは
異なるエッチングレートを有する材料からなる第２の絶
縁膜を形成する第２の工程と、前記第２の絶縁膜上に第
２の導電膜を形成する第３の工程と、第２の導電膜、前
記第２の絶縁膜及び前記第１の導電膜をパターン形成す
る第４の工程と、前記パターン形成された半導体基板上
に第３の導電膜を形成する第５の工程と、エッチング法
により前記第３の導電膜をエッチングすることにより、
前記第２の導電膜、前記第２の絶縁膜及び前記第１の導
電膜の側壁に残存する前記第３の導電膜からなる第３の
サイドウォール絶縁膜を形成する第６の工程と、等方性
エッチング法により前記第２の絶縁膜を除去することに
より、前記第１、第２、第３の導電膜からなるキャパシ
タの上部又は下部電極を形成する第７の工程とを有す
る。

【００２４】本発明の一態様においては、前記第７の工
程後に、前記第１、第２、第３の導電膜上に誘電体膜を
形成する第８の工程と、前記誘電体膜上に第４の導電膜
を形成する第９の工程とを更に具備する。

【００２５】本発明の一態様においては、第５の工程
は、前記第１導電膜、前記第２の絶縁膜及び前記第２の
導電膜のうち少なくとも前記第２の導電膜及び前記第２
の絶縁膜を、平面状が略多角形であるパターン形成を行
う工程を含む。

【００２６】本発明の一態様においては、前記第６の工
程後から前記第７の工程前の間に、前記多角形の少なく
とも１つの頂点に対応した位置及びその近傍において前
記第２の導電膜及び前記第３の導電膜が露出するような
エッチングマスクを用い、前記第２の絶縁膜が露出する
まで前記第２の導電膜及び前記第３の導電膜をエッチン
グ除去工程を更に含む。

【００２７】本発明の一態様においては、前記第６の工
程後から前記第７の工程前の間に、エッチングマスクを
用いずに、前記多角形の少なくとも１つの頂点に対応し
た位置及びその近傍において前記第２の絶縁膜が露出す
るまで、前記第２の導電膜及び前記第３の導電膜をエッ
チング除去工程を更に含む。

【００２８】本発明の一態様においては、前記多角形
が、直角及び鋭角のいずれかの頂点を少なくとも１つを
有している。

【００２９】本発明の一態様においては、前記第２の絶
縁膜及び前記第２の導電膜を形成する工程において、前
記第２の絶縁膜と前記第２の導電膜との積層構造を２以
上形成する。

【００３０】請求項１の半導体記憶装置の製造方法によ
ると、第１のラインパターンに第３の導電膜からなる側
壁を形成して第２の絶縁膜の周りを導電膜で取り囲み、
この後に第１のラインパターンと交差する第２のライン
パターンのエッチングマスクでエッチングを行うことに
より、２つのラインパターンの交差部分にトンネル形状
のストレージ電極を形成することができる。このため、
第２のラインパターンが第１のラインパターンに対して
ずれたとしても、常にストレージ電極をトンネル形状に
形成することができ、ストレージ電極の形状不良が生じ
ることがない。なお、第１のラインパターン間の第１の
導電膜を除去するのは、第２の絶縁膜および第２の導電
膜を第１のラインパターンに加工するのに引き続いて同
じエッチングマスクを用いて行ってもよく、第３の導電
膜の側壁パターンを形成する際のエッチング工程で自己
整合的に行ってもよい。

【００３１】請求項２の半導体記憶装置によると、平面
形状が略多角形に形成されたストレージ電極の各辺毎
に、対向する一対の導電膜である第１、第２の導電膜
と、側壁導電膜となる第３の導電膜とが接続されてお
り、ストレージ電極での蓄積電荷容量を多くすることが
できる。

【００３２】請求項３の半導体記憶装置の製造方法によ
ると、第２の絶縁膜の周りを平面形状が略多角形である
ストレージ電極を構成する導電膜で取り囲み、この後に
上記多角形の少なくとも１つの頂点に対応した位置およ
びその近傍において第２の導電膜および第３の導電膜が
露出するエッチングマスクでエッチングを行うことによ
り、第２の絶縁膜を取り囲む導電膜に少なくとも１つの
開口部を形成する。そして、この開口部を用いて等方性
エッチングを行って第２の絶縁膜を除去することで、中
空領域を有するストレージ電極を形成できる。この中空
領域のパターンは１回のエッチングで決定されるため、
エッチングの合わせずれによるストレージ電極の形状不
良が生じることがない。なお、ストレージ電極が形成さ
れる領域以外の領域の第１の導電膜を除去するのは、第
２の絶縁膜および第２の導電膜をストレージ電極のパタ
ーンに加工するのに引き続いて同じエッチングマスクを
用いて行ってもよく、第３の導電膜の側壁パターンを形
成する際のエッチング工程で自己整合的に行ってもよ
い。

【００３３】また、ストレージ電極の形状が、第２の絶
縁膜および第２の導電膜をストレージ電極のパターンに
加工するためのエッチングと、第３の導電膜の側壁パタ
ーンを形成するためのエッチングとで一義的に決定され
るので、ストレージ電極間の寸法を最小限にまで縮小す
ることができ、ストレージ電極の表面積を大きくするこ
とができる。

【００３４】請求項４の半導体記憶装置の製造方法によ
ると、第２の絶縁膜の周りを平面形状が略多角形である
ストレージ電極を構成する導電膜で取り囲み、この後に
エッチングマスクを用いずに、上記多角形の少なくとも
１つの頂点に対応した位置およびその近傍において第２
の絶縁膜が露出するまでエッチングを行うことにより、
第２の絶縁膜を取り囲む導電膜に少なくとも１つの開口
部を形成する。そして、この開口部を用いて等方性エッ
チングを行って第２の絶縁膜を除去することで、中空領
域を有するストレージ電極を形成できる。この中空領域
のパターンは１回のエッチングで決定されるため、エッ
チングの合わせずれによるストレージ電極の形状不良が
生じることがない。

【００３５】また、上記開口部を形成するのにエッチン
グマスクを用いないので、エッチングマスクとしてフォ
トレジスト等を塗布し、フォトリソグラフィ等でパター
ニングする工程が不要になるので、製造工程数を削減す
ることができる。

【００３６】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。

【００３７】まず、本発明をトンネル形状のストレージ
電極を有するＤＲＡＭの製造に適用した第１の実施形態
につき、図１〜図８に基づいて説明する。

【００３８】図１〜図４は、本発明の第１の実施形態の
ＤＲＡＭの製造方法を工程順に示した断面図であり、図
５〜図７は同じく平面図である。なお、これらの図にお
いて、図１（ａ）は図５（ａ）の、図２（ａ）は図５
（ｂ）の、図２（ｂ）は図６（ａ）の、図３（ａ）は図
６（ｂ）の、図３（ｂ）は図７（ａ）の、図４は図７
（ｂ）のＡ−Ａ線およびＢ−Ｂ線での断面図にそれぞれ
対応しており、図１〜図４の各図において左側がＡ−Ａ
線、右側がＢ−Ｂ線での断面図である。また、図８は、
図３（ｂ）および図６（ｂ）の段階での１つのストレー
ジ電極の斜視図である。

【００３９】まず、図１（ａ）および図５（ａ）に示す
ように、シリコン基板１の素子分離領域上にＬＯＣＯＳ
法でフィールド酸化膜２を形成した後、フィールド酸化
膜２で囲まれた活性領域に、ゲート電極３およびソース
・ドレインとなる一対の不純物拡散層４、５を有するＭ
ＯＳトランジスタを形成する。図１（ａ）においては、
隣接する２つのＭＯＳトランジスタが１つの不純物拡散
層４を共有している。さらに、膜厚１００ｎｍ程度のシ
リコン酸化膜をＣＶＤ法で形成してから不純物拡散層４
と接続するビット線６を形成した後、膜厚５００ｎｍ程
度のＢＰＳＧ膜を全面に形成する。しかる後、３０分程
度の熱処理を施して、シリコン酸化膜およびＢＰＳＧ膜
からなる絶縁膜７の表面を平坦化する。

【００４０】そして、膜厚２０〜１００ｎｍ程度のシリ
コン窒化膜４１をＣＶＤ法で全面に形成してから、不純
物拡散層５に達するコンタクト孔を形成する。しかる
後、このコンタクト孔を埋め込むようにリンまたは砒素
を２×１０²⁰〜６×１０²⁰atoms/cm³程度含有した膜厚
５００〜１０００ｎｍ程度の多結晶シリコン膜８をＣＶ
Ｄ法で形成してから、多結晶シリコン膜８がコンタクト
孔内だけに残存するようにエッチングを施す。これによ
り、コンタクト孔が多結晶シリコン膜８の柱電極で埋め
込まれる。

【００４１】しかる後、リンまたは砒素を２×１０²⁰〜
６×１０²⁰atoms/cm³程度含有した膜厚５０〜１００ｎ
ｍ程度の多結晶シリコン膜９、膜厚３００〜８００ｎｍ
程度のシリコン酸化膜１０、およびリンまたは砒素を２
×１０²⁰〜６×１０²⁰atoms/cm³程度含有した膜厚５０
〜１００ｎｍ程度の多結晶シリコン膜４２を、ＣＶＤ法
で全面に順次形成する。このとき、多結晶シリコン膜４
２の膜厚が多結晶シリコン膜９の膜厚よりも大きくなる
ようにする。なお、コンタクト孔を多結晶シリコン膜８
の柱電極で埋め込む工程を省略し、多結晶シリコン膜９
で直接コンタクト孔を埋め込むようにしてもよい。

【００４２】この後、全面にフォトレジスト１１を塗布
する。そして、このフォトレジスト１１を、フォトリソ
グラフィによりゲート電極３の伸延方向（以下、「ワー
ド線方向」という）のラインパターン（第１のラインパ
ターン）に加工する。このとき、不純物拡散層５の上部
にフォトレジスト１１のラインパターンが残存するよう
にする。そして、フォトレジスト１１をマスクとして多
結晶シリコン膜４２およびシリコン酸化膜１０を異方性
ドライエッチングで選択的に除去する。これにより、多
結晶シリコン膜８の柱電極の上部に多結晶シリコン膜４
２およびシリコン酸化膜１０のラインパターンが残存す
る。この工程でフォトレジスト１１をマスクとして引き
続きエッチングを行い、多結晶シリコン膜９を選択的に
除去するようにしてもよい。

【００４３】なお、本実施形態では、ストレージ電極の
表面積ひいてはキャパシタ容量を最大とするために、フ
ォトレジスト１１のラインパターン間隔をフォトリソグ
ラフィによる最小加工寸法程度としている。

【００４４】次に、図１（ｂ）に示すように、フォトレ
ジスト１１を除去した後、リンまたは砒素を２×１０²⁰
〜６×１０²⁰atoms/cm³程度含有した膜厚２００〜６０
０ｎｍ程度の多結晶シリコン膜１２を、ＣＶＤ法により
全面に形成する。

【００４５】次に、図２（ａ）および図５（ｂ）に示す
ように、シリコン窒化膜４１が露出するまで多結晶シリ
コン膜１２を異方性エッチングすることにより、シリコ
ン酸化膜１０および多結晶シリコン膜４２の側面に多結
晶シリコン膜１２の側壁スペーサを残存させる。この結
果、シリコン酸化膜１０は、多結晶シリコン膜９、１
２、４２でその周囲が取り囲まれる。つまり、シリコン
酸化膜１０を内包した多結晶シリコン膜９、１２、４２
からなるトンネル形状の管が形成されたことになる。

【００４６】このとき、多結晶シリコン膜１２の側壁ス
ペーサが存在する状態でのラインパターンの間隔は、こ
の側壁スペーサの幅の２倍だけ最小加工寸法よりも狭く
なる。これにより、後で完成するキャパシタのストレー
ジ電極の平面積が多結晶シリコン膜１２の側壁スペーサ
の分だけ増加する。

【００４７】次に、図２（ｂ）および図６（ａ）に示す
ように、全面にフォトレジスト４３を塗布する。そし
て、このフォトレジスト４３を、フォトリソグラフィに
よりワード線方向と直交する方向のラインパターン（第
２のラインパターン）に加工する。このとき、フォトレ
ジスト４３のラインパターン間隔をフォトリソグラフィ
による最小加工寸法程度とすることにより、ストレージ
電極の表面積ひいてはキャパシタ容量を最大とすること
ができる。

【００４８】しかる後、フォトレジスト４３をマスクと
して、シリコン酸化膜１０が露出するまで多結晶シリコ
ン膜４２、１２を異方性ドライエッチングで除去する。
この結果、ワード線方向に隣接するフォトレジスト４３
の各ラインパターン間でシリコン酸化膜１０が露出す
る。

【００４９】次に、図３（ａ）および図６（ｂ）に示す
ように、等方性ウエット（またはドライ）エッチングを
施すことにより、シリコン酸化膜１０を除去する。この
とき、フォトレジスト４３で被覆されていない領域のシ
リコン酸化膜１０だけでなく、多結晶シリコン膜９、１
２、４２で取り囲まれたトンネル形状の領域内にあった
シリコン酸化膜１０も除去される。この結果、多結晶シ
リコン膜９、１２、４２で取り囲まれたトンネル形状の
領域は、空洞１４となる。なお、このエッチングに際し
て、エッチング保護膜としてのシリコン窒化膜４１があ
るために、下層のＢＰＳＧ膜などの絶縁膜７がエッチン
グされない。

【００５０】次に、図３（ｂ）、図６（ｂ）および図８
に示すように、フォトレジスト４３をマスクとして、フ
ォトレジスト４３のラインパターン間の多結晶シリコン
膜９、１２をエッチング除去した後、フォトレジスト４
３をアッシング除去する。これにより、多結晶シリコン
膜９、１２、４２からなるパターンはワード線方向と直
交する方向に分断され、フォトレジスト１１、４３で規
定される２つのラインパターンの交差部分に各メモリセ
ルごとにトンネル形状の空洞１４を有するキャパシタの
ストレージ電極が形成される。

【００５１】次に、図４および図７（ｂ）に示すよう
に、空洞１４の内面を含む多結晶シリコン膜９、１２、
４２からなるストレージ電極の表面を膜厚３〜１０ｎｍ
程度のシリコン窒化膜でＣＶＤ法により被覆形成した
後、酸素雰囲気中で９００℃、３０分程度の熱処理を施
すことにより、ストレージ電極を被覆するキャパシタ誘
電体膜１５を形成する。しかる後、キャパシタ誘電体膜
１５を介して多結晶シリコン膜９、１２、４２と対向
し、リンまたは砒素を２×１０²⁰〜６×１０²⁰atoms/cm
³程度含有した膜厚２０〜６０ｎｍ程度の多結晶シリコ
ン膜１６をキャパシタのセルプレート電極として全面に
形成し、所定形状にパターニングする。このとき、空洞
１４が多結晶シリコン膜１６で埋め込まれるようにす
る。この後、層間絶縁膜（図示せず）を形成してから保
護膜を形成するなどの公知の工程を経ることにより、ト
ンネル形状のストレージ電極を有し、このトンネル部分
に電荷を蓄積することできてキャパシタ容量が大きいＤ
ＲＡＭを製造することができる。

【００５２】このように、本実施形態では、フォトレジ
スト１１で規定される第１のラインパターンに側壁スペ
ーサを形成してシリコン酸化膜１０の周りを多結晶シリ
コン膜９、１２、４２で取り囲むと同時に、第１のライ
ンパターン間を自己整合的に分離し、この後、フォトレ
ジスト４３で規定され且つ第１のラインパターンと直交
する第２のラインパターンのエッチングマスクで多結晶
シリコン膜１２、４２、９のエッチングを行うことによ
り、２つのラインパターンの交差部分にトンネル形状の
ストレージ電極を形成することができる。

【００５３】従って、本実施形態のように、フォトレジ
スト１１、４３のパターン間隔を、ワード線方向および
これと直交する方向のそれぞれについて最小加工寸法程
度に形成した場合であっても、常にストレージ電極をト
ンネル形状に形成することができ、ストレージ電極の形
状不良が生じることがない。

【００５４】また、第２のラインパターンのエッチング
マスクで多結晶シリコン膜１２、４２、９をエッチング
する際に、まず多結晶シリコン膜１２、４２をエッチン
グしてシリコン酸化膜１０を露出させてから、ウエット
エッチングでシリコン酸化膜１０を除去するようにして
いるので、第１のラインパターンに形成されたシリコン
酸化膜１０を除去するために別のパターンを用いる必要
がない。従って、比較的少ない工程数で実行することが
可能である。

【００５５】また、絶縁膜７の上にシリコン窒化膜４１
を形成し、これをシリコン酸化膜１０をウエットエッチ
ングする際の保護膜としているために、不必要に絶縁膜
７がエッチングされ、ＭＯＳトランジスタのゲート電極
３やビット線６が露出してしまうという不都合を防止す
ることができる。

【００５６】次に、本発明の第２の実施形態について、
図９を参照して説明する。

【００５７】本実施形態が第１の実施形態と異なるの
は、ビット線の形成位置および順序である。本実施形態
では、図９に示すように、セルプレート電極としての多
結晶シリコン膜１６が不純物拡散層４の上部で分断され
るようにパターニングした後に層間絶縁膜４５を形成す
る。そして、不純物拡散層４に到達するコンタクト孔を
層間絶縁膜４５および絶縁膜７などに開孔してから不純
物拡散層４と接続されるビット線４６を形成する。

【００５８】この実施形態では、ビット線４６をキャパ
シタの上部に形成するので、不純物拡散層４を挟んで対
向する２つのストレージ電極の間隔を第１の実施形態の
場合よりも大きくとる必要がある。言い換えれば、上述
の第１の実施形態ではキャパシタの下部にビット線６を
形成しているために、不純物拡散層４を挟んで対向する
２つのストレージ電極の間隔を最小加工寸法程度にまで
小さくとることが可能であり、よりキャパシタ容量を大
きくすることができるようになっている。

【００５９】次に、本発明の第３の実施形態について、
図１０および図２５を参照して説明する。

【００６０】本実施形態が第１の実施形態と異なるの
は、ストレージ電極のトンネル形状の構造である。本実
施形態では、図８に対応した斜視図である図２５に示す
ように、トンネル形状の空洞部分を２段構造に形成して
いる。このような構造を形成するためには、図１（ａ）
に示した工程において、シリコン酸化膜１０と多結晶シ
リコン膜４２とを交互に２層ずつ形成する。つまり、シ
リコン酸化膜１０と多結晶シリコン膜４２との積層構造
を２個形成するようにする。この他の工程は、第１の実
施形態で説明したのと同様である。また、シリコン酸化
膜１０と多結晶シリコン膜４２との積層構造を３個以上
形成して、トンネル形状の空洞部分を３段以上の構造と
することも可能である。

【００６１】このように、本実施形態では、トンネル形
状の空洞部分を２段構造に形成することによって、同じ
占有面積でより多くの電荷をストレージ電極に蓄積する
ことが可能となる。

【００６２】なお、上述した第１〜第３の実施形態で
は、ＭＯＳトランジスタを形成してから絶縁膜７で平坦
化を施し、この絶縁膜７上にキャパシタを形成するよう
にしたが、ＭＯＳトランジスタ上に形成した絶縁膜を平
坦化せずにキャパシタを形成してもよい。また、第１の
ラインパターンおよび第２のラインパターンは、直線的
なものに限らず、メモリセルアレイの設計に合わせて曲
がりくねったような形状でもよく、その太さも場所によ
って変わってもよい。さらに、第１のラインパターンと
第２のラインパターンとが直交しなくても、トンネル状
のストレージ電極が形成できるようにこれらを交差させ
ればよい。

【００６３】次に、本発明の第４の実施形態につき、図
１１〜図１８に基づいて説明する。

【００６４】図１１〜図１４は、本発明の第４の実施形
態のＤＲＡＭの製造方法を工程順に示した断面図であ
り、図１５〜図１７は同じく平面図である。なお、これ
らの図において、図１１（ｂ）は図１５（ａ）の、図１
２（ａ）は図１５（ｂ）の、図１２（ｂ）は図１６
（ａ）の、図１３（ａ）は図１７（ａ）、図１３（ｂ）
は図１７（ｂ）のＡ−Ａ線での断面図にそれぞれ対応し
ており、図１３（ａ）（ｂ）には図１７（ａ）（ｂ）の
Ｂ−Ｂ線での断面図が右側に併せて示されている。ま
た、図１４（ａ）は図１６（ａ）の、図１４（ｂ）は図
１６（ｂ）の、図１４（ｃ）は図１７（ａ）のＣ−Ｃ線
での断面図にそれぞれ対応している。また、図１８
（ａ）（ｂ）（ｃ）は、夫々図１６（ａ）（ｂ）及び図
１７（ａ）の各段階での１つのストレージ電極の斜視図
である。

【００６５】まず、図１１（ａ）に示すように、シリコ
ン基板１の素子分離領域上にＬＯＣＯＳ法でフィールド
酸化膜２を形成した後、フィールド酸化膜２で囲まれた
活性領域に、ゲート電極３およびソース・ドレインとな
る一対の不純物拡散層４、５を有するＭＯＳトランジス
タを形成する。図１１（ａ）においては、隣接する２つ
のＭＯＳトランジスタが１つの不純物拡散層４を共有し
ている。さらに、膜厚１００ｎｍ程度のシリコン酸化膜
をＣＶＤ法で形成してから不純物拡散層４と接続するビ
ット線６を形成した後、膜厚５００ｎｍ程度のＢＰＳＧ
膜を全面に形成する。しかる後、温度８００〜９００℃
で３０分程度の熱処理を施して、シリコン酸化膜および
ＢＰＳＧ膜からなる絶縁膜７の表面を平坦化する。

【００６６】そして、膜厚２０〜１００ｎｍ程度のシリ
コン窒化膜２８をＣＶＤ法で全面に形成し、さらに膜厚
５０〜３００ｎｍ程度のシリコン酸化膜２９をＣＶＤ法
で全面に形成してから、不純物拡散層５に達するコンタ
クト孔を形成する。しかる後、このコンタクト孔を埋め
込むようにリンまたは砒素を２×１０²⁰〜６×１０²⁰at
oms/cm³程度含有した膜厚５００〜１０００ｎｍ程度の
多結晶シリコン膜２７をＣＶＤ法で形成してから、多結
晶シリコン膜２７がコンタクト孔内だけに残存するよう
にエッチングを施す。これにより、コンタクト孔が多結
晶シリコン膜２７の柱電極で埋め込まれる。

【００６７】しかる後、リンまたは砒素を２×１０²⁰〜
６×１０²⁰atoms/cm³程度含有した膜厚５０〜１００ｎ
ｍ程度の多結晶シリコン膜３１、膜厚３００〜８００ｎ
ｍ程度のシリコン酸化膜３２、およびリンまたは砒素を
２×１０²⁰〜６×１０²⁰atoms/cm³程度含有した膜厚５
０〜１００ｎｍ程度の多結晶シリコン膜３３を、ＣＶＤ
法で全面に順次形成する。このとき、多結晶シリコン膜
３３の膜厚が多結晶シリコン膜３１の膜厚よりも大きく
なるようにする。

【００６８】次に、図１１（ｂ）および図１５（ａ）に
示すように、全面にフォトレジスト３４を塗布する。そ
して、このフォトレジスト３４を、フォトリソグラフィ
により、平面形状が四角形（矩形）であるストレージ電
極のパターンに各メモリセル毎に分断する。このとき、
不純物拡散層５の上部にフォトレジスト３４のパターン
が残存するようにする。

【００６９】次に、図１１（ｃ）に示すように、フォト
レジスト３４をマスクとして多結晶シリコン膜３３およ
びシリコン酸化膜３２を異方性ドライエッチングで選択
的に除去し、しかる後、フォトレジスト３４をアッシン
グにより除去する。これにより、多結晶シリコン膜２７
の柱電極の上部に、メモリセル毎に分断された多結晶シ
リコン膜３３およびシリコン酸化膜３２のストレージ電
極形状のパターンが残存する。この工程でフォトレジス
ト３４をマスクとして引き続きエッチングを行い、多結
晶シリコン膜３１を選択的に除去するようにしてもよ
い。

【００７０】なお、本実施形態では、ストレージ電極の
表面積ひいてはキャパシタ容量を最大とするために、隣
接するフォトレジスト３４のパターン間隔をフォトリソ
グラフィによる最小加工寸法程度としている。

【００７１】次に、図１２（ａ）および図１５（ｂ）に
示すように、リンまたは砒素を２×１０²⁰〜６×１０²⁰
atoms/cm³程度含有した膜厚２００〜６００ｎｍ程度の
多結晶シリコン膜３５を、ＣＶＤ法により全面に形成す
る。しかる後、シリコン酸化膜２９が露出するまで多結
晶シリコン膜３５を異方性エッチングすることにより、
シリコン酸化膜３２および多結晶シリコン膜３３の側面
に多結晶シリコン膜３５の側壁スペーサを残存させる。
この結果、シリコン酸化膜３２は、多結晶シリコン膜３
１、３３、３５でその周囲が取り囲まれる。つまり、本
実施形態のＤＲＡＭメモリセルでは、平面形状が矩形に
形成されたストレージ電極の各辺毎に、対向する一対の
導電膜である多結晶シリコン膜３１、３３と、側壁導電
膜となる多結晶シリコン膜３５とが接続されている

【００７２】このとき、多結晶シリコン膜３５の側壁ス
ペーサが存在する状態での隣接するストレージ電極パタ
ーンの間隔は、この側壁スペーサの幅の２倍だけ最小加
工寸法よりも狭くなる。これにより、後で完成するキャ
パシタのストレージ電極の平面積が多結晶シリコン膜３
５の側壁スペーサの分だけ増加する。

【００７３】次に、図１２（ｂ）、図１４（ａ）、図１
６（ａ）および図１８（ａ）に示すように、全面にフォ
トレジスト３６を塗布し、このフォトレジスト３６を、
矩形をしたストレージ電極パターンの４つの頂点の近傍
において多結晶シリコン膜３３、３５が露出するような
開口部３７を有するパターンに、フォトリソグラフィに
より各メモリセル毎に加工する。このとき、開口部３７
は４つの頂点の近傍すべてに形成する必要はなく、少な
くとも１つの頂点の近傍に形成すればよい。

【００７４】次に、図１４（ｂ）、図１６（ｂ）および
図１８（ｂ）に示すように、フォトレジスト３６をマス
クとして、フォトレジスト３６で覆われていない領域の
シリコン酸化膜３２の少なくとも一部が露出し、多結晶
シリコン膜３１、３３、３５で囲まれた領域の上記４つ
の頂点に対応した位置の近傍に開口部２６が形成される
まで、多結晶シリコン膜３３、３５を異方性ドライエッ
チングで除去し、しかる後、フォトレジスト３６を除去
する。

【００７５】次に、図１３（ａ）、図１４（ｃ）、図１
７（ａ）および図１８（ｃ）に示すように、等方性ウエ
ット（またはドライ）エッチングを施すことにより、シ
リコン酸化膜３２を除去する。この結果、多結晶シリコ
ン膜３１、３３、３５で取り囲まれた領域が開口部２６
を有する空洞３８となるとともに、多結晶シリコン膜３
１とシリコン窒化膜２８との間に間隙２５が形成され
る。なお、このエッチングに際して、エッチング保護膜
としてのシリコン窒化膜２８があるために、下層のＢＰ
ＳＧ膜などの絶縁膜７がエッチングされない。

【００７６】次に、図１３（ｂ）および図１７（ｂ）に
示すように、空洞３８の内面および多結晶シリコン膜３
１とシリコン窒化膜２８との間に間隙２５を含む多結晶
シリコン膜３１、３３、３５からなるストレージ電極の
表面を膜厚３〜１０ｎｍ程度のシリコン窒化膜でＣＶＤ
法により被覆形成した後、酸素雰囲気中で９００℃、３
０分程度の熱処理を施すことにより、ストレージ電極を
被覆する例えばＯＮＯ膜などのキャパシタ誘電体膜３９
を形成する。しかる後、キャパシタ誘電体膜３９を介し
て多結晶シリコン膜３１、３３、３５と対向し、リンま
たは砒素を２×１０²⁰〜６×１０²⁰atoms/cm³程度含有
した膜厚２０〜１００ｎｍ程度の多結晶シリコン膜４０
をキャパシタのセルプレート電極として全面に形成し、
所定形状にパターニングする。このとき、空洞３８が多
結晶シリコン膜４０で埋め込まれるようにする。この
後、層間絶縁膜（図示せず）を形成してから保護膜を形
成するなどの公知の工程を経ることにより、本実施形態
によるＤＲＡＭが製造される。

【００７７】このように、本実施形態のＤＲＡＭメモリ
セルでは、平面形状が略矩形に形成されたストレージ電
極の各辺毎に、対向する一対の導電膜である多結晶シリ
コン膜３１、３３と、側壁導電膜となる多結晶シリコン
膜３５とが接続されているために、第１の実施形態のＤ
ＲＡＭメモリセルよりもストレージ電極での蓄積電荷容
量を多くすることができる。

【００７８】また、本実施形態のＤＲＡＭの製造方法に
よると、シリコン酸化膜３２の周りを平面形状が略矩形
であるストレージ電極を構成する多結晶シリコン膜３
１、３３、３５で取り囲み、この後に上記矩形の少なく
とも１つの頂点に対応した位置およびその近傍において
多結晶シリコン膜３３、３５が露出するエッチングマス
クでエッチングを行うことにより、シリコン酸化膜３２
を取り囲む多結晶シリコン膜３１、３３、３５に少なく
とも１つの開口部２６を形成する。そして、この開口部
２６を用いて等方性エッチングを行ってシリコン酸化膜
３２を除去することで、空洞３８を有するストレージ電
極を形成できる。この空洞３８のパターンは図１１
（ｂ）（ｃ）で説明したフォトレジスト３４をマスクと
した１回のエッチングで決定されるため、エッチングの
合わせずれによるストレージ電極の形状不良が生じるこ
とがない。

【００７９】また、ストレージ電極の形状が、フォトレ
ジスト３４をマスクとしたエッチングと、多結晶シリコ
ン膜３５の側壁スペーサを形成するためのエッチングと
で一義的に決定されるので、ストレージ電極間の寸法を
最小限にまで縮小することができ、ストレージ電極の表
面積を大きくすることができる。

【００８０】また、空洞３８の内面だけではなく、多結
晶シリコン膜３１とシリコン窒化膜２８との間の間隙２
５部分の多結晶シリコン膜３１をもキャパシタの一部と
して用いるようにしているので、キャパシタ容量をより
大きくすることができる。

【００８１】また、本実施形態では、フォトレジスト３
６の開口部３７を平面形状が矩形のストレージ電極パタ
ーンの総ての頂点に対応した位置およびその近傍に設け
るようにしたので、開口部３７が多少ずれたとしてもス
トレージ電極パターンのいずれかの場所にいずれかの開
口部３７が位置することになり、多結晶シリコン膜３
３、３５に開口部２６が形成されないという事態が生じ
ない。よって、高い信頼性でＤＲＡＭを製造することが
できる。また、等方性エッチングを行う際にもエッチン
グが速く進行し、短時間での製造が可能になるという利
点もある。

【００８２】なお、図１５〜図１７からも明らかなよう
に、本実施形態により最終的に形成されるストレージ電
極の平面形状は、途中の工程により頂点部分が欠ける等
のために正確には四角形ではないが、このように多少に
形状の変化があったものについても本明細書においては
略四角形であるとして説明する。また、本実施形態では
ストレージ電極の平面形状が略四角形となるようにした
が、ストレージ電極の平面形状はこれに限ることなく三
角形や五角形等の任意の多角形とすることができる。

【００８３】また、本実施形態についても上記第２、第
３の実施形態のような変形例を適用することができる。
即ち、キャパシタの上方にビット線を形成したり、スト
レージ電極を多層構造にしてもよい。

【００８４】次に、本発明の第５の実施形態につき、図
１９〜図２３に基づいて説明する。

【００８５】図１９〜図２０は、本発明の第５の実施形
態のＤＲＡＭの製造方法を工程順に示した断面図であ
り、図２１〜図２２は同じく平面図である。なお、これ
らの図において、図１９（ａ）は図２１（ａ）の、図１
９（ｂ）は図２１（ｂ）の、図１９（ｃ）は図２２のＡ
−Ａ線での断面図にそれぞれ対応しており、図１９
（ｂ）（ｃ）には図２１（ｂ）及び図２２のＢ−Ｂ線で
の断面図が右側に併せて示されている。また、図２０
（ａ）は図２１（ａ）の、図２０（ｂ）は図２１（ｂ）
のＣ−Ｃ線での断面図にそれぞれ対応している。また、
図２３（ｂ）（ｃ）は、夫々図２０（ａ）及び図２０
（ｂ）の各段階での１つのストレージ電極の斜視図であ
り、図２３（ａ）は上記第４の実施形態で説明した図１
２（ａ）および図１５（ｂ）に対応する段階での１つの
ストレージ電極の斜視図である。

【００８６】まず、上記第４の実施形態で説明した図１
１（ａ）〜図１２（ａ）と同様の工程を行うことによ
り、図２３（ａ）に示すような、シリコン酸化膜２９上
においてシリコン酸化膜５２が多結晶シリコン膜５１、
５３、５５で囲まれた、平面形状が四角形（矩形）のス
トレージ電極構造を得る。

【００８７】次に、図１９（ａ）、図２０（ａ）、図２
１（ａ）および図２３（ｂ）に示すように、エッチング
マスクを用いずに、四角形をしたストレージ電極パター
ンの４つの頂点の近傍においてシリコン酸化膜５２が露
出するまで多結晶シリコン膜５３、５５を異方性エッチ
ングする。これにより、上記４つの頂点の近傍には開口
部５６が形成される。このときのエッチング条件は、例
えば平行平板型エッチャーを用いた場合、ＨＢｒ＋Ｃｌ
₂またはＳＦ₆＋Ｃｌ₂、圧力２００〜６００ｍTorr、
ＲＦパワー１００〜３００ｍＷで１０〜４０sec 程度で
ある。なお、この開口部５６は上記４つの頂点の近傍す
べてに形成する必要はなく、少なくとも１つの頂点の近
傍に形成すればよい。

【００８８】このように本実施形態でエッチングマスク
を用いずにエッチングを行うことで、多結晶シリコン膜
５３、５５を残存させたまま上記４つの頂点の近傍のみ
でシリコン酸化膜５２が露出するのは、エッチングの作
用が特に直角または鋭角に形成された頂点のような突出
した箇所において強く働き、この部分でのエッチング速
度が大きいためである。

【００８９】次に、図１９（ｂ）、図２０（ｂ）、図２
１（ｂ）および図２３（ｃ）に示すように、等方性ウエ
ット（またはドライ）エッチングを施すことにより、シ
リコン酸化膜５２を除去する。この結果、多結晶シリコ
ン膜５１、５３、５５で取り囲まれた領域が開口部５６
を有する空洞５８となるとともに、多結晶シリコン膜５
１とシリコン窒化膜２８との間に間隙２５が形成され
る。なお、このエッチングに際して、エッチング保護膜
としてのシリコン窒化膜２８があるために、下層のＢＰ
ＳＧ膜などの絶縁膜７がエッチングされない。

【００９０】次に、図１９（ｃ）および図２２に示すよ
うに、空洞５８の内面および多結晶シリコン膜５１とシ
リコン窒化膜２８との間に間隙２５を含む多結晶シリコ
ン膜５１、５３、５５からなるストレージ電極の表面を
膜厚３〜１０ｎｍ程度のシリコン窒化膜でＣＶＤ法によ
り被覆形成した後、酸素雰囲気中で９００℃、３０分程
度の熱処理を施すことにより、ストレージ電極を被覆す
る例えばＯＮＯ膜などのキャパシタ誘電体膜５９を形成
する。しかる後、キャパシタ誘電体膜５９を介して多結
晶シリコン膜５１、５３、５５と対向し、リンまたは砒
素を２×１０²⁰〜６×１０²⁰atoms/cm³程度含有した膜
厚２０〜１００ｎｍ程度の多結晶シリコン膜６０をキャ
パシタのセルプレート電極として全面に形成し、所定形
状にパターニングする。このとき、空洞５８が多結晶シ
リコン膜６０で埋め込まれるようにする。この後、層間
絶縁膜（図示せず）を形成してから保護膜を形成するな
どの公知の工程を経ることにより、本実施形態によるＤ
ＲＡＭが製造される。

【００９１】このように、本実施形態のＤＲＡＭメモリ
セルでは、平面形状が略四角形に形成されたストレージ
電極の各辺毎に、対向する一対の導電膜である多結晶シ
リコン膜５１、５３と、側壁導電膜となる多結晶シリコ
ン膜５５とが接続されているとともに、開口部５６を比
較的小さく形成するために、第４の実施形態のＤＲＡＭ
メモリセルよりもストレージ電極での蓄積電荷容量を多
くすることができる。

【００９２】また、本実施形態のＤＲＡＭの製造方法に
よると、シリコン酸化膜５２の周りを平面形状が略四角
形であるストレージ電極を構成する多結晶シリコン膜５
１、５３、５５で取り囲み、この後にエッチングマスク
を用いずに、上記四角形の少なくとも１つの頂点に対応
した位置およびその近傍においてシリコン酸化膜５２が
露出するまで多結晶シリコン膜３３、３５をエッチング
することにより、シリコン酸化膜５２を取り囲む多結晶
シリコン膜５１、５３、５５に少なくとも１つの開口部
５６を形成する。そして、この開口部５６を用いて等方
性エッチングを行ってシリコン酸化膜５２を除去するこ
とで、空洞５８を有するストレージ電極を形成できる。
この空洞５８のパターンは第４の実施形態において図１
１（ｂ）（ｃ）で説明したフォトレジスト３４をマスク
とした１回のエッチングで決定されるため、エッチング
の合わせずれによるストレージ電極の形状不良が生じる
ことがない。

【００９３】また、本実施形態では、開口部５６を形成
するのにエッチングマスクを用いないので、エッチング
マスクとしてフォトレジスト等を塗布し、フォトリソグ
ラフィ等でパターニングする工程が不要になるので、製
造工程数を削減することができる。

【００９４】また、本実施形態についても上記第２、第
３の実施形態のような変形例を適用することができる。
即ち、キャパシタの上方にビット線を形成したり、スト
レージ電極を多層構造にしてもよい。

【００９５】次に、本実施形態において、ストレージ電
極の平面形状を変形した第６の実施形態について、図２
４を参照して説明する。

【００９６】上記第５の実施形態において、エッチング
マスクを用いずにエッチングを行うことでシリコン酸化
膜５２を露出させることができたのは、ストレージ電極
がその平面形状が多角形となるようにパターン形成され
ていたからであり、この多角形は直角または鋭角などの
角度が小さい頂点を有しているほど、上記効果をより強
く発揮することができる。

【００９７】そこで、本実施形態では、第５実施形態に
おいて、上記第４の実施形態の図１１（ｂ）に対応する
工程で多結晶シリコン膜５３およびシリコン酸化膜５２
をエッチングするために用いるフォトレジストを、図２
４に示すように平面形状が凹多角形（図２４では凹六角
形）にパターニングされたフォトレジスト７１とし、こ
のフォトレジスト７１に角度が６０°程度と比較的小さ
い頂点７１ａを少なくとも１つ（図２４では４つ）設け
る。

【００９８】これにより、本実施形態によると、上記第
５の実施形態のようにエッチングマスクを用いないエッ
チングを施す場合であっても、確実にシリコン酸化膜５
２を露出させることができるようになる。なお、頂点７
１ａの角度は実際上は３０〜９０°程度とすることが好
ましく、実用上６０°程度とすることが最も好ましい。

【００９９】本実施形態により形成されるストレージ電
極について、図２６を参照して説明する。図２６は、図
２３に対応してストレージ電極を製造工程毎に示す斜視
図である。

【０１００】まず、フォトレジスト７１を用いる以外は
上記第４の実施形態で説明した図１１（ａ）〜図１２
（ａ）と同様の工程を行うことにより、図２６（ａ）に
示すような、シリコン酸化膜２９上においてシリコン酸
化膜８２が多結晶シリコン膜８１、８３、８５で囲まれ
た、平面形状が凹六角形のストレージ電極構造を得る。

【０１０１】次に、図２６（ｂ）に示すように、エッチ
ングマスクを用いずに、凹六角形をしたストレージ電極
パターンの頂点が６０°程度の４つの頂点の近傍におい
てシリコン酸化膜８２が露出するまで多結晶シリコン膜
８３、８５を異方性エッチングする。これにより、上記
４つの頂点の近傍には開口部８６が形成される。このと
きのエッチング条件は、上記第５の実施形態と同様であ
る。

【０１０２】次に、図２６（ｃ）に示すように、等方性
ウエット（またはドライ）エッチングを施すことによ
り、シリコン酸化膜８２を除去する。この結果、多結晶
シリコン膜８１、８３、８５で取り囲まれた領域に、開
口部８６を有する空洞が形成される。以下、上記第５の
実施形態と同様の工程を行うことにより、本実施形態の
ＤＲＡＭが形成される。

【０１０３】

【発明の効果】本発明によると、トンネル形状等のスト
レージ電極を有するＤＲＡＭなどの半導体記憶装置を製
造するに当たって、メモリセルを微細化したときであっ
てもストレージ電極の形状不良が発生しないので、常に
容量が大きいキャパシタを得ることができるため、半導
体記憶装置のソフトエラー耐性を大幅に向上させること
ができ、高集積化され且つ信頼性に優れた半導体記憶装
置を得ることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す断面図である。

【図２】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す断面図である。

【図３】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す断面図である。

【図４】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す断面図である。

【図５】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す平面図である。

【図６】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す平面図である。

【図７】本発明の第１の実施形態によるＤＲＡＭの製造
方法を工程順に示す平面図である。

【図８】本発明の第１の実施形態によるＤＲＡＭを示す
斜視図である。

【図９】本発明の第２の実施形態によるＤＲＡＭの製造
方法を説明するための断面図である。

【図１０】本発明の第３の実施形態によるＤＲＡＭの製
造方法を説明するための断面図である。

【図１１】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。

【図１２】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。

【図１３】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。

【図１４】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。

【図１５】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す平面図である。

【図１６】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す平面図である。

【図１７】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す平面図である。

【図１８】本発明の第４の実施形態によるＤＲＡＭの製
造方法を工程順に示す斜視図である。

【図１９】本発明の第５の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。

【図２０】本発明の第５の実施形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。

【図２１】本発明の第５の実施形態によるＤＲＡＭの製
造方法を工程順に示す平面図である。

【図２２】本発明の第５の実施形態によるＤＲＡＭの製
造方法を工程順に示す平面図である。

【図２３】本発明の第５の実施形態によるＤＲＡＭの製
造方法を工程順に示す斜視図である。

【図２４】本発明の第６の実施形態によるＤＲＡＭの製
造方法を説明するための平面図である。

【図２５】本発明の第３の実施形態を説明するための斜
視図である。

【図２６】本発明の第６の実施形態を説明するための斜
視図である。

【図２７】従来のＤＲＡＭを示す断面図である。

【図２８】従来のＤＲＡＭを示す断面図である。

【図２９】従来のＤＲＡＭを示す平面図である。

【符号の説明】

１シリコン基板２フィールド酸化膜３ゲート電極４、５不純物拡散層６ビット線７絶縁膜８多結晶シリコン膜（第１の導電膜）９多結晶シリコン膜（第１の導電膜）１０シリコン酸化膜（第２の絶縁膜）１１、４３フォトレジスト１２多結晶シリコン膜（第３の導電膜）１４空洞１５キャパシタ誘電体膜１６多結晶シリコン膜（セルプレート電極）４１シリコン窒化膜（第１の絶縁膜）４２多結晶シリコン膜（第２の導電膜）

Claims

【特許請求の範囲】

【請求項１】メモリセルがトランジスタとキャパシタ
とから構成されており、前記キャパシタのストレージ電
極がトンネル形状に形成された半導体記憶装置の製造方
法において、半導体基板の上に前記トランジスタを形成する工程と、前記トランジスタの上層に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上に、前記トランジスタのソースお
よびドレインの一方と接続される第１の導電膜を形成す
る工程と、前記第１の導電膜の上に、前記第１の絶縁膜とは異なる
材料からなる第２の絶縁膜および第２の導電膜を形成す
る工程と、前記第１の導電膜、前記第２の絶縁膜および前記第２の
導電膜のうち少なくとも前記第２の絶縁膜および前記第
２の導電膜を第１のラインパターンに加工する工程と、第３の導電膜を全面に形成する工程と、前記第３の導電膜をエッチバックすることにより、少な
くとも前記第２の導電膜および前記第２の絶縁膜の側面
に前記第３の導電膜の側壁パターンを形成する工程と、前記第１のラインパターンと交差する第２のラインパタ
ーンのエッチングマスクを用い、この第２のラインパタ
ーン間において前記第２の絶縁膜が露出するまで前記第
２の導電膜をエッチング除去する工程と、前記第１の絶縁膜をエッチング保護膜として等方性エッ
チングを施すことにより、前記第１のラインパターンに
加工された前記第２の絶縁膜を除去する工程と、前記第２のラインパターンのエッチングマスクを用い、
この第２のラインパターン間に残存する前記第１および
第３の導電膜をエッチング除去する工程と、前記第１のラインパターンと前記第２のラインパターン
との交差部分に残存する前記第１、第２および第３の導
電膜からなるトンネル形状のストレージ電極の表面をキ
ャパシタ誘電体膜で被覆する工程と、前記キャパシタ誘電体膜を介して前記ストレージ電極と
対向するセルプレート電極としての第４の導電膜をパタ
ーン形成する工程とを有することを特徴とする半導体記
憶装置の製造方法。
【請求項２】平面形状が略多角形である第１の導電膜
と、前記第１の導電膜と対向する位置に設けられた第２
の導電膜と、前記多角形の各辺毎に前記第１の導電膜お
よび前記第２の導電膜と接続された第３の導電膜とを有
しており、前記第１、第２および第３の導電膜で囲まれ
た領域の前記多角形の少なくとも１つの頂点に対応した
位置およびその近傍に開口部が形成された前記キャパシ
タのストレージ電極と、前記ストレージ電極の表面を被覆するキャパシタ誘電体
膜と、前記キャパシタ誘電体膜を介して前記ストレージ電極と
対向するセルプレート電極とを備えていることを特徴と
する半導体記憶装置。
【請求項３】半導体記憶装置の製造方法において、半導体基板の上に前記トランジスタを形成する工程と、前記トランジスタの上層に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上に、前記トランジスタのソースお
よびドレインの一方と接続される第１の導電膜を形成す
る工程と、前記第１の導電膜の上に、前記第１の絶縁膜とは異なる
材料からなる第２の絶縁膜および第２の導電膜を形成す
る工程と、前記第１の導電膜、前記第２の絶縁膜および前記第２の
導電膜のうち少なくとも前記第２の導電膜および前記第
２の絶縁膜を、各メモリセル毎に平面形状が略多角形で
あるストレージ電極のパターンに加工する工程と、第３の導電膜を全面に形成する工程と、前記第３の導電膜をエッチバックすることにより、少な
くとも前記第２の導電膜および前記第２の絶縁膜の側面
に前記第３の導電膜の側壁パターンを形成する工程と、前記多角形の少なくとも１つの頂点に対応した位置およ
びその近傍において前記第２の導電膜および前記第３の
導電膜が露出するようなエッチングマスクを用い、前記
第２の絶縁膜が露出するまで前記第２の導電膜および前
記第３の導電膜をエッチング除去する工程と、前記第１の絶縁膜をエッチング保護膜として等方性エッ
チングを施すことにより、前記第２の絶縁膜を除去する
工程と、残存する前記第１、第２および第３の導電膜からなり、
前記第１、第２および第３の導電膜で囲まれた領域の前
記多角形の少なくとも１つの頂点に対応した位置および
その近傍に開口部が形成されたストレージ電極の表面を
キャパシタ誘電体膜で被覆する工程と、前記キャパシタ誘電体膜を介して前記ストレージ電極と
対向するセルプレート電極としての第４の導電膜をパタ
ーン形成する工程とを有することを特徴とする半導体記
憶装置の製造方法。
【請求項４】半導体記憶装置の製造方法において、半導体基板の上に前記トランジスタを形成する工程と、前記トランジスタの上層に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜の上に、前記トランジスタのソースお
よびドレインの一方と接続される第１の導電膜を形成す
る工程と、前記第１の導電膜の上に、前記第１の絶縁膜とは異なる
材料からなる第２の絶縁膜および第２の導電膜を形成す
る工程と、前記第１の導電膜、前記第２の絶縁膜および前記第２の
導電膜のうち少なくとも前記第２の導電膜および前記第
２の絶縁膜を、各メモリセル毎に平面形状が略多角形で
あるストレージ電極のパターンに加工する工程と、第３の導電膜を全面に形成する工程と、前記第３の導電膜をエッチバックすることにより、少な
くとも前記第２の導電膜および前記第２の絶縁膜の側面
に前記第３の導電膜の側壁パターンを形成する工程と、エッチングマスクを用いずに、前記多角形の少なくとも
１つの頂点に対応した位置およびその近傍において前記
第２の絶縁膜が露出するまで、前記第２の導電膜および
前記第３の導電膜をエッチング除去する工程と、前記第１の絶縁膜をエッチング保護膜として等方性エッ
チングを施すことにより、前記第２の絶縁膜を除去する
工程と、残存する前記第１、第２および第３の導電膜からなり、
前記第１、第２および第３の導電膜で囲まれた領域の前
記多角形の少なくとも１つの頂点に対応した位置および
その近傍に開口部が形成されたストレージ電極の表面を
キャパシタ誘電体膜で被覆する工程と、前記キャパシタ誘電体膜を介して前記ストレージ電極と
対向するセルプレート電極としての第４の導電膜をパタ
ーン形成する工程とを有することを特徴とする半導体記
憶装置の製造方法。
【請求項５】前記多角形が直角および鋭角のいずれか
の頂点を少なくとも１つ有していることを特徴とする請
求項４に記載の半導体記憶装置の製造方法。
【請求項６】前記第１の絶縁膜と前記第１の導電膜と
の間に、前記第１の絶縁膜とは異なる材料からなる第３
の絶縁膜を形成し、前記第２の絶縁膜を除去する工程に
おいて前記第３の絶縁膜を同時に除去することを特徴と
する請求項３〜５のいずれか１項に記載の半導体記憶装
置の製造方法。
【請求項７】前記開口部を前記多角形の総ての頂点に
対応した位置およびその近傍に設けることを特徴とする
請求項３〜６のいずれか１項に記載の半導体記憶装置の
製造方法。
【請求項８】前記トランジスタを形成する工程と前記
第１の絶縁膜を形成する工程との間に、前記トランジス
タのソースおよびドレインの他方と接続されるビット線
を形成する工程をさらに有することを特徴とする請求項
１、３〜７のいずれか１項に記載の半導体記憶装置の製
造方法。
【請求項９】前記第２の絶縁膜および第２の導電膜を
形成する工程において、前記第２の絶縁膜と前記第２の
導電膜との積層構造を２以上形成することを特徴とする
請求項１、３〜８のいずれか１項に記載の半導体記憶装
置の製造方法。
【請求項１０】半導体記憶装置のキャパシタの製造方
法において、半導体基板上に第１の絶縁膜を形成する第１の工程と、前記第１の導電膜上に第１の絶縁膜とは異なるエッチン
グレートを有する材料からなる第２の絶縁膜を形成する
第２の工程と、前記第２の絶縁膜上に第２の導電膜を形成する第３の工
程と、第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜
をパターン形成する第４の工程と、前記パターン形成された半導体基板上に第３の導電膜を
形成する第５の工程と、エッチング法により前記第３の導電膜をエッチングする
ことにより、前記第２の導電膜、前記第２の絶縁膜及び
前記第１の導電膜の側壁に残存する前記第３の導電膜か
らなる第３のサイドウォール絶縁膜を形成する第６の工
程と、等方性エッチング法により前記第２の絶縁膜を除去する
ことにより、前記第１、第２、第３の導電膜からなるキ
ャパシタの上部又は下部電極を形成する第７の工程とを
有することを特徴とする半導体記憶装置の製造方法。
【請求項１１】請求項１０に記載の前記第７の工程後
に、前記第１、第２、第３の導電膜上に誘電体膜を形成
する第８の工程と、前記誘電体膜上に第４の導電膜を形
成する第９の工程とを更に具備することを特徴とする半
導体記憶装置の製造方法。
【請求項１２】請求項１０に記載の第５の工程は、前
記第１導電膜、前記第２の絶縁膜及び前記第２の導電膜
のうち少なくとも前記第２の導電膜及び前記第２の絶縁
膜を、平面状が略多角形であるパターン形成を行う工程
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】請求項１２に記載の半導体記憶装置の
製造方法における前記第６の工程後から前記第７の工程
前の間に、前記多角形の少なくとも１つの頂点に対応し
た位置及びその近傍において前記第２の導電膜及び前記
第３の導電膜が露出するようなエッチングマスクを用
い、前記第２の絶縁膜が露出するまで前記第２の導電膜
及び前記第３の導電膜をエッチング除去工程を更に含む
ことを特徴とする半導体記憶装置の製造方法。
【請求項１４】請求項１２に記載の半導体記憶装置の
製造方法における前記第６の工程後から前記第７の工程
前の間に、エッチングマスクを用いずに、前記多角形の
少なくとも１つの頂点に対応した位置及びその近傍にお
いて前記第２の絶縁膜が露出するまで、前記第２の導電
膜及び前記第３の導電膜をエッチング除去工程を更に含
むことを特徴とする半導体記憶装置の製造方法。
【請求項１５】請求項１２に記載の前記多角形が、直
角及び鋭角のいずれかの頂点を少なくとも１つを有して
いることを特徴とする半導体記憶装置の製造方法。
【請求項１６】請求項１０乃至請求項１５に記載の前
記第２の絶縁膜及び前記第２の導電膜を形成する工程に
おいて、前記第２の絶縁膜と前記第２の導電膜との積層
構造を２以上形成することを特徴とする半導体記憶装置
の製造方法。