JPH09213970A

JPH09213970A - 半導体装置の製造方法

Info

Publication number: JPH09213970A
Application number: JP2572997A
Authority: JP
Inventors: Hiroyasu Sadabetto; 裕康定別当
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1997-01-27
Filing date: 1997-01-27
Publication date: 1997-08-15
Anticipated expiration: 2017-01-27
Also published as: JP2995249B2

Abstract

(57)【要約】【課題】薄膜トランジスタにおいて、ソース領域上お
よびドレイン領域上に形成されるシリサイド層を均一な
ものとする。【解決手段】半導体薄膜２５上およびチャネル保護膜
２６ａ上にシリサイド化可能な金属膜２８を形成し、チ
ャネル保護膜２６ａをマスクとして半導体薄膜２５にイ
オンを打込むと、このときのイオン打込みエネルギによ
りチャネル保護膜２６ａ下以外の領域における半導体薄
膜２５の表面にシリサイド層が形成される。このよう
に、イオン打込みの際のエネルギを利用するので、シリ
サイド層を確実かつ均一に形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シリサイド層を
備えた半導体装置の製造方法に関する。

【０００２】

【従来の技術】例えばアクティブマトリクス液晶表示装
置のスイッチング素子として使用される薄膜トランジス
タ（半導体装置）には、シート抵抗を下げてオン電流の
増大を図るために、ソース領域上およびドレイン領域上
にシリサイド層を備えたものがある。次に、従来のこの
ような薄膜トランジスタを製造する場合の一例につい
て、図１８〜図２１を順に参照しながら説明する。ま
ず、図１８（Ａ）、（Ｂ）に示すように、ガラスなどか
らなる透明基板１の上面の所定の個所にクロムからなる
ゲート電極２およびゲートライン３を形成し、その上面
に窒化シリコンからなるゲート絶縁膜４を成膜し、その
上面に単結晶シリコン、アモルファスシリコン、ポリシ
リコンなどからなる半導体薄膜５を成膜し、その上面で
あってゲート電極２上の所定の個所に窒化シリコンから
なるチャネル保護膜６を形成する。次に、リンやボロン
などのイオンを打込むと、チャネル保護膜６下以外の領
域における半導体薄膜５にイオン注入領域５ａが形成さ
れる。

【０００３】次に、図１９（Ａ）、（Ｂ）に示すよう
に、上面全体にクロムなどからなるシリサイド化可能な
金属膜７を成膜し、その上面のデバイス領域にフォトレ
ジストパターン８を形成する。この場合、フォトレジス
トパターン８は、チャネル保護膜６を股いでチャネル保
護膜６とでほぼ十字形を形成するように形成される。ま
た、金属膜７と半導体薄膜５との間にはシリサイド層９
が形成される。次に、フォトレジストパターン８をマス
クとして金属膜７、シリサイド層９および半導体薄膜５
をエッチングすると、図２０（Ａ）、（Ｂ）に示すよう
になる。すなわち、フォトレジストパターン８下にのみ
金属膜７が残存され、その下にのみシリサイド層９が残
存され、その下およびチャネル保護膜６下にのみ半導体
薄膜５が残存される。この状態では、半導体薄膜５のチ
ャネル保護膜６下の部分は真性領域からなるチャネル領
域５ｂとされ、その両側はそれぞれイオン注入領域５ａ
からなるソース領域５ｃおよびドレイン領域５ｄとされ
ている。この後、フォトレジストパターン８および金属
膜７を除去する。

【０００４】次に、図２１（Ａ）、（Ｂ）に示すよう
に、上面の所定の個所にＩＴＯからなる画素電極１０を
形成する。次に、上面の所定の個所にアルミニウム−チ
タン合金からなるソース電極１１、ドレイン電極１２お
よびドレインライン１３を形成する。この状態では、半
導体薄膜５のソース領域５ｃにシリサイド層９およびソ
ース電極１１を介して画素電極１０が接続され、ドレイ
ン領域５ｄにシリサイド層９を介してドレイン電極１２
が接続されている。かくして、ソース領域５ｃ上および
ドレイン領域５ｄ上にシリサイド層９を備えた薄膜トラ
ンジスタが製造される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、図１９に
示す工程において金属膜７を成膜する前に、半導体薄膜
５の表面をきれいにしておく必要がある。すなわち、半
導体薄膜５の表面には自然酸化膜が形成されているの
で、その上に金属膜７を成膜してもシリサイド層９を形
成することができない。そこで、フッ化アンモンなどに
よる表面処理を行ってこの自然酸化膜を除去する必要が
あるが、シリコンなどの半導体薄膜は撥水性があるた
め、自然酸化膜を除去後の洗浄液の乾燥工程で乾燥島が
発生する。このため、従来のようなシリサイド層の形成
方法では、シリサイド層の形成不良が発生し、確実かつ
均一にシリサイド層を形成することができなかった。ま
た、図１９に示すように、半導体薄膜５およびチャネル
保護膜６の上面全体に金属膜７を成膜しているので、チ
ャネル保護膜６下以外の領域における半導体薄膜５の上
面全体にシリサイド層９が形成されることになる。この
ため、図２０に示す工程においてデバイス領域を形成す
る場合、デバイス領域以外の領域における不要なシリサ
イド層９を除去することとなるが、この除去が困難であ
るという問題があった。すなわち、不要なシリサイド層
９の除去をＣＣｌ₄ガスを用いたドライエッチングによ
って行うことができれば、容易に除去することができる
が、ＣＣｌ₄ガスが規制により使用できない現状では除
去が困難である。この発明の第１の課題は、シリサイド
層を確実かつ均一に形成することである。この発明の第
２の課題は、不要なシリサイド層が形成されないように
することである。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
半導体薄膜上にシリサイド化が可能な金属膜を形成し、
この金属膜の上方から前記半導体薄膜中にドナーまたは
アクセプタ不純物を含むイオンを打込み、前記半導体薄
膜中に前記ドナーまたはアクセプタ不純物を注入し、か
つ、前記金属膜と前記半導体薄膜との界面にシリサイド
層を均一に形成するようにしたものである。請求項２記
載の発明は、半導体薄膜の所定領域上にシリサイド化が
可能な金属膜を形成し、この金属膜の上方から前記半導
体薄膜中にドナーまたはアクセプタ不純物を含むイオン
を打込み、前記半導体薄膜中に前記ドナーまたはアクセ
プタ不純物を注入し、かつ、前記金属膜と前記半導体薄
膜の所定領域との界面にシリサイド層を均一に形成する
ようにしたものである。請求項３記載の発明は、基板上
に半導体薄膜を形成して前記半導体薄膜の表面の酸化膜
を除去し、前記半導体薄膜上にシリサイド化が可能な金
属膜を形成した上、前記金属膜の上方から前記半導体薄
膜中にドナーまたはアクセプタ不純物を含むイオンを打
込み、前記半導体薄膜中に前記ドナーまたはアクセプタ
不純物を注入し、かつ、前記金属膜と前記半導体薄膜と
の界面にシリサイド層を均一に形成するようにしたもの
である。

【０００７】請求項１〜３記載の発明によれば、半導体
薄膜上にシリサイド化が可能な金属膜を形成してイオン
を打込み、金属膜と半導体薄膜との界面にシリサイド層
を形成する方法であり、イオン打込み時のエネルギを利
用してシリサイド化を行うため、従来の方法と異なり、
シリサイド層を均一にしてコンタクト抵抗を低減するこ
とができる。加えて、請求項２記載の発明では、シリサ
イド化が可能な金属膜を半導体薄膜の所定領域上にのみ
形成した上、イオンを打込む方法であるため、所定領域
外の半導体薄膜の表面にはシリサイド層が形成されず、
したがって、シリサイドの除去に要する作業が不要とな
り効率化を図ることができる。また、請求項３記載の発
明では、半導体薄膜の表面の酸化膜を除去してからシリ
サイド化が可能な金属膜を形成する方法であるので、シ
リサイド化を確実に行うことができる。

【０００８】

【発明の実施の形態】

（第１実施形態）図１〜図８はそれぞれこの発明を適用
した薄膜トランジスタの製造方法の第１実施形態におけ
る各製造工程を示したものである。そこで、これらの図
を順に参照しながら、この第１実施形態における薄膜ト
ランジスタの製造方法について説明する。

【０００９】まず、図１（Ａ）、（Ｂ）に示すように、
ガラスなどからなる透明基板２１の上面の所定の個所に
クロムなどからなるゲート電極２２およびゲートライン
２３を膜厚１０００Å程度に形成する。次に、上面全体
に窒化シリコンからなるゲート絶縁膜２４を膜厚４００
０Å程度に成膜し、次いで単結晶シリコン、アモルファ
スシリコン、ポリシリコンなどからなる半導体薄膜２５
を膜厚５００Å程度に成膜し、次いで窒化シリコンから
なるチャネル保護膜形成用膜２６を成膜する。

【００１０】次に、図２（Ａ）、（Ｂ）に示すように、
チャネル保護膜形成用膜２６の上面であってゲート電極
２２上の所定の個所にフォトレジストパターン２７を形
成する。この場合、フォトレジストパターン２７は、ゲ
ート電極２２およびゲートライン２３をマスクとした裏
面露光（透明基板２１の下面側からの露光）と、フォト
マスクを用いた表面露光（透明基板２１の上面側からの
露光）とにより形成される。すると、フォトレジストパ
ターン２７のチャネル長方向の長さＬはゲート電極２２
の幅と同じとなる。

【００１１】次に、フォトレジストパターン２７をマス
クとしてチャネル保護膜形成用膜２６をウェットエッチ
ングすると、図３（Ａ）、（Ｂ）に示すように、フォト
レジストパターン２７下にチャネル保護膜２６ａが形成
される。この場合、チャネル保護膜２６ａ下以外の領域
における半導体薄膜２５の表面が露出するので、この露
出した表面に自然酸化膜（図示せず）が形成される。こ
の後、フォトレジストパターン２７を除去する。

【００１２】次に、図４（Ａ）、（Ｂ）に示すように、
上面全体にクロムなどからなるシリサイド化可能な金属
膜２８をスパッタやプラズマＣＶＤなどにより成膜す
る。この金属膜２８の膜厚は、イオン通過を許容する程
度に薄く、５０〜２００Å程度となっている。ところ
で、この状態では、チャネル保護膜２６ａ下以外の領域
における半導体薄膜２５の表面に自然酸化膜が形成され
ているので、半導体薄膜２５と金属膜２８との間にシリ
サイド層は形成されない。

【００１３】次に、図５（Ａ）、（Ｂ）に示すように、
チャネル保護膜２６ａをマスクとして半導体薄膜２５を
ｎ型またはｐ型にするリンなどのドナー不純物やボロン
などのアクセプタ不純物を含むイオンを打込む。打込ま
れたイオンは、金属膜２８を貫通して、チャネル保護膜
２６ａ下以外の領域における半導体薄膜２５に注入さ
れ、イオン注入領域２５ａが形成される。このイオン注
入領域２５ａは後述する薄膜トランジスタのソース領域
およびドレイン領域となる部分を含んでいる。また、こ
のときのイオン打込みエネルギにより、金属膜２８から
金属（クロム）がチャネル保護膜２６ａ下以外の領域に
おける半導体薄膜２５の表面に形成された自然酸化膜お
よびその下の半導体薄膜２５に注入され、半導体薄膜２
５と金属膜２８との間にシリサイド層２９が形成され
る。

【００１４】このように、イオンを打込みの際のエネル
ギによりシリサイド化を行うので、確実かつ均一にシリ
サイド層２９を形成することができる。また、半導体薄
膜２５の表面に自然酸化膜が形成されていても、イオン
打込みエネルギによりチャネル保護膜２６ａ下以外の領
域における半導体薄膜２５の表面にシリサイド層２９を
形成することができるので、金属膜２８を成膜する前
に、半導体薄膜２５の表面の自然酸化膜を除去するため
の表面処理を行う必要がなく、したがってその分だけ工
程数を少なくすることができる。

【００１５】ここで、一例として、５％のＰＨ₃と９５
％のＨ₂とからなるドーピングガスを加速電圧２０ｋ
Ｖ、ドーズ量２×１０¹⁵／ｃｍ²で打込んだ後に、金属
膜２８を除去し、そしてシリサイド層２９のシート抵抗
を測定したところ、１１００Ω／□程度であった。これ
に対して、例えば図１９（Ｂ）に示す従来例のシリサイ
ド層９の場合、シート抵抗は１２０００Ω／□程度であ
った。この測定結果から明らかなように、イオン打込み
エネルギにより、チャネル保護膜２６ａ下以外の領域に
おける半導体薄膜２５の表面に低抵抗のシリサイド層２
９が形成されることが理解される。

【００１６】また、シリコンのエッチング液である１％
のフッ酸に３０秒間漬け、この第１実施形態の場合のシ
リサイド層２９と従来例の場合のシリサイド層９とのシ
ート抵抗を測定したところ、この第１実施形態の場合に
は１１００Ω／□程度と変化しなかったが、従来例の場
合には５×１０¹¹Ω／□以上とかなり大きくなった。こ
の測定結果から明らかなように、この第１実施形態の場
合のシリサイド層２９は従来例の場合のシリサイド層９
よりも緻密で丈夫（安定）であることが理解される。こ
の第１実施形態の場合、ドーズ量を４×１０¹⁵／ｃｍ²
としたところ、シリサイド層２８のシート抵抗が５７０
Ω／□程度とさらに低抵抗となった。

【００１７】このように、シリサイド化可能な金属膜２
８を介して半導体薄膜２５にイオンを打込むと、このイ
オン打込みエネルギにより金属膜２８と半導体薄膜２５
との間に存在した自然酸化膜中にシリサイドが成長して
良好なコンタクト状態が得られることが確認された。こ
れは、自然酸化膜の場合に限らず、レジスト液や酸素プ
ラズマなどによる酸化処理を行って半導体薄膜２５に形
成した酸化膜に対しても同様であるので、自然酸化膜が
形成された半導体薄膜２５に酸化処理を行った上、金属
膜２８を成膜するようにしてもよい。ただし、後述する
第３実施形態に示す如く、半導体薄膜２５の酸化膜をエ
ッチングした後、イオンを打込むようにしてシリサイド
層２８をより均一に形成するようにしてもよい。

【００１８】次に、図６（Ａ）、（Ｂ）に示すように、
上面の所定の個所つまりデバイス領域にフォトレジスト
パターン３０をフォトマスクを用いた表面露光により形
成する。この場合、フォトレジストパターン３０は、ゲ
ート電極２２を股いで該ゲート電極２２とでほぼ十字形
を形成するように形成され、その幅Ｄが所期のチャネル
幅と同じとなっている。次に、フォトレジストパターン
３０をマスクとして金属膜２８、シリサイド層２９およ
び半導体薄膜２５をドライエッチングすると、図７
（Ａ）、（Ｂ）に示すようになる。

【００１９】すなわち、フォトレジストパターン３０下
にのみ金属膜２８が残存され、その下にのみシリサイド
層２９が残存され、その下およびチャネル保護膜２６ａ
下にのみ半導体薄膜２５が残存される。この状態では、
半導体薄膜２５のチャネル保護膜２６ａ下の部分は真性
領域からなるチャネル領域２５ｂとされ、その両側はそ
れぞれイオン注入領域２５ａからなるソース領域２５ｃ
およびドレイン領域２５ｄとされている。この後、フォ
トレジストパターン３０および金属膜２８を除去する。

【００２０】次に、図８（Ａ）、（Ｂ）に示すように、
上面の所定の個所にＩＴＯからなる画素電極３１を膜厚
５００Å程度に形成する。次に、上面の所定の個所にア
ルミニウム−チタン合金からなるソース電極３２、ドレ
イン電極３３およびドレインライン３４を膜厚３０００
Å程度に形成する。この状態では、半導体薄膜２５のソ
ース領域２５ｃにシリサイド層２９およびソース電極３
２を介して画素電極３１が接続され、ドレイン領域２５
ｄにシリサイド層２９を介してドレイン電極３２が接続
されている。かくして、この第１実施形態の薄膜トラン
ジスタが製造される。

【００２１】ところで、上記第１実施形態では、図５に
示すように、半導体薄膜２５およびチャネル保護膜２６
ａの上面全体に金属膜２８を成膜した状態でイオンを打
込んでいるので、デバイス領域以外の領域における半導
体薄膜２５の表面にもシリサイド層２９が形成されるこ
とになる。この結果、図７に示す工程においてデバイス
領域を形成する場合、デバイス領域以外の領域における
不要なシリサイド層２９の除去が困難となる。

【００２２】（第２実施形態）そこで、次に、以上のよ
うな問題を解決することができるこの発明の第２実施形
態について図９〜図１２を順に参照しながら説明する
に、この第２実施形態では、上記第１実施形態の図４に
示す工程までは同じであるので、それ以後の工程から説
明する。図４に示す工程後に、図９（Ａ）、（Ｂ）に示
すように、上面の所定の個所つまりデバイス領域にフォ
トレジストパターン３０を表面露光により形成する。次
に、フォトレジストパターン３０をマスクとして金属膜
２８をドライエッチングすると、図１０（Ａ）、（Ｂ）
に示すように、フォトレジストパターン３０下にのみ金
属膜２８が残存される。この後、フォトレジストパター
ン３０を除去する。

【００２３】次に、図１１（Ａ）、（Ｂ）に示すよう
に、チャネル保護膜２６ａをマスクとして半導体薄膜２
５をｎ型またはｐ型にするリンやボロンなどを含むイオ
ンを打込む。打込まれたイオンは、金属膜２８があると
ころでは金属膜２８を貫通して、金属膜２８がないとこ
ろでは直接、チャネル保護膜２６ａ下以外の領域におけ
る半導体薄膜２５に注入され、イオン注入領域２５ａが
形成される。また、このときのイオン打込みエネルギに
より、金属膜２８から金属（クロム）がチャネル保護膜
２６ａ下以外の領域における半導体薄膜２５の表面に形
成された自然酸化膜およびその下の半導体薄膜２５に注
入され、チャネル保護膜２６ａの周囲に残存する金属膜
２８と半導体薄膜２５との間にシリサイド層２９が形成
される。

【００２４】次に、金属膜２８、シリサイド層２９およ
びチャネル保護膜２６ａをマスクとして半導体薄膜２５
をドライエッチングすると、図１２（Ａ）、（Ｂ）に示
すように、金属膜２８下およびチャネル保護膜２６ａ下
にのみ半導体薄膜２５が残存される。この状態では、半
導体薄膜２５のチャネル保護膜２６ａ下の部分は真性領
域からなるチャネル領域２５ｂとされ、その両側はそれ
ぞれイオン注入領域２５ａからなるソース領域２５ｃお
よびドレイン領域２５ｄとされている。この後、金属膜
２８を除去する。以下、上記第１実施形態の図８に示す
工程と同じであるので、これ以後の工程は省略する。

【００２５】このように、この第２実施形態では、図１
０に示すように、金属膜２８のデバイス領域以外の不要
な部分を除去し、この後図１１に示すように、イオンを
打込んでいるので、チャネル保護膜２６ａの周囲に残存
する金属膜２８と半導体薄膜２５との間にのみシリサイ
ド層２９が形成されることになる。すなわち、金属膜２
８下つまりデバイス領域以外の領域における半導体薄膜
２５の表面にはシリサイド層が形成されず、したがって
不要なシリサイド層が形成されないようにすることがで
きる。この結果、金属膜２８、シリサイド層２９および
チャネル保護膜２６ａをマスクとして半導体薄膜２５の
不要な部分をドライエッチングして除去するとき、半導
体薄膜２５のみをドライエッチングすればよいことにな
る。

【００２６】ここで、半導体薄膜２５のドライエッチン
グについて説明する。まず、３種類の試料を用意した。
すなわち、第１試料として、上記第２実施形態の場合と
同じであって、例えば図１１（Ｂ）を参照して説明する
と、ガラス基板（２１）の上面に窒化シリコン膜（２
４）およびシリコン膜（２５）を成膜し、シリコン膜
（２５）の表面に形成された自然酸化膜の上面の一部に
クロム膜（２８）を形成し、この状態でイオンを打込
み、一部に形成されたクロム膜（２８）下のシリコン膜
の表面にのみシリサイド層を形成し、この後クロム膜
（２８）を除去したものを用意した。第２試料として、
ガラス基板の上面に窒化シリコン膜およびシリコン膜を
成膜し、シリコン膜の表面に形成された自然酸化膜の上
面全体にクロム膜を形成し、この状態でイオンを打込
み、シリコン膜の表面全体にシリサイド層を形成し、こ
の後クロム膜を除去したものを用意した。第３試料とし
て、ガラス基板の上面に窒化シリコン膜およびシリコン
膜を成膜し、この状態でイオンを打込んだものを用意し
た（この場合、クロム膜を成膜していないので、シリサ
イド層は形成されない。）。

【００２７】そして、第１、第２、第３試料に対して、
ＣｌとＳＦ₆の混合ガスを用いたプラズマエッチングを
行った。すると、第１試料の場合には、シリコン膜の表
面の一部に形成されたシリサイド層下以外の領域におけ
るシリコン膜がすべて除去された。第２試料の場合に
は、２つの現象が表われた。１つは、エッチングがほと
んど進行しなかった（この第２試料は問題外であるの
で、取り除く。）。もう１つは、シリコン膜の表面全体
に形成されたシリサイド層およびその下のシリコン膜が
すべて除去された（以下、第２試料ａという。）。第３
試料の場合には、シリコン膜がすべて除去された。

【００２８】次に、第１試料、第２試料ａおよび第３試
料の各上面にＩＴＯ膜（図８の画素電極３１に相当）を
成膜し、窒化シリコン膜（図８のゲート絶縁膜２４に相
当）上に成膜されたＩＴＯ膜のシート抵抗などを調べ
た。すると、第１試料と第３試料の場合には、ＩＴＯ膜
のシート抵抗が両者共約４５Ω／□程度とほぼ同じ値で
あった。これに対して、第２試料ａの場合には、ＩＴＯ
膜が曇ったり、そのシート抵抗がきわめて高かったり、
一部には断線も発生していた。これは、ＩＴＯ膜下の窒
化シリコン膜の表面が荒れていることに起因する。

【００２９】以上のことから、上記第２実施形態の場合
には、図１１に示すように、イオンを打込み、この後半
導体薄膜２５の不要な部分を除去するとき、ＣｌとＳＦ
₆の混合ガスを用いたプラズマエッチングを行うと、金
属膜２８下以外の領域における半導体薄膜２５がすべて
除去され、この除去により露出されたゲート絶縁膜２４
上に画素電極３１が良好に形成されることが理解され
る。

【００３０】ところで、上記第２実施形態の場合には、
図３に示すように、チャネル保護膜２６ａを形成し、こ
の後フォトレジストパターン２７を除去し、次いで図１
０に示すように、デバイス領域のみに金属膜２８を残存
させ、次いで図１１に示すように、イオン打込みエネル
ギによりチャネル保護膜２６ａの周囲に残存する金属膜
２８と半導体薄膜２５との間にのみシリサイド層２９を
形成している。しかしながら、図３に示すように、チャ
ネル保護膜２６ａを形成し、この後フォトレジストパタ
ーン２７を除去する際に、レジスト液などによる酸化が
進行し、半導体薄膜２５の表面に形成される酸化膜の厚
さが厚くなりすぎることがある。このような現象が生じ
た場合には、イオン打込みエネルギではシリサイド化が
不十分となってしまうことがある。

【００３１】例えば、第４試料として、上記第２実施形
態の場合と同じであって、例えば図１１（Ｂ）を参照し
て説明すると、ガラス基板（２１）の上面に窒化シリコ
ン膜（２４）およびシリコン膜（２５）を成膜し、シリ
コン膜（２５）の上面の一部にチャネル保護膜（２６
ａ）を形成し、その上面全体に表面処理無しでクロム膜
（２８）を成膜し、この状態でイオンを打込み、この後
クロム膜（２８）を除去したものを用意した。第５試料
として、ガラス基板の上面に窒化シリコン膜およびシリ
コン膜を成膜し、シリコン膜の上面の一部にチャネル保
護膜を形成し、その上面全体に表面処理有りでクロム膜
を成膜し、この状態でイオンを打込み、この後クロム膜
を除去したものを用意した。第６試料として、ガラス基
板の上面に窒化シリコン膜およびシリコン膜を成膜し、
シリコン膜の上面に表面処理無しでクロム膜を成膜し、
この状態でイオンを打込み、この後クロム膜を除去した
ものを用意した（この場合、チャネル保護膜を形成して
いないので、レジスト液などによる酸化の進行はな
い。）。

【００３２】ただし、第４、第５、第６試料におけるイ
オン打込みは、１％のＰＨ₃と９９％のＨ₂とからなるド
ーピングガスを加速電圧２０ｋＶ、ドーズ量２×１０¹⁵
／ｃｍ²で打込んだ。そして、第４、第５、第６試料の
各シリサイド層のシート抵抗を測定したところ、第４試
料の場合には１×１０⁶Ω／□程度であったの対し、第
５試料と第６試料の場合には１×１０³Ω／□程度であ
った。すなわち、第４試料の場合、第５試料および第６
試料と比較して、シリサイド層のシート抵抗を十分に低
くすることができない。これは、第４試料の場合、チャ
ネル保護膜を形成した後にフォトレジストパターンを除
去する際のレジスト液などによる酸化が進行し、シリコ
ン膜の表面に形成される酸化膜の厚さが厚くなりすぎ、
イオン打込みエネルギではシリサイド化が不十分である
ことに起因する。なお、第５試料の場合には、表面処理
後、通常の環境下で２時間以上放置し、自然酸化を進行
させたが、上記のように、シリサイド層のシート抵抗が
１×１０³Ω／□程度と低抵抗であった。したがって、
レジスト液などによる酸化の進行を考慮すると、工程数
が増えても、表面処理は行った方が望ましい。

【００３３】しかし、第５試料の場合には、ガラス基板
の上面に窒化シリコン膜およびシリコン膜を成膜し、シ
リコン膜の上面の一部にチャネル保護膜を形成し、その
上面全体に表面処理有りでクロム膜を成膜しており、し
たがってデバイス領域以外の領域におけるシリコン膜の
表面にもシリサイド層が形成されることになり、このシ
リサイド層の除去が困難となる。また、上記第２実施形
態の場合、図３に示すフォトレジストパターン２７を除
去した後に、水洗して乾燥しているが、このときチャネ
ル保護膜２６ａ下以外の領域における半導体薄膜２５の
表面が露出しており、しかも半導体薄膜２５の材料であ
るシリコンが撥水性を有しているので、半導体薄膜２５
の表面に局部的に乾燥不良による汚染物が生じることが
あり、ひいては半導体薄膜２５の不要な部分の除去が不
十分となってしまうことがある。

【００３４】（第３実施形態）そこで、次に、以上のよ
うな問題を解決することができるこの発明の第３実施形
態について図１３〜図１７を順に参照しながら説明する
に、この第３実施形態では、上記第１実施形態の図３に
示す工程までは同じであるので、それ以後の工程から説
明する。まず、図３（Ａ）、（Ｂ）に示すように、チャ
ネル保護膜２６ａを形成し、この後フォトレジストパタ
ーン２７を除去する。次に、水洗して乾燥する。この場
合、半導体薄膜２５の表面に局部的に乾燥不良による汚
染物が生じることがある。次に、フッ化アンモンなどに
よる表面処理を行い、半導体薄膜２５の表面の酸化膜を
除去する。

【００３５】次に、図１３（Ａ）、（Ｂ）に示すよう
に、上面全体にクロムなどからなるシリサイド化可能な
金属膜２８を成膜する。この場合、半導体薄膜２５の表
面の酸化膜は除去されているので、半導体薄膜２５と金
属膜２８との間にシリサイド層２９が形成される。次
に、図１４（Ａ）、（Ｂ）に示すように、上面の所定の
個所つまりデバイス領域にフォトレジストパターン３０
を表面露光により形成する。次に、フォトレジストパタ
ーン３０をマスクとして金属膜２８をウェットエッチン
グすると、図１５（Ａ）、（Ｂ）に示すように、フォト
レジストパターン３０下にのみ金属膜２８が残存され
る。この後、フォトレジストパターン３０を除去する。

【００３６】次に、図１６（Ａ）、（Ｂ）に示すよう
に、チャネル保護膜２６ａをマスクとして半導体薄膜２
５をｎ型またはｐ型にするリンやボロンなどを含むイオ
ンを打込む。打込まれたイオンは、金属膜２８があると
ころでは金属膜２８を貫通して、金属膜２８がないとこ
ろでは直接、チャネル保護膜２６ａ下以外の領域におけ
る半導体薄膜２５に注入され、イオン注入領域２５ａが
形成される。このときのイオン打込みエネルギにより、
第１実施形態および第２実施形態と同様に、金属膜２８
と半導体薄膜２５との境界面にシリサイド層が形成され
る。この場合、この実施形態では、図１３（Ａ）、
（Ｂ）について説明した通りシリサイド層はすでに形成
されているが、このイオン打込み時のエネルギを利用し
たシリサイド化によって、より確実に形成されることに
なる。すなわち、半導体薄膜２５上面に金属膜２８を形
成した際に形成されるシリサイド層は、洗浄液の乾燥島
に起因する不均一なものであっても、このイオン打込み
によるエネルギを利用したシリサイド化によって均一な
ものとなる。また、このときのイオン打込みエネルギに
より金属膜２８下以外の領域における半導体薄膜２５の
表面に形成されたシリサイド層２９や乾燥不良による汚
染物などが適宜に飛ばされ、このシリサイド層２９や乾
燥不良による汚染物などがまばらとなる。これにより、
金属膜２８下以外の領域における半導体薄膜２５の表面
側はエッチングされやすい状態とされる。

【００３７】次に、金属膜２８およびチャネル保護膜２
６ａをマスクとしてＣｌとＳＦ₆の混合ガスを用いたプ
ラズマエッチングを行うと、金属膜２８下およびチャネ
ル保護膜２６ａ下以外の領域における半導体薄膜２５が
その表面にまばらとなって残存するシリサイド層２９な
どと共に除去され、図１７（Ａ）、（Ｂ）に示すよう
に、金属膜２８下およびチャネル保護膜２６ａ下にのみ
半導体薄膜２５が残存される。この状態では、半導体薄
膜２５のチャネル保護膜２６ａ下の部分は真性領域から
なるチャネル領域２５ｂとされ、その両側はそれぞれイ
オン注入領域２５ａからなるソース領域２５ｃおよびド
レイン領域２５ｄとされている。この後、金属膜２８を
除去する。以下、上記第１実施形態の図８に示す工程と
同じであるので、これ以後の工程は省略する。

【００３８】このように、この第３実施形態では、シリ
サイド化を十分とすることができる上、デバイス領域以
外の領域における半導体薄膜２５の表面にシリサイド層
２９などが形成されていても、イオン打込みエネルギに
より金属膜２８下つまりデバイス領域以外の領域におけ
る半導体薄膜２５の表面側をエッチングされやすい状態
にしており、金属膜２８下およびチャネル保護膜２６ａ
下以外の領域における不要な半導体薄膜２５をその表面
にまばらとなって残存するシリサイド層２９などと共に
容易に除去することができる。

【００３９】ここで、イオン打込みエネルギによる半導
体薄膜２５の表面側のエッチングされやすい状態となる
ことについて説明する。まず、上記第３実施形態の場合
と同じであって、例えば図１６（Ｂ）を参照して説明す
ると、ガラス基板（２１）の上面に窒化シリコン膜（２
４）およびシリコン膜(25)を成膜し、シリコン膜（２
５）の上面の一部にチャネル保護膜（２６ａ）を形成
し、その上面全体に表面処理有りでクロム膜（２８）を
成膜し、デバイス領域のみにクロム膜（２８）を残し、
次いで図１６（Ｂ）に示すように、イオンの打込みを行
い、次いで図１７（Ｂ）に示すように、ＣｌとＳＦ₆の
混合ガスを用いたプラズマエッチングを行った場合にお
いて、イオン打込み条件とプラズマエッチングの完了時
間とについて調べたところ、次の表１に示す結果が得ら
れた。

【００４０】

【表１】ただし、ガス濃度は、ＰＨ₃をＨ₂ガスで希釈したガスに
おけるＰＨ₃の濃度である（以下、同じ）。完了時間
は、プラズマエッチングの完了時間のことで、不連続で
行ったプラズマエッチングの完了を確認できた時間であ
る（以下、同じ）。

【００４１】そして、比較のために、表面処理を行わず
に、上記と同様の製造工程を経た場合において、イオン
打込み条件とプラズマエッチングの完了時間とについて
調べたところ、次の表２に示す結果が得られた。

【表２】

【００４２】表１および表２から明らかなように、表面
処理無しの場合には、表面処理有りの場合と比較して、
プラズマエッチングの完了時間が小さく、エッチングレ
ートが低下している。また、表面処理無しの場合には、
窒化シリコン膜（図１７のゲート絶縁膜２４に相当）の
表面が荒れ、ガラス基板に曇りが生じた。このことから
も、表面処理は無いよりも有った方がいいことが理解さ
れる。なお、表面処理有りの場合であって、イオンの打
込みを行わずにＣｌとＳＦ₆の混合ガスを用いたプラズ
マエッチングを行った場合、プラズマエッチングを８０
ｓｅｃ以上行っても、除去すべきシリコン膜上のシリサ
イド層にほとんど変化は見られなかった。また、表面処
理無しの場合であって、イオン打込みを行わずにＣｌと
ＳＦ₆の混合ガスを用いたプラズマエッチングを行った
場合、プラズマエッチングを５０ｓｅｃ以上行っても、
除去すべきシリコン膜上のシリサイド層にエッチングが
ほとんど進行していない部分があった。このことから、
半導体薄膜の表面にシリサイド層があっても、イオン打
込みエネルギにより半導体薄膜の表面側がエッチングさ
れやすい状態とされることが理解される。

【００４３】次に、乾燥不良による汚染物の除去につい
て説明する。まず、上記第３実施形態の場合と同じであ
って、図１３（Ｂ）に示すように、表面処理後にクロム
膜（２８）を成膜して半導体薄膜（２５）の表面にシリ
サイド層（２９）を形成し、次いで図１５（Ｂ）に示す
ように、デバイス領域のみにクロム膜（２８）を残し、
次いで図１６（Ｂ）に示すように、イオンの打込みを行
い、次いで図１７（Ｂ）に示すように、ＣｌとＳＦ₆の
混合ガスを用いたプラズマエッチングを行った。この場
合、イオン打込みは、１％のＰＨ₃と９９％のＨ₂とから
なるドーピングガスを加速電圧１０ｋＶ、ドーズ量２×
１０¹⁵／ｃｍ²で打込んだ。プラズマエッチングの時間
は１０ｓｅｃと２０ｓｅｃの２通りとした。すると、い
ずれの場合も、エッチングが均一に進行し、完全にエッ
チングされたことが確認された。これに対して、イオン
打込みを行わずに、上記と同様の製造工程を経た場合に
は、エッチングが不均一に進行し、乾燥不良による汚染
物によるものと思われる微小なしみ状のものが残った。
このことから、半導体薄膜の表面に乾燥不良による汚染
物があっても、イオン打込みエネルギにより半導体薄膜
の表面側がエッチングされやすい状態とされることが理
解される。

【００４４】

【発明の効果】以上説明したように、請求項１〜３記載
の発明によれば、半導体薄膜上にシリサイド化が可能な
金属膜を形成してイオンを打込み、金属膜と半導体薄膜
との界面にシリサイド層を形成する方法であり、イオン
打込み時のエネルギを利用してシリサイド化を行うた
め、従来の方法と異なり、シリサイド層を均一にしてコ
ンタクト抵抗を低減することができる。加えて、、請求
項２記載の発明では、シリサイド化が可能な金属膜を半
導体薄膜の所定領域上にのみ形成した上、イオンを打込
む方法であるため、所定領域外の半導体薄膜の表面には
シリサイド層が形成されず、したがって、シリサイドの
除去に要する作業が不要となり効率化を図ることができ
る。また、請求項３記載の発明では、半導体薄膜の表面
の酸化膜を除去してからシリサイド化が可能な金属膜を
形成する方法であるので、シリサイド化を確実に行うこ
とができる。

【図面の簡単な説明】

【図１】（Ａ）はこの発明の第１実施形態における薄膜
トランジスタの製造に際し、透明基板上に半導体薄膜お
よびチャネル保護膜形成用膜などを形成した状態の平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図２】図１に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図３】図２に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図４】図３に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図５】図４に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図６】図５に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図７】図６に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図８】図７に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図９】この発明の第２実施形態における薄膜トランジ
スタの製造に際し、第１実施形態の図４に続く工程であ
って、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断
面図。

【図１０】図９に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１１】図１０に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１２】図１１に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１３】この発明の第３実施形態における薄膜トラン
ジスタの製造に際し、第１実施形態の図３に続く工程で
あって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図。

【図１４】図１３に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１５】図１４に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１６】図１５に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１７】図１６に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図１８】（Ａ）は従来の薄膜トランジスタの製造に際
し、透明基板上に半導体薄膜およびチャネル保護膜など
を形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図。

【図１９】図１８に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図２０】図１９に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【図２１】図２０に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【符号の説明】

２１透明基板２５半導体薄膜２６ａチャネル保護膜２８金属膜２９シリサイド層

Claims

【特許請求の範囲】

【請求項１】半導体薄膜上にシリサイド化が可能な金
属膜を形成し、この金属膜の上方から前記半導体薄膜中
にドナーまたはアクセプタ不純物を含むイオンを打込
み、前記半導体薄膜中に前記ドナーまたはアクセプタ不
純物を注入し、かつ、前記金属膜と前記半導体薄膜との
界面にシリサイド層を均一に形成することを特徴とする
半導体装置の製造方法。
【請求項２】半導体薄膜の所定領域上にシリサイド化
が可能な金属膜を形成し、この金属膜の上方から前記半
導体薄膜中にドナーまたはアクセプタ不純物を含むイオ
ンを打込み、前記半導体薄膜中に前記ドナーまたはアク
セプタ不純物を注入し、かつ、前記金属膜と前記半導体
薄膜の所定領域との界面にシリサイド層を均一に形成す
ることを特徴とする半導体装置の製造方法。
【請求項３】基板上に半導体薄膜を形成して前記半導
体薄膜の表面の酸化膜を除去し、前記半導体薄膜上にシ
リサイド化が可能な金属膜を形成した上、前記金属膜の
上方から前記半導体薄膜中にドナーまたはアクセプタ不
純物を含むイオンを打込み、前記半導体薄膜中に前記ド
ナーまたはアクセプタ不純物を注入し、かつ、前記金属
膜と前記半導体薄膜との界面にシリサイド層を均一に形
成することを特徴とする半導体装置の製造方法。
【請求項４】請求項１〜３のいずれかに記載の発明に
おいて、前記金属膜は５０〜２００Å程度に形成するこ
とを特徴とする半導体装置の製造方法。
【請求項５】請求項１〜３のいずれかに記載の発明に
おいて、イオン打込みの後、前記金属膜を除去すること
を特徴とする半導体装置の製造方法。
【請求項６】請求項１〜３のいずれかに記載の発明に
おいて、前記半導体薄膜はアモルファスシリコンで形成
されていることを特徴とする半導体装置の製造方法。