JPS58169977A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS58169977A JPS58169977A JP57053539A JP5353982A JPS58169977A JP S58169977 A JPS58169977 A JP S58169977A JP 57053539 A JP57053539 A JP 57053539A JP 5353982 A JP5353982 A JP 5353982A JP S58169977 A JPS58169977 A JP S58169977A
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- JP
- Japan
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- layer
- thin film
- film transistor
- silicon
- manufacturing
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シリコンを母体とする薄膜状の半導体層を有
する薄膜トランジスタの製造方法に関する０
を 基板上に設けられたシリコ今母体とする薄膜状の半導体
層の基板とは反対軸の表向上にゲート絶縁層が設けられ
ているＰｊＴｌＩＴｋ１上ゲートコプレナー型の構造を
有する薄膜トランジスタは、ゲート電極に一定電圧（Ｖ
ｓ ）を印加し、ソース電極とドレイン電極との間の電
圧（ＶＤ）ｔ−変化させた際のソ−スミ極とドレイン電
極との間を流れる電流（ｌ ｏ ）は、■０が小さい傾
城で＃ｉ妬んと変らす、増加する傾向を示さない。
する薄膜トランジスタの製造方法に関する０
を 基板上に設けられたシリコ今母体とする薄膜状の半導体
層の基板とは反対軸の表向上にゲート絶縁層が設けられ
ているＰｊＴｌＩＴｋ１上ゲートコプレナー型の構造を
有する薄膜トランジスタは、ゲート電極に一定電圧（Ｖ
ｓ ）を印加し、ソース電極とドレイン電極との間の電
圧（ＶＤ）ｔ−変化させた際のソ−スミ極とドレイン電
極との間を流れる電流（ｌ ｏ ）は、■０が小さい傾
城で＃ｉ妬んと変らす、増加する傾向を示さない。
詰り、所、１＊Ｖｏ−１ｏ特性が■０の小さい鎖酸にお
いて勝型的にならずにＶｏ −１ｏ’％性曲糾がφんだ
ものと成り好ましいトランジスタ特性を示さない。
いて勝型的にならずにＶｏ −１ｏ’％性曲糾がφんだ
ものと成り好ましいトランジスタ特性を示さない。
とれは、薄膜シリコンから成る半導体１曽と電極との間
に充分なるオーミック接触が形ＩＪｋされていない事に
起因している。
に充分なるオーミック接触が形ＩＪｋされていない事に
起因している。
このことを解決する試みとして、＋４！Ｊ記の半４体層
と１１１ｍ１の（極（ソース電極、ドレイン″１τ−）
との間に、シリコンを母体とする＋ ｒ−金井在させる
ことが提案されている。
と１１１ｍ１の（極（ソース電極、ドレイン″１τ−）
との間に、シリコンを母体とする＋ ｒ−金井在させる
ことが提案されている。
ｎ層を形成するには、シリコンを母体とする層中Ｋｎ型
不糾物をドーピングしてや７１は浪い。
不糾物をドーピングしてや７１は浪い。
面乍ら・このシリコン中に、、否純％Ｊをドーピングす
る方法として、所ｄ￥、単結晶シリコンウェハを用いる
ＭＯＳ−１（、’の作成・プロセスにおいて広（用いら
れている熱拡散やイオンイングランチージョンを採用し
様とすると、共に９００℃以上の蘭温における熱処理を
必要とする為に、ガラス基板を用いることや、比較的低
温で膜形成を行なっている一′）理由により薄ＩＩ＆′
す°′トラ２ジ３タ０製造プロセスには不適である。
る方法として、所ｄ￥、単結晶シリコンウェハを用いる
ＭＯＳ−１（、’の作成・プロセスにおいて広（用いら
れている熱拡散やイオンイングランチージョンを採用し
様とすると、共に９００℃以上の蘭温における熱処理を
必要とする為に、ガラス基板を用いることや、比較的低
温で膜形成を行なっている一′）理由により薄ＩＩ＆′
す°′トラ２ジ３タ０製造プロセスには不適である。
この為、従来においては、グロー放電（ＧＤ）法、ハイ
バキエームデポジション（ＨＶＤ）法、不ｌ！部の１層
を除去し、ソース電極及びドレイン電極と半導体層との
界面にのみｎ層を残存させることが通常の方法として提
案されているが、この方法を実塊するにはｎ層と半導体
層との選択エツチングが必要となる。しかし、ｎ層、半
導体層共にシリコンを母体とするため、選択エツチング
比を大きくすること社ウェットエツチング、ドライエツ
チングのいづれの手法を用いても今のところ非常に困難
であ木。結り、選択エツチング比が大きくない為にｎ層
のエツチングの際に下地である半導体層の一１１向もエ
ツチングされ、荒れを生じた多＃！面のエツチング量を
制御するのが難しい。
バキエームデポジション（ＨＶＤ）法、不ｌ！部の１層
を除去し、ソース電極及びドレイン電極と半導体層との
界面にのみｎ層を残存させることが通常の方法として提
案されているが、この方法を実塊するにはｎ層と半導体
層との選択エツチングが必要となる。しかし、ｎ層、半
導体層共にシリコンを母体とするため、選択エツチング
比を大きくすること社ウェットエツチング、ドライエツ
チングのいづれの手法を用いても今のところ非常に困難
であ木。結り、選択エツチング比が大きくない為にｎ層
のエツチングの際に下地である半導体層の一１１向もエ
ツチングされ、荒れを生じた多＃！面のエツチング量を
制御するのが難しい。
七の結果、安定した特性を有する薄膜トランジスタを再
現性良く作成するのが極めて困難であった。
現性良く作成するのが極めて困難であった。
本発明の目的はｎ層と半導体層との選択エツチングをせ
ずに不要部のｎ層を除去することにより、上記従来法の
欠点を解消し得る前記の構造を有する薄膜゛トランジス
タの製造方法を提案することである。
ずに不要部のｎ層を除去することにより、上記従来法の
欠点を解消し得る前記の構造を有する薄膜゛トランジス
タの製造方法を提案することである。
本発明の薄膜トランジスタの製造方法は、基板上に設け
られたシリコンを舟体とする薄膜状の半導体層、該半導
体層上に設けられ、シリコンを母体とする１層で構成さ
れたソース領域層及びドレイン領域層、該ソース領域層
と該ドレイン領域層との間の部分の前記半導体層上に般
けられたゲート絶縁層、該ゲート絶縁層上に設けられた
ゲート電極、前記ソース領域層上に８けられたソース電
極、及び前記ドレイン領域層上に設けちれたドレイン電
極、とを有する構成の薄膜トランジスタの製造方法にお
いてｎ層をパターニングして、前′記ソース領−及び前
記ドレイン領域を形成する際リフトオフ法によって不４
１Ｉｓｆ）ｎ層を除去する事を４Ｉ徴とする。
られたシリコンを舟体とする薄膜状の半導体層、該半導
体層上に設けられ、シリコンを母体とする１層で構成さ
れたソース領域層及びドレイン領域層、該ソース領域層
と該ドレイン領域層との間の部分の前記半導体層上に般
けられたゲート絶縁層、該ゲート絶縁層上に設けられた
ゲート電極、前記ソース領域層上に８けられたソース電
極、及び前記ドレイン領域層上に設けちれたドレイン電
極、とを有する構成の薄膜トランジスタの製造方法にお
いてｎ層をパターニングして、前′記ソース領−及び前
記ドレイン領域を形成する際リフトオフ法によって不４
１Ｉｓｆ）ｎ層を除去する事を４Ｉ徴とする。
本発明の方法によって作成された薄膜トランジスタは、
かかる点に−み成されたものであって、Ｗｅ −ｔｏ
！性−−に袴みのない好ましいトランジスタ特性を示す
。
かかる点に−み成されたものであって、Ｗｅ −ｔｏ
！性−−に袴みのない好ましいトランジスタ特性を示す
。
以下、図１ｉＫ従って、本発明を具体的に説明す、る＠
的工程図である。
［１の実施廖様例においては、先ず工程−）に示す様に
ガラス、セランツクス等から成る基板１０１上に喪く知
られたシリコンを母体とする薄膜状の半導体層１０２を
形成する。しかる後、電子ビーム蒸着法等の蒸着技術に
よって半導体層１０２懺面上に陽を蒸着して約１声犀の
Ｍｏ層１０３を形成する〔工程（ｂ）〕。続いて、動層
１０６の不要部を通常のホトエツチング技術によって除
去し〔工程（ｃ） ） 、Ｍｏ層１０３の残部をリフト
オフ−用マスクとする。
ガラス、セランツクス等から成る基板１０１上に喪く知
られたシリコンを母体とする薄膜状の半導体層１０２を
形成する。しかる後、電子ビーム蒸着法等の蒸着技術に
よって半導体層１０２懺面上に陽を蒸着して約１声犀の
Ｍｏ層１０３を形成する〔工程（ｂ）〕。続いて、動層
１０６の不要部を通常のホトエツチング技術によって除
去し〔工程（ｃ） ） 、Ｍｏ層１０３の残部をリフト
オフ−用マスクとする。
次に、半導体１０２、及びＭＯ層１０３の表面上に約０
．１声厚のｎ層１０４−１ 、１０４−２を形成する〔
工程（ｄ）〕。その後、リン酸（８５チ水ＩＷ液）工鋼
酸（６０慢水ｆｌｌ１％ｋ）！氷酢酸：糾水−２５！１
：５＝４（容量比）から成るエツチング液（エラチャン
）１）Ｋ工程（ｄ）で得た部材を、溶液温度５０℃にし
て所銀時間浸漬させて半導体層１０２上Ｋｌ！存してい
る一層１０３を溶解させた後に、四散に浸漬させたまま
の状襲で超音波洗浄（１２５Ｗ、５０Ｈｚ）を約１０分
間行ない、その後水洗することでＭＯ層１０３上に形成
されているｎ層１０４−１をリフトオフする。この様に
して半導体層１０２の必要な箇所にのみｎ層１０４−１
を残す【工程（Ｃ）〕。その後、貴びＭｏを蒸着して、
約０．１声厚にＭＯ層１０５を形成し〔工程（ｆ） ）
、前記のエッチャントＩを用い＋ て０階１０４− ｉ上にのみＭｏ層を残して、ソース電
極１０６．ドレイン電極１０７とする〔工程（ｇ）〕。
．１声厚のｎ層１０４−１ 、１０４−２を形成する〔
工程（ｄ）〕。その後、リン酸（８５チ水ＩＷ液）工鋼
酸（６０慢水ｆｌｌ１％ｋ）！氷酢酸：糾水−２５！１
：５＝４（容量比）から成るエツチング液（エラチャン
）１）Ｋ工程（ｄ）で得た部材を、溶液温度５０℃にし
て所銀時間浸漬させて半導体層１０２上Ｋｌ！存してい
る一層１０３を溶解させた後に、四散に浸漬させたまま
の状襲で超音波洗浄（１２５Ｗ、５０Ｈｚ）を約１０分
間行ない、その後水洗することでＭＯ層１０３上に形成
されているｎ層１０４−１をリフトオフする。この様に
して半導体層１０２の必要な箇所にのみｎ層１０４−１
を残す【工程（Ｃ）〕。その後、貴びＭｏを蒸着して、
約０．１声厚にＭＯ層１０５を形成し〔工程（ｆ） ）
、前記のエッチャントＩを用い＋ て０階１０４− ｉ上にのみＭｏ層を残して、ソース電
極１０６．ドレイン電極１０７とする〔工程（ｇ）〕。
次■
に良く知られたＱＤ法を用いて、所望の条件にて、窒化
シリコン層１０８を約０．３声厚にしてゲート絶縁層１
０９とする〔工程（ｈ）〕。次いで、Ｃ八にＨｓを２０
マ０１−添加した混合ガスを使用し、平行平板型プラズ
マエツチング装置を用いて、前記窒化シリコン層１０８
に選択的にドライエツチング処理を施して、ソース電極
１０６．ドレイン電極１０７用のコンタクトホール１１
０ 、１１１を夫々形成する（工１１（ｉ））。その後
、電子ビーム蒸着法によって、ＡＩを蒸着して約０．６
厚にＡｊ層１１２を形成する〔エバ程（ｊ）〕。
“−′ ゛次いで、このＡＩ一
層１１２、約４６℃に加熱されてい２＋９ｙｆｌ！（８
５１水１８８）：硝ａｌｌ（６０１水溶゛液）：氷酢酸
工純水−１６：１：２！１（容′量比）カラ族るエツチ
ング液（エッチャント厘）を用いて、ホトエツチング処
理を施し、ゲート電極１１６゜ソース取り出し電極１１
４．ドレイン取り出し電極１１５を形成する〔工程（ｋ
）〕。
シリコン層１０８を約０．３声厚にしてゲート絶縁層１
０９とする〔工程（ｈ）〕。次いで、Ｃ八にＨｓを２０
マ０１−添加した混合ガスを使用し、平行平板型プラズ
マエツチング装置を用いて、前記窒化シリコン層１０８
に選択的にドライエツチング処理を施して、ソース電極
１０６．ドレイン電極１０７用のコンタクトホール１１
０ 、１１１を夫々形成する（工１１（ｉ））。その後
、電子ビーム蒸着法によって、ＡＩを蒸着して約０．６
厚にＡｊ層１１２を形成する〔エバ程（ｊ）〕。
“−′ ゛次いで、このＡＩ一
層１１２、約４６℃に加熱されてい２＋９ｙｆｌ！（８
５１水１８８）：硝ａｌｌ（６０１水溶゛液）：氷酢酸
工純水−１６：１：２！１（容′量比）カラ族るエツチ
ング液（エッチャント厘）を用いて、ホトエツチング処
理を施し、ゲート電極１１６゜ソース取り出し電極１１
４．ドレイン取り出し電極１１５を形成する〔工程（ｋ
）〕。
その後、約６５０℃２に窒素雰囲気中で熱処理した後薄
膜トランジスタとして用いた。
膜トランジスタとして用いた。
ここで半導体層“１０２．ｎ層１０４−１．１０４−２
の作成にｔｉｔ−ＩＶＤ法を用いて電子ビームでシリコ
ンを溶融蒸着し、共に基板温度約４５０℃で行なった。
の作成にｔｉｔ−ＩＶＤ法を用いて電子ビームでシリコ
ンを溶融蒸着し、共に基板温度約４５０℃で行なった。
又、ｎ層形成時にはシリコンを蒸着すると同時にリンを
ルツボより加熱蒸発させた。
ルツボより加熱蒸発させた。
本実施例ではリフトオフ用のマスクとしてＭｏ層を用い
た例を掲げたが、Ｍｏ層のかわりにＣｒ層、酸化シリコ
ン層、窒化シリコン層郷或いはこれ等の複合層等を用い
た場合にも、ｎ層をはとんとおかさずにり７トオフする
ことが可能であるため、最終的に同様な構造の薄膜シリ
コントランジスタが作成できる。
た例を掲げたが、Ｍｏ層のかわりにＣｒ層、酸化シリコ
ン層、窒化シリコン層郷或いはこれ等の複合層等を用い
た場合にも、ｎ層をはとんとおかさずにり７トオフする
ことが可能であるため、最終的に同様な構造の薄膜シリ
コントランジスタが作成できる。
本発明によるもう一つの実施態様例の製造方法の工程を
第２図に示す。基板２０１上に薄膜シリコンから成る半
導体層２０２を堆積する。しかる後にＱＤ法で窒化シリ
コン層２０３を０．４声厚に堆積し、ひき綬き電子ビー
ム蒸着法でＭｏ層６０４を０．５声厚に堆積する〔工程
（ａ）〕。その後ホトエツチングにより実施例１に記載
したエッチャントＩを用いてＭｏ層２０４をエツチング
し引き続き、フッ酸（５０−水溶液）；純水−１冨１０
（容積比から成るエツチング液（エッチャントＩ）を用
いて窒化シリコン層２０６をエツチングする。この際、
窒化シリコｙ層２０３をジャストエツチングする時間よ
り約２Ｃ１関Ｊｔ＜エツチングする。このエッチャント
鳳１４ｈＡｎ鳩２０４を腐食させないため、エツチング
された一層２０４及び窒化シリコン層２０６の断面形状
は第２−に示す様なリフトオフ法に理想的なくびれ形状
を呈している。
第２図に示す。基板２０１上に薄膜シリコンから成る半
導体層２０２を堆積する。しかる後にＱＤ法で窒化シリ
コン層２０３を０．４声厚に堆積し、ひき綬き電子ビー
ム蒸着法でＭｏ層６０４を０．５声厚に堆積する〔工程
（ａ）〕。その後ホトエツチングにより実施例１に記載
したエッチャントＩを用いてＭｏ層２０４をエツチング
し引き続き、フッ酸（５０−水溶液）；純水−１冨１０
（容積比から成るエツチング液（エッチャントＩ）を用
いて窒化シリコン層２０６をエツチングする。この際、
窒化シリコｙ層２０３をジャストエツチングする時間よ
り約２Ｃ１関Ｊｔ＜エツチングする。このエッチャント
鳳１４ｈＡｎ鳩２０４を腐食させないため、エツチング
された一層２０４及び窒化シリコン層２０６の断面形状
は第２−に示す様なリフトオフ法に理想的なくびれ形状
を呈している。
次に一層２０５−１ 、２０５−２をＱＤ法で０．１声
層に堆積させた後にエッチャント繊に浸漬し窒化シリコ
ン層２０３を溶解させた後超音波洗浄、水洗と行なって
Ｍｏ層２０４及びその上に堆積した１層２０５−２を剥
離する。その後実施例１に記載した工１ｍ（・）〜（ｋ
）と同様の工程を経て薄膜トランジスタを作成した。
層に堆積させた後にエッチャント繊に浸漬し窒化シリコ
ン層２０３を溶解させた後超音波洗浄、水洗と行なって
Ｍｏ層２０４及びその上に堆積した１層２０５−２を剥
離する。その後実施例１に記載した工１ｍ（・）〜（ｋ
）と同様の工程を経て薄膜トランジスタを作成した。
＠２の実施ｍｓ例においては、半導体層、ｎ層及び窒化
シリコン層をＱＤ法で作成した。この実施例中に記載し
た様に選択エツチングが可能な２１ｓ１類以上の薄膜を
積層させ、リフトオフ用マスクとして用いると、理想的
な断面形状を形成することが出来る。従ってＱＤ法の様
にステップカパーレツヂに優れた薄膜堆積法の場合にも
本発明による手法が可能となる。
シリコン層をＱＤ法で作成した。この実施例中に記載し
た様に選択エツチングが可能な２１ｓ１類以上の薄膜を
積層させ、リフトオフ用マスクとして用いると、理想的
な断面形状を形成することが出来る。従ってＱＤ法の様
にステップカパーレツヂに優れた薄膜堆積法の場合にも
本発明による手法が可能となる。
更に本発明による方法では通常用いられているホトレジ
ストをリフトオフ用のｉスフとして用い＋ ていないために、２５０℃以上の基板温度でｎ層を堆積
することが出来る。
ストをリフトオフ用のｉスフとして用い＋ ていないために、２５０℃以上の基板温度でｎ層を堆積
することが出来る。
第１図社第１の実施製様ＮＫおける作成工程を説明する
為の模式的工１図、第２−は、第２の実施態様例におけ
る作成工程を説明する為の模式的工程図、第３図祉、第
２の実施態様例を説明する為の説明図である。 １０１ 、２０１・・・・・基板 １０２ 、２０２・
・・・・ヤ鞄帽＋ ゛ １０４−１．１０４−２．２０５−１．２０５−２−・
・・・ｎ層出願人 キャノン株式会社
為の模式的工１図、第２−は、第２の実施態様例におけ
る作成工程を説明する為の模式的工程図、第３図祉、第
２の実施態様例を説明する為の説明図である。 １０１ 、２０１・・・・・基板 １０２ 、２０２・
・・・・ヤ鞄帽＋ ゛ １０４−１．１０４−２．２０５−１．２０５−２−・
・・・ｎ層出願人 キャノン株式会社
Claims (4)
- （１）基板上に設けられたシリコンを母体とする薄膜状
の半導体層、蚊半導体層上に鍼けられ、シリコンを母体
とするｎ層で構成されたソース領域層及びドレイン領域
層、該ソース狽域ｌ−と該ドレイン領域層との間の部分
の前記牛専体Ｊ−上に設けられたゲート絶縁層、該ゲー
ト絶縁層上に設けられたゲート４憔、前記ソース−ｐｊ
ｔ Ｍ １ｍ−ｈに設けられたソースｔＩＬ及び削６１
ドレイン穎域層上に設けられたドレイン′ｗＬ極、とを
有する構成の薄膜トランジスタの製造方法において、ｎ
１１１１をパターニングして、前記ソース鎖酸及び前
ｄピドレイン領域を形成する際リフトオフ法によって不
喪部のｎ／ｄを除去する事を釣機とする薄膜トランジス
タの製造方法。 - （２）リフトオフする際に使用されるリフトオフ川マス
〉魔が異なる複数の鳩の積層嘴造を有する特許請求の範
西第１狽に６Ｃ載の薄膜トランジスタの製造方法。 - （３）リフトオフ用マ、スクが、酸化シリコン又は窒化
シリコンから成るｍ１層と、Ｃｒ（クロム）又ｉｉＭｏ
（モリブデン）から成る第２層の二り槓１−構造を有す
る特ＩＦＦ請求の範囲第２項に記載の薄膜トランジスタ
の製造方法。 - （４）ｎ層の比抵抗が１０ Ωｌ以下である％許請求
の範囲第１項に記載のＩＩ！膜トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053539A JPS58169977A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053539A JPS58169977A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169977A true JPS58169977A (ja) | 1983-10-06 |
| JPH0544184B2 JPH0544184B2 (ja) | 1993-07-05 |
Family
ID=12945605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053539A Granted JPS58169977A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169977A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4999690A (en) * | 1989-12-19 | 1991-03-12 | Texas Instruments Incorporated | Transistor |
| US5231296A (en) * | 1989-12-19 | 1993-07-27 | Texas Instruments Incorporated | Thin film transistor structure with insulating mask |
| JPH06132304A (ja) * | 1992-03-03 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687362A (en) * | 1979-12-18 | 1981-07-15 | Toshiba Corp | Manufacture of semiconductor device |
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS56161656A (en) * | 1980-05-16 | 1981-12-12 | Nec Kyushu Ltd | Manufacture of semiconductor device |
| JPS5721867A (en) * | 1980-06-02 | 1982-02-04 | Xerox Corp | Planar thin film transistor array and method of producing same |
-
1982
- 1982-03-30 JP JP57053539A patent/JPS58169977A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687362A (en) * | 1979-12-18 | 1981-07-15 | Toshiba Corp | Manufacture of semiconductor device |
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| JPH06132304A (ja) * | 1992-03-03 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544184B2 (ja) | 1993-07-05 |
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