JPH09214328A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH09214328A JPH09214328A JP8014861A JP1486196A JPH09214328A JP H09214328 A JPH09214328 A JP H09214328A JP 8014861 A JP8014861 A JP 8014861A JP 1486196 A JP1486196 A JP 1486196A JP H09214328 A JPH09214328 A JP H09214328A
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- Japan
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- controlled oscillator
- voltage controlled
- signal
- phase
- oscillator
- Prior art date
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- Pending
Links
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- 230000010363 phase shift Effects 0.000 claims abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
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- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 必要とする出力周波数が高くても電圧制御発
振器自体の発振周波数を下げ、トータルで安定したＰＬ
Ｌ回路を得る。 【解決手段】 位相比較器１、ローパスフイルタ２、電
圧制御発振器３からなるＰＬＬ回路において、水晶発振
器１１、９０゜位相シフト回路１３，１４、乗算器１
５，１６、加算器１７を設け、電圧制御発振器と水晶発
振器の出力を乗算１５し、電圧制御発振器と水晶発振器
の出力の各９０゜シフト信号を乗算１６し、この各乗算
信号を加算１７して電圧制御発振器と水晶発振器の出力
信号の和信号ｆ２（ｓｉｎα・ｃｏｓβ＋ｃｏｓα・ｓ
ｉｎβ＝ｓｉｎ（α＋β））を作り出し、この信号ｆ２
と入力信号得とでフェーズロックする。
振器自体の発振周波数を下げ、トータルで安定したＰＬ
Ｌ回路を得る。 【解決手段】 位相比較器１、ローパスフイルタ２、電
圧制御発振器３からなるＰＬＬ回路において、水晶発振
器１１、９０゜位相シフト回路１３，１４、乗算器１
５，１６、加算器１７を設け、電圧制御発振器と水晶発
振器の出力を乗算１５し、電圧制御発振器と水晶発振器
の出力の各９０゜シフト信号を乗算１６し、この各乗算
信号を加算１７して電圧制御発振器と水晶発振器の出力
信号の和信号ｆ２（ｓｉｎα・ｃｏｓβ＋ｃｏｓα・ｓ
ｉｎβ＝ｓｉｎ（α＋β））を作り出し、この信号ｆ２
と入力信号得とでフェーズロックする。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置用等に使
用されるＰＬＬ（位相同期制御ループ）回路に関する。
用されるＰＬＬ（位相同期制御ループ）回路に関する。
【０００２】
【従来の技術】図２に基本的ＰＬＬ回路を示す。図２に
おいて１は入力信号ｆ１と出力信号ｆ１′の位相を比較
する位相比較回路、２は位相比較回路１からの位相差信
号を平滑して位相差に比例した電圧に替えるローパスフ
イルタ、３はローパスフイルタからの電圧により制御さ
れ、入力信号ｆ１の平均周波数と同期した周波数の出力
信号ｆ１′を出力する電圧制御発振器である。
おいて１は入力信号ｆ１と出力信号ｆ１′の位相を比較
する位相比較回路、２は位相比較回路１からの位相差信
号を平滑して位相差に比例した電圧に替えるローパスフ
イルタ、３はローパスフイルタからの電圧により制御さ
れ、入力信号ｆ１の平均周波数と同期した周波数の出力
信号ｆ１′を出力する電圧制御発振器である。
【０００３】ＰＬＬ回路は入力周波数に同期した周波数
を得ることが可能であり、シンセサイザ発振器、通信装
置等に用いられる。ＰＬＬ回路では電圧制御発振器が出
力周波数を決定するため、高周波の出力が必要な場合、
電圧制御発振器３と位相比較器１との間に分周器を設け
るなどして、電圧制御発振器の出力を高周波とする。一
般的に電圧制御発振器は高周波になるに従い安定度が悪
くなるので、従来のＰＬＬ回路では高周波化に対して技
術的に困難がある。
を得ることが可能であり、シンセサイザ発振器、通信装
置等に用いられる。ＰＬＬ回路では電圧制御発振器が出
力周波数を決定するため、高周波の出力が必要な場合、
電圧制御発振器３と位相比較器１との間に分周器を設け
るなどして、電圧制御発振器の出力を高周波とする。一
般的に電圧制御発振器は高周波になるに従い安定度が悪
くなるので、従来のＰＬＬ回路では高周波化に対して技
術的に困難がある。
【０００４】図３はミキシング法によるＰＬＬ回路を示
す。この方式は、電圧制御発振器３の出力信号ｆ２はと
水晶発振器４からの周波数ｆ３（ｆ３＞ｆ２）をミキサ
回路５で混合し、その混合信号ｆ３±ｆ２からバンドパ
スフイルタ６によりｆ３＋ｆ２を分離して位相比較器１
で入力信号ｆ１と位相比較し、ローパスフイルタ２でそ
の位相差を電圧に替えて電圧制御発振器３を制御するよ
うになっている。この方法によれば、水晶発振器４と電
圧制御発振器３の周波数が近いほど、バンドパスフイル
タ６で、和、差信号の区別が容易となり、高周波成分の
少ない発振出力が得られる。
す。この方式は、電圧制御発振器３の出力信号ｆ２はと
水晶発振器４からの周波数ｆ３（ｆ３＞ｆ２）をミキサ
回路５で混合し、その混合信号ｆ３±ｆ２からバンドパ
スフイルタ６によりｆ３＋ｆ２を分離して位相比較器１
で入力信号ｆ１と位相比較し、ローパスフイルタ２でそ
の位相差を電圧に替えて電圧制御発振器３を制御するよ
うになっている。この方法によれば、水晶発振器４と電
圧制御発振器３の周波数が近いほど、バンドパスフイル
タ６で、和、差信号の区別が容易となり、高周波成分の
少ない発振出力が得られる。
【０００５】
【発明が解決しようとする課題】ところで、上記ミキシ
ング法によるＰＬＬ回路では、電圧制御発振器３の周波
数を低くすることができるが、周波数ｆ３＞ｆ２であま
りｆ３が大きすぎると、バンドパスフイルタ６でミキサ
５からの周波数ｆ３±ｆ２からｆ３−ｆ２を分離し、ｆ
３＋ｆ２の周波数のみを抽出するのは困難となる。この
ため電圧発振器３の周波数ｆ２をあまり低くすることが
できない。
ング法によるＰＬＬ回路では、電圧制御発振器３の周波
数を低くすることができるが、周波数ｆ３＞ｆ２であま
りｆ３が大きすぎると、バンドパスフイルタ６でミキサ
５からの周波数ｆ３±ｆ２からｆ３−ｆ２を分離し、ｆ
３＋ｆ２の周波数のみを抽出するのは困難となる。この
ため電圧発振器３の周波数ｆ２をあまり低くすることが
できない。
【０００６】本発明は、従来のこのような問題点に鑑み
てなされたものであり、その目的とするところは、必要
とする出力周波数が高くても電圧制御発振器自体の発振
周波数を下げ、トータルで安定したＰＬＬ回路を提供す
ることにある。
てなされたものであり、その目的とするところは、必要
とする出力周波数が高くても電圧制御発振器自体の発振
周波数を下げ、トータルで安定したＰＬＬ回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明は、入力信号と出
力信号との位相を比較し、その位相差に応じた電圧で電
圧制御発振器を制御するＰＬＬ回路において、水晶発振
器と、電圧制御発振器と水晶発振器の出力の位相をそれ
ぞれずらす各９０゜位相シフト回路と、電圧制御発振器
と水晶発振器の出力の乗算および各９０゜位相シフト回
路の出力の乗算をする各乗算回路と、各乗算回路からの
信号を加算又は減算する回路を設け、電圧制御発振器と
水晶発振器の出力信号の和信号又は差信号のいずれか一
方の信号を作り出し、この信号と入力信号とでフェーズ
ロックするものである。
力信号との位相を比較し、その位相差に応じた電圧で電
圧制御発振器を制御するＰＬＬ回路において、水晶発振
器と、電圧制御発振器と水晶発振器の出力の位相をそれ
ぞれずらす各９０゜位相シフト回路と、電圧制御発振器
と水晶発振器の出力の乗算および各９０゜位相シフト回
路の出力の乗算をする各乗算回路と、各乗算回路からの
信号を加算又は減算する回路を設け、電圧制御発振器と
水晶発振器の出力信号の和信号又は差信号のいずれか一
方の信号を作り出し、この信号と入力信号とでフェーズ
ロックするものである。
【０００８】
【発明の実施の形態】図１に本発明にかかるＰＬＬ回路
例を示す。同図において、１は入力信号ｆ１と出力信号
ｆ２の位相を比較する位相比較器、２は位相比較器１か
らの位相差を平滑して位相差に応じた電圧を出力するロ
ーパスフイルタ、３はローパスフイルタ２からの電圧に
より制御される電圧制御発振器、１１は水晶発振器、１
３は電圧制御発振器３の出力信号ｓｉｎαの位相を９０
゜シフトさせてｃｏｓαに変える９０゜位相シフト回
路、１４は水晶発振器１１の出力信号ｃｏｓβの位相を
９０゜シフトさせてｓｉｎβに変える９０゜位相シフト
回路、１５は信号ｓｉｎαとｃｏｓβを乗算する乗算
器、１６は信号ｃｏｓαとｓｉｎβを乗算する乗算器、
１７は乗算器１５，１６からの信号を加算し、前記出力
信号ｆ２を出力する加算器である。
例を示す。同図において、１は入力信号ｆ１と出力信号
ｆ２の位相を比較する位相比較器、２は位相比較器１か
らの位相差を平滑して位相差に応じた電圧を出力するロ
ーパスフイルタ、３はローパスフイルタ２からの電圧に
より制御される電圧制御発振器、１１は水晶発振器、１
３は電圧制御発振器３の出力信号ｓｉｎαの位相を９０
゜シフトさせてｃｏｓαに変える９０゜位相シフト回
路、１４は水晶発振器１１の出力信号ｃｏｓβの位相を
９０゜シフトさせてｓｉｎβに変える９０゜位相シフト
回路、１５は信号ｓｉｎαとｃｏｓβを乗算する乗算
器、１６は信号ｃｏｓαとｓｉｎβを乗算する乗算器、
１７は乗算器１５，１６からの信号を加算し、前記出力
信号ｆ２を出力する加算器である。
【０００９】次にこの回路の動作について説明する。乗
算器１５および１６の出力は、それぞれｓｉｎα・ｃｏ
ｓβおよびｃｏｓα・ｓｉｎβとなる。これらの出力が
加算器１７に入力するので、加算器１７の出力は、ｓｉ
ｎα・ｓｉｎβ＋ｃｏｓα・ｓｉｎβ＝ｓｉｎ（α＋
β）となる。よって、加算器１７の出力信号ｆ２は電圧
制御発振器３と水晶発振器１の周波数の和の信号とな
る。
算器１５および１６の出力は、それぞれｓｉｎα・ｃｏ
ｓβおよびｃｏｓα・ｓｉｎβとなる。これらの出力が
加算器１７に入力するので、加算器１７の出力は、ｓｉ
ｎα・ｓｉｎβ＋ｃｏｓα・ｓｉｎβ＝ｓｉｎ（α＋
β）となる。よって、加算器１７の出力信号ｆ２は電圧
制御発振器３と水晶発振器１の周波数の和の信号とな
る。
【００１０】この加算器１７の出力信号ｆ２は位相比較
器１に入力し、入力信号ｆ１と位相比較され、ローパス
フイルタ２を介して電圧制御発振器３を制御すること
で、フェーズロックされ、入力信号ｆ１に同期した出力
ｆ２が得られる。
器１に入力し、入力信号ｆ１と位相比較され、ローパス
フイルタ２を介して電圧制御発振器３を制御すること
で、フェーズロックされ、入力信号ｆ１に同期した出力
ｆ２が得られる。
【００１１】また、加算器１７において、一方の入力を
負とすると、ｓｉｎα・ｃｏｓβ−ｃｏｓα・ｓｉｎβ
＝ｓｉｎ（α−β）となる。この場合は、電圧制御発振
器３と水晶発振器１１の周波数の差の信号が出力される
ことになる。
負とすると、ｓｉｎα・ｃｏｓβ−ｃｏｓα・ｓｉｎβ
＝ｓｉｎ（α−β）となる。この場合は、電圧制御発振
器３と水晶発振器１１の周波数の差の信号が出力される
ことになる。
【００１２】
【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。
ので、次に記載する効果を奏する。
【００１３】（１）電圧制御発振器の発振周波数を低く
設定してなおかつ出力周波数を高くすることが可能であ
る。
設定してなおかつ出力周波数を高くすることが可能であ
る。
【００１４】（２）電圧制御発振器と水晶発振器の周波
数に関して制限事項が存在しないため必要とする出力周
波数が高くても電圧制御発振器自体の発振周波数を低く
することができる。
数に関して制限事項が存在しないため必要とする出力周
波数が高くても電圧制御発振器自体の発振周波数を低く
することができる。
【００１５】（３）水晶発振器からはきわめて安定した
出力が得られるので、電圧制御発振器の周波数を下げ、
トータルで安定したＰＬＬ制御ができる。
出力が得られるので、電圧制御発振器の周波数を下げ、
トータルで安定したＰＬＬ制御ができる。
【図１】本発明にかかるＰＬＬ回路のブロック図。
【図２】従来基本的ＰＬＬ回路のブロック図。
【図３】従来ミキシング法によるＰＬＬ回路のブロック
図。
図。
１…位相比較器 ２…ローパスフイルタ ３…電圧制御発振器 ４，１１…水晶発振器 ５…ミキサ回路 ６…バンドパスフイルタ １３，１４…９０゜位相シフト回路 １５，１６…乗算器 １７…加算器。
Claims (1)
- 【請求項１】 入力信号と出力信号との位相を比較し、
その位相差に応じた電圧で電圧制御発振器を制御するＰ
ＬＬ回路において、 水晶発振器と、 電圧制御発振器と水晶発振器の出力の位相をそれぞれず
らす各９０゜位相シフト回路と、 電圧制御発振器と水晶発振器の出力の乗算および各９０
゜位相シフト回路の出力の乗算をする各乗算回路と、各
乗算回路からの信号を加算又は減算する回路を設け、 電圧制御発振器と水晶発振器の出力信号の和信号又は差
信号のいずれか一方の信号を作り出し、この信号と入力
信号とでフェーズロックすることを特徴とするＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014861A JPH09214328A (ja) | 1996-01-31 | 1996-01-31 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014861A JPH09214328A (ja) | 1996-01-31 | 1996-01-31 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214328A true JPH09214328A (ja) | 1997-08-15 |
Family
ID=11872815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014861A Pending JPH09214328A (ja) | 1996-01-31 | 1996-01-31 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214328A (ja) |
-
1996
- 1996-01-31 JP JP8014861A patent/JPH09214328A/ja active Pending
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