JPH09219005A - 磁気ディスク記憶システムにおける熱的アスペリティの補償装置及び補償方法 - Google Patents

磁気ディスク記憶システムにおける熱的アスペリティの補償装置及び補償方法

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JPH09219005A
JPH09219005A JP8344318A JP34431896A JPH09219005A JP H09219005 A JPH09219005 A JP H09219005A JP 8344318 A JP8344318 A JP 8344318A JP 34431896 A JP34431896 A JP 34431896A JP H09219005 A JPH09219005 A JP H09219005A
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Abstract

(57)【要約】 【課題】 磁気ディスクドライブ記憶システムにおい
て、ECCシステムのコスト、複雑さ又は冗長性を顕著に
増加せず、再読み出しの回数を減らし、事実上オンザフ
ライ的にディスクからデータを読み出してホストコンピ
ュータへ伝送することができる熱的アスペリティ補償方
法及び装置を提供する。 【解決手段】 アナログ読み出し信号から、推測デジタ
ルシーケンスを検出するデータ検出器と、アナログ読み
出し信号における熱的アスペリティの発生を検出し、推
測デジタルシーケンス内の熱的アスペリティが発生した
位置に対応する消失ポインタを生成するTA検出器と、消
失ポインタに応答し、熱的アスペリティによって該推測
デジタルシーケンス内に生じたエラーを訂正するエラー
検出及び訂正（EDAC）システムとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタルコンピュー
タ用の磁気ディスク記憶システムの制御に関し、特に、
磁気ディスクドライブ内のサンプル振幅読み出しチャネ
ルからの熱的アスペリティによる読み出し信号中のエラ
ーを検出及び訂正する装置及び方法に関する。
【０００２】
【従来の技術】磁気ディスクドライブはユーザ情報をデ
ジタルデータの形式で確実に保存するために、コンピュ
ータシステムにおいて一般に使用されている。ディスク
ドライブ内では、デジタルデータによって読み出し／書
き込みヘッドコイル内の電流が変調され、対応する磁束
遷移のシーケンスが、所定のボーレートで、磁気媒体表
面上に半径方向に間隔のあいた同心円状のトラック状に
書き込まれる。記録されたデータを読み出す際は、読み
出し／書き込みヘッドが再び磁気媒体上を通過し、磁気
遷移を、極性が交互に入れ替わるアナログ読み出し信号
のパルスへと変換する。これらのパルスはその後読み出
しチャネル回路によって復号され、推定デジタルシーケ
ンスが生成される。この推定デジタルシーケンスは、チ
ャネルノイズによって生じる、読み出し信号を不明瞭に
するようなエラー（誤り）を含み得る。これらのエラー
を補償するため、エラー検出及び訂正(error detection
andcorrection; EDAC)システムによって、リードソロ
モンコード(Reed-Solomon code)等のエラー訂正符号(er
ror correction code; ECC)が実行される。これは、ホ
ストコンピュータへ送る前に、エラーを検出及び訂正を
実行し、最初に記録されたオリジナルのユーザデータを
再生するためである。
【０００３】一般に、アナログ読み出し信号からデジタ
ルデータを検出するのに、２つの型の読み出しチャネル
が存在する。第１の方法はアナログピーク検出として知
られており、連続時間で作動するアナログピーク検出器
がアナログ読み出し信号中のピークを検出する。ピーク
の存在はデジタルの「１」ビットを表し、ピークの不在
はデジタルの「０」ビットを表す。アナログ読み出し信
号に反応するタイミングリカバリ回路は、各ピークを所
定のビットセル期間へ割り当て、「１」ビットの間の
「０」ビットの数を決定し、それによって検出されたバ
イナリシーケンス（例えば、「10001101001...」）を決
定する。
【０００４】第２の方法は、サンプル振幅記録(sampled
amplitude recording)又は部分応答最尤(partial resp
onse maximum likelihood; PRML)記録として知られてお
り、デジタルシーケンスを検出する。この第２の方法で
は、アナログ読み出し信号はボーレート（書き込みレー
ト）でサンプリングされ、これらの離散時間サンプル値
からデジタルデータが検出される。サンプル振幅システ
ムでのタイミングリカバリは、アナログピーク検出のよ
うにピークをビットセル期間に割り当てるのではなく、
サンプルをボーレートへ同期させるようとするものであ
る。サンプル振幅検出では、更に、ビタラビ検出器等の
最尤(maximum likelihood; ML)シーケンス検出器が、検
出プロセス中におけるシンボル間干渉(intersymbol int
erference; ISI)及びその他のチャネルノイズの補償を
行う。これによって、実効信号／雑音比(signal-to-noi
se ratio; SNR)が大きくなり、著しく高いデータ密度が
可能となる（すなわち、ディスクドライブの保存容量が
増加する）。
【０００５】ディスク表面上の磁束遷移の検出には、様
々な種類の読み出しヘッドが使用される。例えば薄膜読
み出しヘッドで使用される読み出しコイルは、磁束の変
化を誘導的に検出し、対応する極性交替パルス（磁束変
化に対応して極性が交互に入れ替わるパルス）をアナロ
グ読み出し信号中に生成する。より最近の読み出しヘッ
ドは、磁気抵抗型(magneto-resistive; MR)として知ら
れており、磁束の変化を直接に測定するMRストリップエ
レメントを備えている。MRストリップの抵抗は磁束強度
に反比例する。すなわち、MRストリップの抵抗は、磁束
遷移に近づくに従って増加する。MRストリップに定電流
が流れるとすると、MRストリップ間の測定電圧は、アナ
ログ読み出し信号及び対応する極性交替パルスを表す。
【０００６】磁気ディスクドライブの設計者達によって
確認されたチャネルノイズの一原因は熱的アスペリティ
(Thermal Asperity; TA)として知られる現象であり、こ
れはMRヘッドがディスク表面上の凹凸（アスペリティ）
に物理的に衝突する際に現れる読み出し信号の過渡変化
である。これによってMRストリップエレメントの温度は
著しく上昇する。MRストリップの抵抗率は温度と共に増
加するため、TAは、指数関数的に減衰するアナログ読み
出し信号において顕著な過渡変化を生じ得る。
【０００７】図５(a)にTAの読み出し信号に対する影響
を示す。図５(a)に示されるように、この影響は、瞬間
的で実質的な増加80がDCオフセットの飽和点82まで達
し、それから指数関数的減衰84をすることによってTAの
影響が消散する。従って、検出された推定デジタルデー
タは、MRストリップがアスペリティに衝突する点80から
エラーを含み、このエラーは読み出し信号のDCオフセッ
トが読み出しチャネルの作動許容範囲86内に落ち着くま
で継続する。熱的アスペリティによるエラーを直接に補
償するための何等かのステップが実行されない限り、こ
れらのエラーはＥＣＣ回路によって検出及び訂正されな
ければならない。しかし、チャネルノイズのその他の原
因によって生ずるソフトエラーの訂正に加え、熱的アス
ペリティによって生ずるハードエラーを検出及び訂正す
るためにＥＣＣを使用することは、以下の２つの理由に
より望ましくない。第１の理由はECC回路のコスト及び
複雑さが増すからであり、第２の理由はユーザデータに
加えられるECC冗長性を増加し、それによってディスク
ドライブの記憶容量が減少するからである。
【０００８】TAエラーを直接に補償する従来の方法とし
て、例えば、Richard L. Glaberaith等が「PRMLデータ
検出のための熱的アスペリティ補償(Thermal Asperity
Compensation For PRML Data Detection)」というタイ
トルの米国特許第5,233,482号がある。この米国特許に
開示されている方法は、アナログ／デジタル変換器(ana
log-digital converter; ADC)を使用してアナログ読み
出し信号をサンプリングするステップと、TAの発生を示
すADCサンプルの飽和を検出するステップと、AC結合キ
ャパシタのポール（pole：一方の電極）を持ち上げるス
テップと、タイミングリカバリ及び利得制御のループを
TAが発生する直前の状態に保持するステップと、ADCの
ヘッドルームとシーケンス検出器の目標セッティングと
を調節するステップと、を包含する。TAの効果が消散す
ると、ADCとシーケンス検出器とはそれらの通常の作動
セッティングに再調節される。
【０００９】図５(b)は、上記の米国特許第5,233,482号
で説明されているTA補償方法の影響を示す。AC結合キャ
パシタのポールを持ち上げることによってTA時定数が減
少し、DCオフセットが許容作動範囲86内へより早く減少
する。このことにより、TAによって変質する（エラーが
生じる）データシンボルの合計数が減少する。ADCサン
プルが飽和状態82にある間、TAエラーによって変質した
データシンボルはECC回路によって検出及び訂正され
る。ADCサンプルが飽和状態82から出て許容作動範囲86
に向かって減衰84を始めると、信号利得を半分に減らす
ことによってADCのヘッドルームが増加する。言い換え
ると、ADCサンプルが減衰84を行っている期間、これら
のサンプルは読み出しチャネルの許容作動範囲内に適合
するようにスケールされる。このようにして、読み出し
チャネルは、より多くの冗長性を利用するより複雑且つ
費用のかかるECC回路に依存せずに、ほとんどのデジタ
ルデータを正確に検出することができる。
【００１０】
【発明が解決しようとする課題】TA補償のための上記の
方法には以下のような問題がある。すなわち、信号利得
を減少することによってADCのヘッドルームを増加する
ことは、結果的にDCオフセットによるソフトエラーの数
を増やし、ADC解像度の減少（すなわち、量子化ノイ
ズ）を引き起こす。しばしば、ソフトエラーの数はECC
回路のエラー訂正能力を超える。そのような場合、読み
出しチャネルはディスクが一回転するのを待ち、もう一
度データの読み出しを試みなければならない。このプロ
セスは、ソフトエラーの数がECC回路のエラー検出及び
訂正能力の範囲内に収まるまで繰り返される。しかし、
何度も再読み出しを行うことによってアクセス時間が全
体的に増加するという、非常に望ましくない結果を生じ
る。更に、TA補償の最後で、信号利得が増加し、ADCの
ヘッドルームが再調節され正常な作動範囲に戻るとき
に、更に多くのソフトエラーを導入し得る過渡変化が生
じる。
【００１１】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、（１）サンプル振幅
読み出しチャネル内のADCのヘッドルームを調節するこ
とによって生じるソフトエラーの影響を受けない、TA補
償の方法及び装置を提供し、また、（２）検出されたデ
ータストリーム内のエラーを訂正に使用されるECCシス
テムのコスト、複雑さ又は冗長性を顕著に増加すること
のないTA補償方法及び装置を提供し、更に、（３）必要
な再読み出しの回数を減らし、記憶システムが事実上オ
ンザフライ的（on-the-fly）にディスクからデータを読
み出してホストコンピュータへ伝送することができる、
TA補償方法及び装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明による熱的アスペ
リティ（TA）補償装置は、磁気ディスク上に位置する磁
気読み出しヘッドからのアナログ読み出し信号中のパル
スをサンプリングすることによって生成される離散時間
サンプル値のシーケンスからデジタルデータを検出する
ことによって、該磁気ディスク上に保存されたデジタル
データを読み出すためのサンプル振幅読み出しチャネル
を備えた磁気ディスク記憶装置における、熱的アスペリ
ティ補償装置である。該装置は、サンプリングクロック
と、該サンプリングクロックに応答し、該アナログ読み
出し信号をサンプリングして該離散時間サンプル値を生
成するサンプリング装置と、該離散時間サンプル値か
ら、推測デジタルシーケンスを検出する離散時間シーケ
ンス検出器と、該離散時間サンプル値に応答し、熱的ア
スペリティの発生を検出し、該推測デジタルシーケンス
内の該熱的アスペリティが発生した位置に対応する消失
ポインタを生成するTA検出器と、該消失ポインタに応答
し、該推測デジタルシーケンス内の該熱的アスペリティ
によって生じるエラーを訂正する検出及び訂正（EDAC）
システムと、を備えており、そのことにより上記目的が
達成される。
【００１３】本発明による熱的アスペリティ（TA）補償
装置は、磁気ディスク上に読み出しヘッド位置を有し、
該磁気ディスク上の磁気遷移を検出することによってア
ナログ読み出し信号を生成するディスクドライブ記憶シ
ステムにおける、熱的アスペリティ（TA）補償装置であ
る。該装置は、該アナログ読み出し信号から、推測デジ
タルシーケンスを検出するデータ検出器と、該アナログ
読み出し信号における熱的アスペリティの発生を検出
し、推測デジタルシーケンス内の該熱的アスペリティが
発生した位置に対応する消失ポインタを生成するTA検出
器と、該消失ポインタに応答し、該熱的アスペリティに
よって該推測デジタルシーケンス内に生じたエラーを訂
正するエラー検出及び訂正（EDAC）システムとを備えて
おり、そのことにより上記目的が達成される。
【００１４】１つの実施形態において、前記TA検出器
は、前記アナログ読み出し信号をサンプリングして離散
時間サンプル値のシーケンスを生成するサンプリング装
置と、該離散時間サンプル値において前記熱的アスペリ
ティの発生を示唆する飽和状態の発生を検出する飽和検
出器と、消失ポインタを生成する消失ポインタ生成器
と、を備えている。
【００１５】前記TA検出器は、前記消失ポインタをバッ
ファし、該消失ポインタを、前記EDACシステムによって
訂正された前記推測デジタルシーケンス内の対応するエ
ラー位置に同期させるバッファを更に備えている場合が
ある。
【００１６】前記TA検出器は、検出された熱的アスペリ
ティの持続期間を決定する手段を更に備えており、該持
続期間は、該検出された熱的アスペリティによって生じ
る飽和した離散時間サンプル値の数に比例する場合があ
る。
【００１７】前記TA検出器は、結合キャパシタのポール
を調節する制御信号を生成する場合がある。
【００１８】前記TA検出器は、熱的アスペリティの持続
期間中、タイミングリカバリ、利得制御、及びDCオフセ
ットのループの動作を維持させるための制御信号を生成
する場合がある。
【００１９】好ましくは、前記EDACシステムは、熱的ア
スペリティによって生じるハードエラーとその他のチャ
ネルノイズによって生じるソフトエラーとを検出及び訂
正する場合にオンザフライ的に動作する。
【００２０】１つの実施形態において、前記EDACシステ
ムはリードソロモン復号器を備えており、該リードソロ
モン復号は、推測デジタルシーケンスからシンドローム
を生成するシンドローム生成器と、エラー位置多項式
（error-locator polynominal）σ(x)の係数を生成する
復号器と、該エラー位置多項式σ(x)に応答し、該推測
デジタルシーケンス内のエラー訂正に使用されるエラー
値を生成するエラー値生成器と、を備えている。
【００２１】前記シンドローム生成器、前記復号器、及
び前記エラー値生成器は、ハードウェアとして構成され
ていてもよい。
【００２２】前記EDACシステムは、前記消失ポインタに
応答して、前記推測デジタルシーケンス内の消失ポイン
タ位置でべき乗されたαとして計算される消失値を生成
する消失値生成器を備えている場合がある。
【００２３】前記EDACシステムは、標準基底表現（stan
dard basis representation）及び双対基底表現（dual
basis representation）における推測デジタルシーケン
スに作用する有限体逆変換回路（finite field inversi
on circuit）を備えている場合がある。
【００２４】本発明による熱的アスペリティ（TA）補償
方法は、磁気ディスク上に位置する磁気読み出しヘッド
からのアナログ読み出し信号中のパルスをサンプリング
することによって生成される離散時間サンプル値のシー
ケンスからデジタルデータを検出することによって、該
磁気ディスク上に保存されたデジタルデータを読み出す
ためのサンプル振幅読み出しチャネルを備えた磁気ディ
スク記憶装置における熱的アスペリティ（TA）補償方法
である。該方法は、該アナログ読み出し信号をサンプリ
ングして該離散時間サンプル値を生成するステップと、
該離散時間サンプル値から、推測デジタルシーケンスを
検出するステップと、該離散時間サンプル値から、熱的
アスペリティの発生を検出するステップと、該推測デジ
タルシーケンス内の該熱的アスペリティが発生した位置
に対応する消失ポインタを生成するステップと、該推測
デジタルシーケンス内の該熱的アスペリティによって生
じるエラーを訂正するステップと、を含んでおり、その
ことにより上記目的が達成される。
【００２５】本発明による熱的アスペリティ（TA）補償
方法は、磁気ディスク上に読み出しヘッド位置を有し、
該磁気ディスク上の磁気遷移を検出することによってア
ナログ読み出し信号を生成するディスクドライブ記憶シ
ステムにおける熱的アスペリティ（TA）補償方法であ
る。該方法は、該アナログ読み出し信号から、推測デジ
タルシーケンスを検出するステップと、該アナログ読み
出し信号における熱的アスペリティの発生を検出するス
テップと、該推測デジタルシーケンス内の該熱的アスペ
リティが発生した位置に対応する消失ポインタを生成す
るステップと、該消失ポインタを用いて、該熱的アスペ
リティによって該推測デジタルシーケンス内に生じたエ
ラーを訂正するステップと、を含んでおり、そのことに
より上記目的が達成される。
【００２６】（作用）以下、本発明の作用について説明
する。
【００２７】本発明は、サンプル振幅読み出しチャネル
とオンザフライエラー訂正符号化(error correction co
ding; ECC)システムとを備える磁気ディスクドライブ記
憶システムにおける、熱的アスペリティ補償技術であ
る。磁気抵抗性読み出しヘッドが物理的にディスク表面
上のアスペリティに衝突することにより、ストリップエ
レメント中に温度過渡変化が生じる。この現象は熱的ア
スペリティ(Thermal Asperity; TA)と称される。本発明
は、この熱的アスペリティによって生じる読み出し信号
中のエラーを検出及び訂正する方法及び装置を提供する
ものである。
【００２８】本発明による熱的アスペリティ補償技術に
よれば、熱的アスペリティ(TA)検出回路が、TAの存在を
示す、アナログ読み出し信号のサンプル値の飽和状態を
検出し、AC結合キャパシタのポールが持ち上げられ、読
み出しチャネルのタイミングリカバリ、利得制御、及び
DCオフセットのループが一定に保持され、TA過渡変化の
期間に対応してTA消失ポインタが生成される。オンザフ
ライエラー検出及び訂正(error detection and correct
ion; EDAC)回路が、TA消失ポインタを処理し、検出デジ
タルデータ内のTAによって生じたエラーを訂正する。熱
的アスペリティの影響を補償するためにTA消失ポインタ
を使用することにより、ECCのコスト、複雑さ、及び冗
長性が最小に押さえられる。更に、読み出しチャネルAD
Cのヘッドルームを調節する従来の方法におけるソフト
エラーが回避される。更に、EDAC回路はオンザフライ的
に消失ポインタを処理することができ、更に、多数回の
再読み出し動作を行う必要なしに十分な数のソフトエラ
ーを訂正することができる。このようにして、ディスク
ドライブ記憶システムは、実質上、その動作の中断が生
じることなく、ディスクからデータを読み出してホスト
コンピュータへ伝送する。
【００２９】
【発明の実施の形態】以下、図面を参照しながら、本発
明を実施の形態によって詳細に説明する。
【００３０】（システムの概要）図１は、本発明の１実
施形態による磁気ディスク記憶システムを模式的に示し
ている。磁気ディスクPRML(部分応答最尤度：partial r
esponse maximum likelihood)読み出しチャネル190は磁
気媒体から情報を読み出し、ｍビットのデータ信号をデ
ータバス191上に、消失ポインタ信号をライン192上に、
そして符号語リセット信号をライン193上に、それぞれ
生成する。システムは、その他の構成要素として、バッ
ファ194(RAM)、１バイトレジスタ195、ルートサーチ及
びエラー／消失強度（大きさ）生成器196、消失位置値
生成器197、タイマー／制御器198、復号回路199、シン
ドローム生成器200、及び加算器202を備えている。PRML
読み出しチャネル190は、バス191上のｍビットのデータ
を、シンドローム生成器200及びシステムバス203の両方
へ伝える。PRML読み出しチャネル190は、更に、ライン1
93上の符号語リセット信号を、シンドローム生成器20
0、消失位置値生成器197、及びタイマー／制御器198へ
伝達する。また、消失位置値生成器197はライン192上の
消失ポインタ信号を受け取る。
【００３１】システムバス203は、バッファ194、入力デ
ータバス191、レジスタ195の入力端子、加算器202の出
力端子、及びホストに接続される出力バス204のそれぞ
れに接続される。バッファ194はその内部に複数のデー
タブロックを保持しており、各データブロックは複数の
符号語を備えている。以下の３つの動作が非同期的に実
行される。即ち、PRML読み出しチャネル190からの未訂
正（uncorrected）データブロックでバッファ194を満た
し、バッファ194内の未訂正データブロックをこの明細
書で説明される発明によって訂正し、そして、バッファ
194内の既に訂正されたデータブロックを出力バス204を
通じてホストへ吐き出してバッファ194を空にする。こ
れら３つの動作は、オンザフライ動作を促進するように
非同期的に部分的に重複するような方法で、異なるセク
タ上で同時に実行してもよい。
【００３２】（従来のサンプル振幅読み出しチャネル）
図２に、従来のサンプル振幅読み出しチャネル及び図１
のディスクドライブ190の詳細なブロック図を示す。書
き込み動作の間、ユーザデータ191又はデータ生成器4か
らのプリアンブルデータ（例えば2Tプリアンブルデー
タ）のいずれかが記録媒体上に書き込まれる。RLL符号
器6は、ユーザデータ191をRLL制約に従ってバイナリシ
ーケンスｂ(ｎ)8に符号化する。プリコーダ10は、記録
チャネル18及びイコライジングフィルタの伝達を補償す
るためにバイナリシーケンスｂ(ｎ)8をプリコードし、
プリコードされたシーケンス〜ｂ(ｎ)12を形成する。プ
リコードされたシーケンス〜ｂ(ｎ)12は、翻訳器14によ
って、〜ｂ(Ｎ)＝０をａ(Ｎ)＝−１へ翻訳し、〜ｂ(Ｎ)
＝１をａ(Ｎ)＝＋１へ翻訳することによって、シンボル
ａ(ｎ)16へ変換される。シンボルａ(ｎ)16に応答する書
き込み回路9は、記録ヘッドコイル内の電流をボーレー
ト1/Tで変調し、バイナリシーケンスを記録媒体上へ記
録する。周波数シンセサイザ52は書き込み回路9へボー
レート書き込みクロック54を供給し、チャネルデータレ
ート信号(channel data rate signal; CDR)30により、
書き込みヘッドがその上にあるゾーンに従って調節され
る。
【００３３】記録されたバイナリシーケンスを記録媒体
から読み出す場合、AC結合キャパシタ55は、アナログ読
み出し信号53からそのDC成分を取り除いてから、ライン
58を通じてアナログ読み出し信号53を可変利得増幅器22
へ送り出す。ユーザデータを読み出す前に、タイミング
リカバリ回路28は、マルチプレクサ60を通じて、書き込
みクロック54を読み出しチャネルへの入力として選択す
ることによって、まず書き込み周波数にロックされる。
一旦書き込み周波数にロックされると、マルチプレクサ
60は、読み出しヘッドからの信号19を読み出しチャネル
への入力として選択し、獲得プリアンブルを獲得する。
可変利得増幅器22はアナログ読み出し信号58の振幅を調
節する。アナログフィルタ20は、エイリアシングノイズ
の減少だけでなく所望の応答が得られるように初期等化
も行う。サンプリング装置（通常アナログ／デジタル変
換器(A/D)）24は、アナログフィルタ20からアナログ読
み出し信号62をサンプリングし、離散時間フィルタ26は
所望の応答が得られるようにサンプル値25の更なる等化
を行う。
【００３４】等化されたサンプル値32は、読み出し信号
58の振幅とサンプリング装置24の周波数及び位相とをそ
れぞれ調節するために、決定追従（decision directe
d）利得制御器51とタイミングリカバリ回路28へと送ら
れる。タイミングリカバリ回路28は、ライン23上でのサ
ンプリング装置24の周波数を調節し、等化されたサンプ
ル32をボーレートに同期させる。周波数シンセサイザ52
は、ライン64を通じてタイミングリカバリ回路28にコー
ス中心周波数設定（cource center frequency settin
g）を提供することにより、タイミングリカバリ周波数
が、温度、電圧、及びプロセスにおける変動の中心にく
るように設定する。チャネルデータレート(channel dat
a rate; CDR)信号30は、現行（current）ゾーンのデー
タレートに従って、シンセサイザ52の周波数範囲を調節
する。利得制御器51は、ライン21を通じて可変利得増幅
器22の利得を調節する。等化されたサンプルＹ(ｎ)32
は、最尤(maximum likelihood; ML)ビタビシーケンス検
出器(Viterbi sequence detector)等の離散時間シーケ
ンス検出器34へ送られ、シーケンス検出器34は推測され
るバイナリシーケンス^ｂ(ｎ)33を検出する。RLL復号器
36は、シーケンス検出器34からの推測バイナリシーケン
ス^ｂ(ｎ)33を復号し、推測復号ユーザデータ191を得
る。データシンク検出器66は、データセクタ15内のシン
クマーク70（図３(b)に示され、以下に説明される）を
検出し、RLL復号器36の動作をフレーミングする(fram
e)。エラーが存在しない場合、推測バイナリシーケンス
^ｂ(ｎ)33は記録されたバイナリシーケンスｂ(ｎ)8に等
しく、復号ユーザデータ191は記録ユーザデータに等し
い。
【００３５】熱的アスペリティを補償するために、TA検
出器40はA/D変換器24からのサンプル値25をモニターす
る。サンプル値が飽和しTAの存在を示すと、AC結合キャ
パシタ55のポールを持ち上げTAの時定数（すなわち減衰
時間）を小さくする。アナログ受け取りフィルタ20の利
得は、A/D変換器24のヘッドルームを増加するためにラ
イン41を通じて減少され、離散時間シーケンス検出器34
の目標レベルはそれに応じて調節される。タイミングリ
カバリ回路28及び利得制御器51のループは、ライン42を
通じて、TA期間の間一定に保持される。アナログ読み取
り信号のDCオフセットが一旦許容レベルまで減少する
と、アナログ受け取りフィルタ20の利得とシーケンス検
出器34の目標レベルとが通常動作設定にリセットされ
る。信号利得が再調節されてから、プログラム可能な数
のクロックサイクルの後、タイミングリカバリ回路28及
び利得制御器51のループが再作動され、読み出しチャネ
ルが正常動作におけるデジタルシーケンスの検出を継続
する。
【００３６】（データフォーマット）図３(a)は、一連
の同心円データトラック13を備えた磁気媒体の代表的な
データフォーマットを示している。各データトラック13
は、埋め込みサーボウェッジ17を有する複数のセクタ15
を備えている。サーボ制御器（図示せず）はサーボウェ
ッジ17内のサーボデータを処理し、そのサーボデータに
応答して読み出し／書き込みヘッドを望みのトラック上
に位置決めする。また、サーボ制御器はサーボウェッジ
17内のサーボバーストを処理して、書き込み及び読み出
し中のヘッドを望みのトラックの中心線上に維持する。
サーボウェッジ17は、単純な離散時間パルス検出器又は
離散時間シーケンス検出器34によって検出し得る。も
し、シーケンス検出器34がサーボデータを検出するなら
ば、サーボウェッジ17のフォーマットは、ユーザデータ
セクタ15と同様のプリアンブルとシンクマークとを含
む。
【００３７】図３(b)は、獲得プリアンブル68、シンク
マーク70、及びユーザデータ72を包含するユーザデータ
セクタ15のフォーマットを示す。タイミングリカバリ回
路は獲得プリアンブル68を使用して、ユーザデータ72の
読み出し前に正しいサンプリング周波数及び位相を獲得
し、シンクマーク70はユーザデータ72の始まりを区別(d
emark)する（係属中の米国特許出願第08/313,491号を参
照）。
【００３８】ゾーン（zoned）記録とは、記憶密度を上
げるための当該分野で公知の技術であり、所定の内側ト
ラックのゾーンと外側トラックのゾーンとにおいて異な
るレートでユーザデータが記録されるものである。円周
の記録面積の増加及びシンボル間干渉の減少のため、デ
ータレートは外側トラックにおいて増大させることがで
きる。これにより、図３(a)に示されるように、外側ト
ラックにより多くのデータを保存することが可能であ
り、ディスクは１トラック当たり１４のデータセクタを
有する外側ゾーン11と、１トラック当たり７つのデータ
セクタを有する内側ゾーン27とに分割される。実用上
は、異なるデータレートの幾つかのゾーンにディスクを
実際的に分割してもよい。
【００３９】（改良型サンプル振幅読み出しチャネル）
図４は、本発明のTA補償方法を備えたサンプル振幅読み
出しチャネルを示している。従来技術と同様に、TA検出
器43は、A/Dサンプル値25の飽和を検出することによっ
て熱的アスペリティの発生を検出する。熱的アスペリテ
ィの発生が検出されると、AC結合キャパシタ55のポール
がライン46を通じて持ち上げられTAの時定数を減少させ
る。しかし、アナログ受け取りフィルタ20の利得及びシ
ーケンス検出器34の目標セッティングは調節されない。
タイミングリカバリ回路28、利得制御器51、及びDCオフ
セット回路44のループは、熱的アスペリティの期間中ラ
イン45を通じて一定に保持される。DCオフセット回路44
は、獲得及びトラッキングの間、読み出し信号中のDCド
リフトを減衰させる（上で参照された係属中の特許出願
第08/341,723号参照）。
【００４０】上述の従来技術のように、アナログ読み出
し信号中のDCオフセットが減少する（この結果多くのソ
フトエラーが生じる）間に、A/Dコンバータ24のヘッド
ルームを調節し、デジタルシーケンス^ｂ(ｎ)33を検出
するように試みるのではなく、本発明のTA検出器43は、
図１に示されるように、消失ポインタ192を生成して、
リードソロモン復号器回路199へ入力する。復号器回路1
99は、熱的アスペリティによって変質したシンボルを訂
正するために消失ポインタ192を使用する。消失ポイン
タは、リードソロモン復号器をオンザフライに動作する
のを可能にし、かつ、複雑さ、コスト、及び冗長性を減
少させる。
【００４１】（TA検出器）図６(a)は本発明によるTA検
出器の詳細を示し、図６(b)は対応するタイミング図を
示す。飽和検出器90はA/Dサンプル値25をモニターし、
飽和状態82を検出すると（図５(c)に示すように）、AC
結合キャパシタ55のポールを持ち上げる制御信号46を生
成し、ORゲート92及びECCシンボルサイズデシメーショ
ン回路93を通じてシフトレジスタ91への「１」ビットの
シフトを開始する。A/D変換器が飽和状態82から抜け出
してからプログラム可能な数のサンプル期間の後、飽和
検出器90はAC結合キャパシタ55のポールをリセットし、
ライン94を通じてTA LENGTH値をプログラム可能カウン
タ95へロードし、カウンタ95を動作可能とする。TA LEN
GTH94は、（サンプル期間における）熱的アスペリティ
期間を決定するものであり、A/Dコンバータ24が飽和し
ているサンプル期間の数（TAの大きさ及び現行ゾーンの
データレートの関数である）に比例する。カウンタの出
力96はORゲート92へ入力され、TAによって変質した各EC
Cシンボルに対してシフトレジスタ91への「１」ビット
のシフトを継続させる。ORゲート92の出力におけるホー
ルド信号45は、熱的アスペリティの期間中、タイミング
リカバリ回路28、利得制御器51、及びDCオフセット回路
44のループを一定に保持する。カウンタ95が最終カウン
トに達すると、利得制御、タイミングリカバリ及びDCオ
フセットのループは再作動される。
【００４２】熱的アスペリティの検出の前に、多数の単
一ビット遅延／保存エレメントを備えたシフトレジスタ
91の内容がクリアされる。シフトレジスタ91の長さは、
TAによって変質したシンボルの数（すなわち、サンプル
期間のTAの期間をECCシンボルのサイズで割ったもの）
と、シフトレジスタ91の出力（１つの「１」ビット出力
は消失ポインタ192を表す）をRLL復号器36の出力191
（図４参照）に同期させるために必要な所定の追加の遅
延／保存エレメントの数とを保存するのに十分である。
すなわち、消失ポインタは、図１に示されるリードソロ
モン復号器300のシンドローム発生器200へ入力される、
対応する変質したECCシンボルに正しく整合するように
遅延される。
【００４３】（ECCシステム概略）エラー訂正符号化で
は、ディスク上へ保存すべきデータは、付加的なデータ
シンボル（チェックシンボル又は冗長性シンボルと呼ば
れる）を得るように処理される。データシンボル及びチ
ェックシンボルによって符号語が作成される。ディスク
から読み出す際に、符号語を数学的に処理し、エラーの
位置と値とに関する情報を含むエラーシンドロームを求
める。
【００４４】リードソロモン符号は複数エラー訂正符号
の分類に属する。復号の最も一般的な方法のひとつは、
エラー位置決定（locator）多項式σ(x)（すなわち、Be
rlekamp-Masseyアルゴリズムを使用する結合多項式）を
生成し、エラー位置多項式からエラー評価多項式ω(x)
を生成し、エラー位置を検出するためにエラー位置多項
式についてのルートサーチを行い、エラー評価多項式を
エラー位置多項式ルートにおいて評価してエラー値を計
算するというものである。
【００４５】ほとんどのエラー検出及び訂正のためのロ
ジック回路は、Berlekamp-Masseyアルゴリズムを実行し
ている。Berlekamp-Masseyアルゴリズムの各反復操作(i
teration)は、下記の数式１に示す２つの部分あるいは
段階を有している。段階(1)はｄnの計算、段階(2)はσ
の更新及びτの更新を示している。
【００４６】
【数１】
【００４７】上記の式において、ｄnは不一致(discrepa
ncy)数であり、τは計算に使用される中間多項式であ
る。τを表現する式においてどちらの項を選択するか
は、σ(x)の更新が、σ(x)の次数(order)が増加する結
果となるか否かに依存する。増加する結果になる場合、
τ(x)はσ(x)に設定され、ｄrはｄnに設定される。も
し、τ(x)がｄn -1ｘσ(x)に設定される場合には、ｄrは
除去されて再帰操作は下記の数式２に示されるようにな
る。数式２においても、数式１と同様に、段階(1)はｄn
の計算、段階(2)はσの更新及びτの更新を示してい
る。
【００４８】
【数２】
【００４９】上記第２の段階(2)は、上記第１の段階(1)
の結果を必要とする。回路サイズを最小とするために、
全ての演算をシリアルに行い、更に、更新操作をシリア
ルに行うことが望ましい。演算及び更新をパラレルに行
うと、多くのスペースを必要とするパラレルバスが必要
となるからである。使用される体（フィールド：fiel
d）がGF(２m)であるとすると、シリアルに実行するため
に必要なクロックサイクルの最小数は、１反復操作当た
り２ｍクロック、すなわち、１段階当たりｍクロックで
ある。
【００５０】1989年７月４日発行のZookの米国特許第4,
845,713号は、１反復操作当たり２ｍ＋１クロックと、
ビットシリアル乗算器及び加算器とを使用する方法を示
している。しかし、この方法は、（４ｔ＋１）個のｍビ
ットレジスタと逆変換（inversion）用の２m×ｍ ROMの
ルックアップテーブルとを使用する（ここで、ｔは訂正
可能エラーの数である）。更に、τ(n+1)(x)の更新はパ
ラレルに行われている。
【００５１】種々の復号方法が、「Bit-Serial Reed-So
lomon Decoders in VLSI, 1984」というタイトルのカリ
フォルニア工科大学のWhitingの学位論文に記載されて
いる。Whitingによる好ましい実現例においては、下記
の数式３に示される改変された再帰式のセットが使用さ
れている。
【００５２】
【数３】
【００５３】Whitingによる実現例においては、逆変換
用に２m×ｍ ROMルックアップテーブルを使用する場
合、２ｍクロックで反復操作を実行することができる。
更新操作はシリアルに行うことができるが、ｄn -1は各
乗算器に対しパラレルバスで送られなければならない。
Whitingの実現例全体としては、５（ｔ＋１）個のｍビ
ットレジスタが使用される。レジスタ数がｔでなくｔ＋
１に比例する理由は、σ0が常に１に等しいとは限らな
い、すなわち、数式３によるσ(x)は、数式２によるσ
(x)にある定数を乗じたものだからである。Whitingは、
更に、下記数式４に示す改変された再帰式セットの使用
についても述べている。
【００５４】
【数４】
【００５５】Whitingの第２の方法は逆変換（逆数）を
使用しないが、シリアル更新については｛６（ｔ＋１）
＋２｝個のｍビットレジスタを必要とし、ｄnとｄrとは
各乗算器に対してパラレルバスで送らればならない。
【００５６】Berlekamp-Masseyアルゴリズムの実現方法
で公知なものは、全て、２m×ｍ ROM、シンボル幅の信
号パス、及びｍビットレジスタの何がしかの組み合わせ
を使用して、２ｍクロックサイクルでの反復操作を行
う。反復操作用数式の上記各セット全てに固有の問題
は、σ(n+1)(x)がτ(n)(x)に依存しており、逆にτ
(n+1)(x)がσ(n)(x)に依存していることである。それら
の片方あるいは両方がｄnに依存するため、ｄnを第１の
ｍクロックサイクル中に計算しなければならず、その後
に、σ(n+1)(x)及びτ(n+1)(x)の両方を第２のｍクロッ
クサイクル中に計算しなければならない。このことは、
σ(n)(x)及びτ(n)(x)の片方あるいは両方を、σ
(n+1)(x)及びτ(n+1)(x)を生成するための乗算に使用す
る場合に一時的に保存しておく必要があることを示して
いる。従って、もっと効率的な方法が必要になる。
【００５７】本発明のリードソロモン復号器は、ｎ個の
ｍビットのシンボルを含む符号語を処理してエラー位置
多項式σ(x)の係数を決定し、そして、エラー評価多項
式ω(x)を生成する。復号器は、シンドローム値を保存
するための１バンクのシンドロームレジスタと、エラー
位置多項式σ(x)の係数をその中に蓄積するための１バ
ンクのエラー位置レジスタと、中間多項式τ(x)の係数
を蓄積するための１バンクの中間レジスタとを備えてい
る。復号器は、更に、エラー位置レジスタ及び中間レジ
スタ内の値を更新するために、ある符号語についてエラ
ー位置決め反復操作(error locator iterations)をｔ回
行うレジスタ更新回路を含む。各エラー位置決め反復操
作は２つの位相、すなわち、第１の位相（又は位相Ａ）
と第２の位相（又は位相Ｂ）とを含む。各位相は、ｍ個
のクロックサイクルを備えている。エラー位置決め反復
操作が完了すると、２位相のエラー評価反復操作が行わ
れ、中間レジスタに保存されるエラー評価多項式ω(x)
の係数が決定される。
【００５８】従来の技術において、エラー位置多項式σ
(x)の係数及び中間多項式τ(x)の係数が同じ位相（例え
ばエラー位置決定反復操作の第２の位相）において更新
されるのとは対照的に、本発明のレジスタ更新回路は、
中間多項式τ(x)の係数を各エラー位置決め反復操作の
第１の位相において更新し、エラー位置多項式σ(x)の
係数を各エラー位置決め反復操作の第２の位相において
更新する。エラー位置多項式σ(x)の係数を更新するた
めに必要な現行の不一致値ｄnも、各エラー位置決め反
復操作の第１の位相において求められる。
【００５９】このように、本発明による復号器は、位相
Ａ（PHASE A)及び位相Ｂ（PHASE B)において、下記の数
式５に示される再帰則を実行する。
【００６０】
【数５】
【００６１】レジスタ更新回路は、各エラー位置決め反
復操作の第１の位相において現行の不一致ｄnを決定す
る不一致決定回路を含む。不一致決定回路は、複数の
「スライス」からの積を加えて、現行の不一致ｄnを得
る。各スライスは、上記シンドロームレジスタのうちの
１つ、上記エラー位置レジスタのうちの１つ、上記中間
レジスタのうちの１つ、及び１つの改変シンドロームレ
ジスタを備える。
【００６２】各スライスの積は不一致生成内積生成器回
路によって生成される。１つのスライスの不一致に寄与
する内積を生成する回路（以下、不一致寄与内積生成器
回路と称する）は、そのスライスの改変シンドロームレ
ジスタの内容（第２基底表現又はβ基底表現）とそのス
ライスの中間レジスタの内容（第１基底表現又はα基底
表現）との内積を取る。GF(２m)の２つの元（要素）で
あって、一方が標準基底又はα基底で表現され、他方が
双対基底又はβ基底で表現される２つの元の積は、２つ
の元の内積を取りそれらの元の１つを各クロック毎にα
倍することによって、シリアルに、すなわちクロック毎
に１出力ビットで生成することができる。従って、不一
致寄与内積生成器回路によって生成される内積に関連し
て、改変シンドロームレジスタは、最初にその対応する
シンドロームレジスタのシンドローム値を受け取る。し
かし、各改変シンドロームレジスタの周辺に接続された
乗算器フィードバック回路によって、改変シンドローム
レジスタは、シンドローム値をα倍したものを保持する
ように更新される。従って、各積（すなわち、各スライ
スごとに生成される積）は、第１の項（スライスのエラ
ー位置レジスタの係数）と第２の項（スライスのシンド
ローム値のα倍（このα倍された値は改変シンドローム
レジスタ内に保存される））とから得られる。これらの
第１及び第２の項は、スライスに含まれる不一致寄与内
積回路によって乗算される。
【００６３】レジスタ更新回路は、更に、第１基底表現
の現行の不一致の逆数（すなわちｄn -1）を決定する不
一致逆変換回路をも含む。この逆数はひとつ前の不一致
の逆数（すなわち、すぐ後のエラー位置決め反復操作に
おけるｄn-1 -1）となる。不一致逆変換回路はROMに保存
されたルックアップテーブルを利用せず、その代わりに
第２基底表現の不一致をシリアルに受け取りその逆数を
生成する。
【００６４】レジスタ更新回路は、更に、不一致レジス
タDMをも含んでおり、この不一致レジスタは、各エラー
位置決め反復操作の第１の位相におけるひとつ前の不一
致の逆数（すなわちｄn-1 -1）と、各エラー位置決め反
復操作の第２の位相における現行の不一致（ｄn）とを
選択的に保存する。ひとつ前の不一致の逆数（すなわち
ｄn-1 -1）及び現行の不一致（ｄn）の両方は、第１基底
表現（すなわちα基底表現）の不一致レジスタ内に保存
される。このひとつ前の不一致の逆数（すなわちｄn-1
-1）は、不一致逆変換回路によって第１基底表現で生成
されたものであり、現行の不一致（ｄn）は、ｄnを第２
基底表現（すなわちβ基底表現）から第１基底表現へ変
換するための変換回路によって、第２基底表現から第１
基底表現へと変換されたものである。
【００６５】レジスタ更新回路は、更に、更新乗算器又
は内積回路を含んでいる。更新乗算器又は内積回路は、
各エラー位置決め反復操作の第１位相中に、ひとつ前の
不一致の逆数（ｄn-1 -1）から得られる値、例えば、ｄ
n-1 -1のα倍［この値は、エラー位置決め反復操作の第
１位相中に不一致レジスタに保存される］に、エラー位
置レジスタの係数を選択的に乗算して、中間レジスタ内
に保存された係数の更新に使用するための値を得る。そ
の後（例えば、エラー位置決め反復操作の第２位相中
に）、更新乗算器回路は、現行の不一致ｄnから得られ
る値、例えばｄnのα倍［この値は、エラー位置決め反
復操作の第２位相中に不一致レジスタに保存される］に
中間レジスタ内の係数を乗算し、エラー位置レジスタ内
に保存された係数の更新に使用するための値を得る。現
行の不一致ｄnのα倍は乗算フィードバック回路によっ
て得られる。乗算フィードバック回路は、体の元（フィ
ールドエレメント）によって不一致レジスタ内の値を繰
り返し乗算する不一致レジスタに接続されている。
【００６６】重要な点は、従来の技術とは対照的に、本
発明の復号器は、１バンクのエラー位置レジスタ及び１
バンクの中間レジスタのみを必要とすることである。従
来の技術は、必然的に、エラー位置レジスタを２バンク
含む。即ち、エラー位置多項式の更新した（新規の）係
数を維持するための第１のバンクと、エラー位置多項式
（これは、中間多項式の係数の更新に使用されたもので
ある）の古い係数を保存するための第２バンクとであ
る。同様に、従来の技術では、２バンクの中間レジスタ
が採用される。即ち、中間多項式の新規の（更新され
た）係数のための第１バンクと、中間多項式（これは、
エラー位置多項式の古い係数を更新するために使用され
る）の古い係数を保存するための第２バンクとである。
従って、本発明の復号器によれば、レジスタを２バンク
除去するという利点を有している。更に、本発明の復号
器は、パラレルデータ伝送よりもシリアルデータシフテ
ィングを促進し、そのことにより、そうでない場合には
パラレルバス構造によって増加する回路面積（real est
ate）を減少することができる。
【００６７】（リードソロモン復号器）再び、図１を参
照して説明する。復号器回路199は、シンドローム生成
器200からｔ個のｍビットのシンドロームを受け取り、
消失位置値生成器197からはｍビットの消失位置値を受
け取る。更に、復号器回路199の動作は、タイマー／制
御器198から与えられる信号によってシーケンスされ
る。一連のエラー位置決め反復操作の後、復号器回路19
9は、エラー位置多項式のｔ個のｍビット係数の最終値
を得る。符号語に対する一連のエラー位置決め反復操作
が完了すると、復号器回路199は一連のエラー強度反復
操作を実行し、符号語のためのエラー評価多項式を生成
する。エラー評価多項式の係数はルートサーチ及びエラ
ー／消失強度生成器196へ伝送され、そこでエラー／消
失強度Ｅが計算される。エラー／消失強度Ｅは、計算の
後、加算器202のオリジナルのデータへ加えられ、結果
として訂正されたバイトとなる。ここに示されたバッフ
ァのスキームでは、訂正されたバイトはその後バッファ
194へ戻される。
【００６８】一方の元が標準基底（又はα基底）で表現
され、他方の元が双対基底（又はβ基底）で表現される
GF(２m)の２つの元の積は、２つの元の内積を取り一方
の元を各ブロック上でα倍することによって、シリアル
に、すなわちクロック当たり１出力ビットで生成するこ
とができる。それに応じて、ここで使用されるように、
シンドローム、現行の不一致ｄn、及びひとつ前の不一
致ｄn-1等の値はα基底で表わされ、一方、σ(x)及びτ
(x)の係数等の値はβ基底で表わされる。これらの表現
によって、後述の数式６における全ての乗算を、内積を
用いてシリアルに実行することが可能となる。
【００６９】図７は復号器回路199の一般的なブロック
図である。復号器回路199は、エラー位置レジスタ又は
σレジスタのバンクB101、中間レジスタ又はτレジスタ
のバンクB102、シンドロームレジスタのバンクB103、及
びレジスタ更新回路50を備えている。尚、復号器回路19
9の異なる実施形態の詳細は、図８及び図９に関連して
説明する。図７から、復号器回路199はの各部分が、複
数の「スライス」2071、2072、...、207t-1、208Aを形
成していることが分かる。スライスについては、特に図
１０〜図１３を参照し、以下でより詳細に説明される。
【００７０】復号器回路199は、２つのモードのうちの
ひとつのモードで作動する。即ち、エラー及び消失の復
号（エラー及び消失モード）、あるいはエラーのみの復
号（エラーのみモード）である。図８はエラー及び消失
モードのための復号器回路の詳細を示し、図９はエラー
のみモードのための復号器回路の詳細を示す。図８の復
号器回路199は、ｕ個のエラー及びｖ個の消失（位置が
分かっているエラー）がある場合に、２ｕ＋ｖがｔを越
えない限り、これらのｕ個のエラーとｖ個の消失とを同
時に訂正することができる。
【００７１】図８は、エラー及び消失モードにおいて、
スライス207k（ｋ＝１、２、・・・、ｔ−１）及び208A
へ入力される、又はそれらから出力される信号を示す。
これらの信号は以下に示すｍビットの信号を含む。
【００７２】SYN−シンドロームデータ信号、 SBO−シンドロームの後方シフトされた出力信号、 SBI−シンドロームの後方シフトされた入力信号、 SFI−シンドロームの前方シフト入力信号、 SFO−シンドロームの前方シフト出力信号、 TI−τ入力信号TI、 TO−τ出力信号TO、 Ｍ−不一致関連入力信号Ｍ、 DNI−スライス207k及び208Aのそれぞれに入力される１
ビット不一致形成入力信号、 DNO−スライス207k及び208Aのそれぞれから出力される
１ビットの不一致形成出力信号、及び SIG−エラー位置レジスタ101（図１０参照）の出力がシ
リアルに出力できるように、各スライスからエラー位置
生成器（ルートサーチ及びエラー／消失強度生成器）に
接続する１ビット係数出力ラインSIG。
【００７３】図８に、図７のレジスタ更新回路50に含ま
れる構成要素のいくつかを示す。これらの構成要素は、
内積回路209、不一致関連レジスタDM210、DMレジスタ制
御MUX211、不一致逆変換回路212、制御器213、βからα
への基底変換回路214、TI入力制御MUX215、ゼロ後方フ
ィルANDゲート216、乗算器フィードバック回路218、及
び第１のスライスτ−ANDゲート219を含む。更に、レジ
スタ更新回路50に含まれる他の構成要素は、スライス20
7k及び208Aの非レジスタ要素を含み、それらは以下に説
明される。
【００７４】図８に示されるように、スライス208Aから
の出力信号DNOは、不一致逆変換回路212の入力及びMUX2
15の第１の入力ピンの両方へ供給される。不一致逆変換
回路212は、ｍビット出力ポートを２つ有する。第１の
出力ポートであるACCと、第２の出力ポートであるINVで
ある。以下に説明されるように、現行の不一致値ｄ
n（β基底表現による）は、エラー位置決め反復操作の
第１の位相中にポートACCから出力される。ポートACCか
らは、現行の不一致値ｄnが、制御器213の入力ピンDN及
びβからαへの基底変換回路214の両方へ供給される。
エラー位置決め反復操作の第２の位相が完了すると、不
一致逆変換回路212が第１の位相中に決定された不一致
の逆数（ｄn -1）の値を出力する。この逆数値は、今度
は、その次の反復操作の第１の位相中におけるひとつ前
の不一致の逆数（例えばｄn-1 -1）となる。
【００７５】制御器213は、不一致逆変換回路212から得
られる非変換の現行の不一致値ｄnを使用し、図１７に
示される方法により、信号Ｇ及び信号CHANGE_Lを生成す
る。信号CHANGE_Lは、図１０、図１１、及び図１２に示
される方法により、ANDゲート219の第１の入力ピンとス
ライス207k及び208Aの両方とへ加えられる。信号CHANGE
_Lは結合多項式の長さの変化を表わしており、このこと
は当業者には公知のものである。
【００７６】DM-レジスタ制御MUX211は、複数の選択可
能なｍビット入力を受け取る。これらのｍビット入力
は、現行の不一致（基底変換回路214からのα基底表現
されたもの）、ひとつ前の不一致の逆数ｄn-1 -1（逆変
換回路212から与えられる）、値α0、消失位置値（消失
位置値生成器197から与えられる）、及びDMレジスタ210
の内容をα倍したもの（乗算器フィードバック回路218
から与えられる）を含んでいる。DM-レジスタ制御MUX21
1は、上記の可能なｍビット入力の中から、例えば反復
操作の位相に従って選択を行うタイマー／制御器198に
よって制御される。
【００７７】DM−レジスタ制御MUX211の出力ポートは、
DMレジスタ210の入力ポートに接続される。DMレジスタ2
10の出力ポートは、図１０及び図１１によって示される
ように、乗算器フィードバック回路218と、内積回路209
の第１の入力と、スライス207k及び208Aとに接続され
る。内積回路209は、第２の入力として値α0を受け取
り、第１のスライスτ-ANDゲート219の第２のピンへ加
えられる出力信号を生成する。
【００７８】図９のエラーのみ復号回路は、図８のエラ
ー及び消失復号回路とは若干異なる。特に、図９のエラ
ーのみモードにおいては、スライス207(t/2)-1からスラ
イス207t-1が集合スライス回路217を形成しており、DM-
レジスタ制御MUX211は消失位置値を受け取らない。
【００７９】例えば、図７及び図８から、復号回路199
は、ｔ個のスライス、即ち、名称（nominal）スライス2
07kと終止スライス208Aとを包含することが分かる。こ
れらのスライス207及び208Aは、エラー及び消失モード
においては図８に示されるように接続され、エラーのみ
モードにおいては図９に示されるように接続される。両
モードにおいて、スライス207kはスライスｋ（ｋ＝１、
２、... 、t-1）を表しており、スライス208Aはスライ
スｔを表す。
【００８０】図１０は、エラー及び消失モードにおける
スライス207kの詳細を示し、図１１は、エラー及び消失
モードにおけるスライス208Aの詳細を示す。図９のエラ
ーのみモードにおいて、スライス2071からスライス207
t/2まで（207t/2を含む）は、図１０に示されるスライ
ス207kと同一である。しかし、エラーのみモードでは、
スライス207(t/2)-1から207t-1は図１２に示される集合
スライス回路217を形成し、スライス208Bは図１３に示
す通りである。
【００８１】図１０は、スライス207kがレジスタ101、1
02、及び103を備えるていることを示す。図１０に更に
示されるように、シンドロームレジスタ103へは、MUX10
4を通じて、シンドローム生成器200からのシンドローム
データ（信号SYN）、又は隣接する２つのスライスのう
ちのひとつにおけるシンドロームレジスタからのシンド
ロームデータ（信号SFI又は信号SBIを使用）のいずれか
がロードされる。MUX104の選択ピンは、反復操作番号、
反復操作の位相、及び反復操作のタイプに従って、タイ
マー／制御器198によって制御される。エラー位置レジ
スタ101及び中間レジスタ102は、全てゼロに初期化され
る。
【００８２】スライス207kのその他の構成要素、特に、
改変シンドローム乗算回路105、加算器106、不一致寄与
内積回路107、加算器108、τ-出力ANDゲート109、更新
乗算器又は内積回路110、係数選択MUX111、及び加算器1
12が、レジスタ更新回路50（図７）に含まれる。この明
細書で説明される他のマルチプレクサ（MUX）と同様
に、係数選択MUX111は、反復操作番号、反復操作の位
相、及び反復操作のタイプに従って、タイマー／制御器
198によって制御される。
【００８３】各スライスの積は、不一致生成内積生成回
路107によって生成される。不一致寄与内積生成回路107
は、１つのスライスの改変シンドロームレジスタ100の
内容（第１基底又はα基底表現による）と、そのスライ
スの中間レジスタ102の内容（第２基底又はβ基底表現
による）との内積を取る。ひとつの元が標準又はα基底
で表現され、もうひとつの元が双対又はβ基底で表現さ
れている、GF(２m)の２つの元の積は、２つの元の内積
を取り一方の元をクロック毎にα倍することによって、
シリアルに、すなわちクロック毎に１出力ビットで生成
することができる。従って、不一致寄与内積生成回路10
7によって生成される内積に関して、改変型シンドロー
ムレジスタ100は、最初、その対応するシンドロームレ
ジスタ103のシンドローム値を受け取るが、乗算フィー
ドバック回路105によってシンドローム値のα倍を保持
するように更新される。
【００８４】エラー位置レジスタ101の出力ピンは、内
積回路107の第１のポート及び係数選択MUX111の第１の
ポートの両方に接続される。内積回路107の第２のポー
トは改変シンドローム乗算回路105に接続される。図１
０に示されるように、改変シンドローム乗算回路105は
改変シンドロームレジスタ100を含んでおり、改変シン
ドロームレジスタ100は、対となっているシンドローム
レジスタ103からのシンドローム値を受け取る。改変シ
ンドロームレジスタ100は、それに接続されたα倍フィ
ードバック回路120を有し、改変型シンドロームレジス
タ100の出力はレジスタ103に保存されたシンドローム値
のα倍となる。図１６は、一例としての体GF(２8)用の
改変シンドローム乗算回路105の詳細を示す模式図であ
る。
【００８５】各エラー位置決め反復操作の第１の位相の
間、内積回路107は、ｍビット量σ(n)（エラー位置係数
レジスタ101より与えられる）とレジスタ103内に保存さ
れたシンドローム値のα倍であるｍビット量（改変シン
ドロームレジスタ100より与えられる）との内積を取
り、加算器106へ供給する１ビットを生成する。加算器1
06は内積回路107から与えられる１ビットをラインDNI上
の信号入力（上流スライスより与えられる）に加え、出
力信号DNO（下流スライスへ加えるためのもの）を生成
する。
【００８６】係数選択MUX111は、中間レジスタ102の出
力ポートに接続される第２の入力ポートを有する。MUX1
11の出力ポートは、内積レジスタ110の第１の入力ポー
トに接続される。内積レジスタの第２の入力ポートは、
既に説明したように、DMレジスタ210にラインＭによっ
て接続されている。内積レジスタ110の出力ポートは、A
NDゲート109の第１の入力ピン及び加算器112の第１の入
力の両方に接続される。加算器112の出力ポートはエラ
ー位置レジスタ101の入力ポートに接続される。エラー
位置レジスタ101のシリアル出力ポートは、加算器112の
第２の入力に接続され、さらにシリアルラインSIGによ
ってルートサーチ及びエラー／消失強度生成器196に接
続される（図８参照）。中間レジスタ102の第２の出力
ポートは加算器108の第１の入力ポートに接続される。
加算器108の第２の入力ポートはANDゲート109の出力ポ
ートに接続される。ANDゲート109は、既に述べたよう
に、内積回路110の出力ポートに接続される第１の入力
ポートと、制御器213へラインCHANGE_Lによって接続さ
れる第１の入力ポートとを有している。
【００８７】図１１に示されるスライス208A（エラー及
び消失モード）は、図１０（スライス207k）と図１１
（スライス208A）との比較から分かるように、スライス
207kとは若干異なる。特に、スライス208Aでは、MUX11
1、加算器108、ANDゲート109、及び加算器112は除去さ
れている。エラー位置レジスタ101の出力ポートは、係
数出力ラインSIGにのみ接続されている。スライス208A
の不一致寄与内積回路107は、その第１のポートで値α0
を受け取り、その第２のポートは改変シンドローム乗算
回路105に接続されている。内積器回路110は、その入力
ポートが中間レジスタ102の出力ポートに接続されてい
る。内積回路110の出力は、位置決定器係数レジスタ101
の入力ポートにのみ接続されている。中間レジスタ102
の出力ポートはラインTOに接続される。
【００８８】図１３のスライス208A（エラーのみモー
ド）は、図１１のスライス208A（エラー及び消失モー
ド）と比較して、位置決定器係数レジスタ101、中間係
数レジスタ102、及び内積回路110が除去されている点が
異っている。
【００８９】図８及び図９の不一致逆変換回路212の構
成は、この明細書で参考のために援用される上述の米国
特許第5,467,297号「有限体逆変換(FINITE FIELD INVER
SION)」から理解される。
【００９０】図１５は、図１０、図１１及び図１３に示
される内積生成回路107の一例を模式的に示している。
図１５に示される例では、体は、体生成多項式（field
generator）ｘ8＋ｘ4＋ｘ3＋ｘ2＋１を有するGF(２8)で
あると仮定される。上記の米国特許第5,467,297号で教
示されているように、１つの元のβ表現は、α0の選択
によって支配されている。この実施形態では一例とし
て、α0はα-4であると仮定されている。
【００９１】（復号器動作：概略）図１９は、本発明に
よる符号語のエラー訂正の一般的なステップを示してい
る。図１９に示されるように、エラー訂正ステップは、
図１のシンドローム生成器200による符号語のためのシ
ンドロームＳ0、Ｓ1、... Ｓ7の生成ステップ900から始
まる。ステップ901は、復号回路199を初期化するステッ
プを含む。初期化の後、復号回路は複数回のエラー位置
決め反復操作（ステップ902(1)からステップ902(8)）を
実行し、その次に引き続いて複数回のエラー評価反復操
作（ステップ903(1)からステップ903(8)）を実行する。
反復操作の回数は、符号語中のチェックシンボルの数に
依存し、本実施形態では反復操作の回数を８として示し
ている。以下に説明するように、表１はエラー位置決め
反復操作１（ステップ902(1)）において生ずる動作を表
し、表２はエラー位置決め反復操作２（ステップ902
(2)）中において生ずる動作を表し、表３はエラー位置
決め反復操作８（[ステップ902(8)）において生ずる動
作を表す。
【００９２】
【表１】
【００９３】
【表２】
【００９４】
【表３】
【００９５】エラー位置決め反復操作によりエラー位置
多項式σ(x)の係数が決定され、これらの係数はその
後、図１０及び図１１のエラー位置レジスタ101に保存
される。エラー評価反復操作によりエラー評価多項式ω
(x)の係数が得られ、これらの係数は、その後、図１０
及び図１１の中間レジスタ（τレジスタ）102に保存さ
れる。係数の最終値を得た後、ステップ904において、
エラー位置多項式σ(x)の係数（エラー位置レジスタ101
内に保存されている）はラインSIGを介して、そしてエ
ラー評価多項式ω(x)の係数（中間レジスタ（τレジス
タ）102内に保存されている）はラインTOを介して、シ
リアルに、図１のルートサーチ及びエラー／消失強度生
成器196へ伝送される。
【００９６】この明細書で更に説明されるように、各エ
ラー位置決め反復操作は２つの位相又はステージを包含
する。即ち、第１の位相（位相Ａとも呼ぶ）と第２の位
相（位相Ｂとも呼ぶ）である。各エラー位置決め反復操
作の位相Ａにおいては、現行の不一致ｄnが生成され、
中間レジスタ（τレジスタ）102内の係数値が更新され
る。各エラー位置決め反復操作の位相Ｂにおいては、エ
ラー位置レジスタ（σレジスタ）101内の係数値が更新
され、位相Ｂの終わりにおいて不一致ｄn-1の逆数（次
のエラー位置決め反復操作においては、ひとつ前の不一
致の逆数、即ちｄn-1 -1として知られるようになる）が
利用可能な状態となる。
【００９７】本発明によるエラー位置決め反復操作は、
以下の数式６に示される再帰則に基づくBerlekamp-Mass
eyアルゴリズムの実行を包含する。数式６において、
（1)はτの更新及びｄnの計算を示し、(2)はσの更新を
示している。
【００９８】
【数６】
【００９９】エラー位置決め反復操作の第１のｍクロッ
ク（例えば位相Ａ）では、前回の反復操作に対するτ
(x)、すなわちτ(n+1)(x)ではなくτ(n)(x)が計算され
る。本発明によれば、多項式τ(x)及びσ(x)の係数を同
時に更新する必要がない。なぜなら、多項式τ(x)及び
σ(x)が相互依存の関係にないからである。すなわちσ
(n+1)(x)はτ(n)(x)に依存しており、τ(n)(x)は、σ
(n-1)(x)にではなくσ(n)(x)に依存するためである。従
って、τ(x)はσ(x)を使用して更新することができ、σ
(x)は既に更新されたτ(x)を使用して更新することがで
きる。τ(x)についての最終の更新は行われない（この
ことは、以下の理由により許容される。即ち、τ(x)は
σ(x)の更新に対してのみに有用であり、更に、一旦σ
(x)の最終更新がされると、τ(x)の最終更新は必要なく
なるからである）。
【０１００】τ(x)についての再帰式は以下の数式７の
ように書き表すことができる。
【０１０１】
【数７】
【０１０２】これらの式が有効であることを示すには、
σ(n+1)(x)の再帰式をτ(n+1)(x)の再帰式に代入すれば
よく、その結果、以下の数式８が得られる。この式は数
式２に一致していることがわかる。
【０１０３】
【数８】
【０１０４】エラー位置決め反復操作の第１のｍクロッ
クでは、前回の反復操作における不一致の逆数（すなわ
ちｄn-1 -1）を使用する。本発明における利点は、ｄn-1
-1を得るために、通常の２m×ｍROMを使用する代わりに
シーケンシャルな方法を使用できることである。このシ
ーケンシャルな方法は、図８及び図９の不一致逆変換回
路212によって実行される。このことは、この明細書で
参考のために援用される上述の米国特許第5,467,297号
「有限体逆変換(FINITE FIELD INVERSION)」により詳し
く述べられている。
【０１０５】τ(n)(x)の更新式では、σ(x)の次数が変
化しない場合に第１の選択がなされ、σ(x)の次数が変
化する場合に第２の選択がなされる。σ(x)の次数が変
化する反復操作を示すために信号CHANGE_Lが使用される
場合、再帰式は以下の数式９に従って書き表すことがで
きる。数式９において、(1)はτの更新及びｄnの計算を
示し、(2)はσの更新を示している。
【０１０６】
【数９】
【０１０７】（復号器動作：シンドローム生成）図１９
に示されるシンドローム生成ステップ900は従来の技術
によるものであり、当業者によって理解されている。リ
ードソロモン符号語生成器多項式が下記の数式１０であ
ると仮定する。
【０１０８】
【数１０】
【０１０９】すると、１つのデータシーケンスＤ(x)
は、 Ｃ(x)＝Ｄ(x)ｘt−（Ｄ(x)ｘt）modＧ(x) に従って符号語Ｃ(x)に符号化される。変質した（エラ
ーが生じた）可能性のある符号語Ｒ(x)＝Ｃ(x)＋Ｅ(x)
が受け取られると、符号語Ｒ(x)はバッファ194に保存さ
れてシンドローム生成器200へと送られる。その後、バ
ッファ194の非同期制御によって決定されるある時点に
おいて、符号語内における訂正されるべきバイトが図７
のレジスタ195へ送られる。シンドロームは以下のよう
に計算される。
【０１１０】 Ｓk＝Ｒ(x)mod(ｘ＋αL+k)、ｋ＝０，１，... 、t-1 （復号器動作：初期化）初期化ステップ901（図１９参
照）では、シンドローム値Ｓ0、Ｓ1、... Ｓ7がシンド
ロームレジスタ103内へロードされる。更に、エラー位
置レジスタ101、中間レジスタ102、及びその他の値が初
期化される。
【０１１１】シンドローム値のローディングにおいて、
シンドロームＳkはスライス207t-kへシフトされ（ここ
で、ｋ＝１、２、... t-1）、シンドロームＳ0はスライ
ス208Aにシフトされる。各スライス内では、例えば図１
０に示されるように、シンドロームはMUX104を通じてＳ
レジスタ103内にシフトされる。従って、最初、シンド
ロームＳ0はスライス208Aのシンドロームレジスタ103内
へロードされ、一方シンドローム値Ｓ1、Ｓ2、... Ｓ7
はスライス2077、2076、... 2071のシンドロームレジス
タ内へ、それぞれロードされる。シンドローム値は、シ
ンドローム生成器200からそれぞれのレジスタ103へシリ
アルにロードされる（１度に１ビットずつ）。
【０１１２】シンドロームがＳレジスタ103へ最初にシ
フトされた後、シンドロームの前方シフトが行われる。
その際、各Ｓレジスタ103の内容は、（各スライスのSFO
出力から）次のスライスのSFI入力へとシリアルにシフ
トされ、MUX104を通じて次のスライスのＳレジスタ103
へゲートを介して与えられる（gated into）。この初期
化シフトにおいて、スライスｔ（ブロック208A）の出力
はスライス2071の入力に供給され、そのことにより循環
シフトを形成する。この循環シフト操作において、各ス
ライスのＳレジスタ103の出力は、対となるSMレジスタ1
00内へもシフトされる。
【０１１３】スライス208A及びスライス2071、20
72、... 2077のエラー位置レジスタ101及び中間レジス
タ102は、符号語に対する第１のエラー位置決め反復操
作の第１の位相の前に、（タイマー／制御器198によっ
て）ゼロにリセットされる。
【０１１４】制御器213（例えば、図８を参照）は、各
スライスのCHG入力にCHANGE_L信号を出力する。CHANGE_
L信号は、第１の反復操作を開始する前に「１」に初期
化される。制御器213は、２変数、LN及びLMの維持をも
行い、これらはそれぞれ０及び１に初期化される。更
に、DMレジスタ210は、MUX211を通じ、ｄn-1 -1の初期値
であるα0のα基底表現に初期化される。
【０１１５】（復号器動作：不一致生成）現行の不一致
ｄnの生成についてのここでの簡単な説明は、実際のエ
ラー位置決め反復操作の説明の導入となる。上記の数式
９におけるｄnを表す下記の数式１１を用いることによ
り、不一致ｄnは、位置決定器係数レジスタ101（即ち、
σレジスタ）の値及びシンドロームから得られることが
分かる。
【０１１６】
【数１１】
【０１１７】位置決定器係数レジスタ101内に保存され
た値はβ基底表現又は第２の基底表現である。一方、シ
ンドローム値はα基底表現又は第１の基底表現である。
それゆえに、これら２つの値を乗算するためには、これ
らのうちの一方の値を繰り返してα倍しなければならな
い。図示された実施形態においては、シンドロームは、
先に説明した通り改変シンドローム乗算回路105を使用
してα倍される。
【０１１８】現行の不一致を生成する乗算は、内積回路
107を使用して部分的に達成される（図１５は、ひとつ
の例示的な体についての詳細が示されている）。内積回
路107は、より大きい内積（現行の不一致ｄnの項）の一
部分を生成する乗算器の一部分を備えている。特に、内
積回路107は（図１０に示されるσレジスタ101及び改変
シンドローム乗算回路105と共に）、各クロックパルス
について、加算器106へ供給されるシリアル出力を生成
するための乗算器構造を有している。
【０１１９】加算器106は、他のスライスの比較可能乗
算器からのシリアル出力を合計し、シンドロームとエラ
ー位置多項式の現行の係数との内積を得る。従って、全
てのスライスは同時に乗算を行い、クロックサイクル当
たり１ビット出力を生成し、その１ビット出力は（加算
器106によって）その他のスライスの出力へ供給され
て、現行の不一致の１ビットが得られることが理解され
るべきである。更に、不一致ｄnの１ビットが生成され
るクロックサイクルの間、そのビットは不一致逆変換回
路212へ伝送される。
【０１２０】（復号器動作：エラー位置決め反復操作、
位相Ａ）エラー位置決め反復操作の間の復号器回路199
の動作は、上記の表１、表２、及び表３と共に理解され
る。表１〜３は、それぞれ、エラー位置決め反復操作
１、２、及び８における動作を表している（ステップ90
2(1)、ステップ902(2)、及びステップ902(8)を参照のこ
と）。先に述べたように、各エラー位置決め反復操作
は、第１の位相（位相Ａとも呼ばれる）及び第２の位相
（位相Ｂとも呼ばれる）の両方を含む。
【０１２１】各符号語に対する最初（初回）のエラー位
置決め反復操作の間、全てのスライス2071〜2077及び20
8Aは、エラー位置レジスタ101（すなわちσレジスタ）
内でゼロに初期化される。従って、スライス2071〜2077
は、最初の反復操作の位相Ａの間に行われる不一致の合
計には何ら寄与しない。しかし、最初のエラー位置決め
反復操作の間、スライス208A（スライス208Aは、内積回
路107の他方の入力としてのシンドロームＳ0及びα0に
より初期化されている）は、ゼロでない出力（基本的
に、Ｓ0α0＝Ｓ0）を生ずる。従って、位相Ａの最初の
クロックの間、スライス207の内積回路107は、その積と
してゼロのビットを出力する。これらのゼロのビット
は、加算器106によって、スライス208Aのゼロでない出
力に加算され、その合計が現行の不一致ｄnのビット０
になる。このようにして得られた現行の不一致ｄnのビ
ット０は、同じクロックサイクルの間に不一致逆変換回
路212にシフトされ（図１４参照）、直ちに逆変換が開
始される。
【０１２２】最初のエラー位置決め反復操作の各クロッ
クサイクルの間、現行の不一致の第１項の更なるビット
は、最初の反復操作においてはもっぱらスライス208Aか
ら与えられ、不一致逆変換回路212へ供給される。
【０１２３】最初の反復操作における位相Ａの間、中間
レジスタ（すなわち、τレジスタ）102は全てゼロに初
期化されている。最初の反復操作の間、τ0（スライス2
071内のレジスタ102）は、DMレジスタ210がα0へ初期化
されておりCHANGE_Lが１に初期化されている事実によっ
て、α0に初期化される。
【０１２４】符号語に対する最初の反復操作以外のエラ
ー位置決め反復操作においては、中間レジスタ（τレジ
スタ）102の値が更新される。τレジスタ102が更新され
る方法は、前回の反復操作の結果（例えば、信号CHANGE
_Lによって示される長さの変化があったかどうか）に依
存する。
【０１２５】基本的に、位相Ａの間に中間レジスタ（τ
レジスタ）102の値を更新するために、復号器回路199
は、エラー位置レジスタ101（例えば、σレジスタ）の
値にｄn-1 -1を乗算する。これは、上述の数式９の実行
であり、数式９の一部である下記の数式１２に従って行
われる。
【０１２６】
【数１２】
【０１２７】量ｄn-1 -1は、最初の反復操作のためにDM
レジスタ210の値α0に初期化され、その後、不一致逆変
換回路212によって生成され、MUX211を通してDMレジス
タ210にロードされる。
【０１２８】中間レジスタ102の更新をより詳細に説明
する。位相Ａの間に、エラー位置レジスタ101の内容がM
UX111を通じて内積回路110の第１のポートへ伝送され
る。内積レジスタの第２の入力ポートはラインＭによっ
てDMレジスタ210に接続され、ｄn-1 -1をα倍したものを
受け取る。内積回路110の出力はANDゲート109へ供給さ
れ、そして（信号CHANGE_Lによって要求されている場合
に）右隣のスライスのτレジスタ102にラインTOを介し
て供給するため、中間レジスタ102（すなわちτレジス
タ）の内容に（加算器108によって）加算される。信号C
HANGE_Lによる要求がない場合、中間レジスタ102（すな
わちτレジスタ）の内容は、内積回路110の出力が加算
されることなく、ラインTOを介して右隣のスライスのτ
レジスタ102に直接供給される。従って、全てのスライ
スの中間レジスタ102（すなわちτレジスタ）を更新す
るためには、位相Ａの全クロックが要求される。
【０１２９】エラー位置レジスタ（例えばσレジスタ）
101内の値は、エラー位置決め反復操作の位相Ａ（第１
の位相）の間は変化しない。しかし、レジスタSM100
（最初はシンドロームがロードされている）内の値は、
各クロックサイクルの間、αフィードバックによってク
ロックされる。元々（オリジナル）のシンドローム値
は、各反復操作の位相Ａの期間中、レジスタ103にその
まま保持される。
【０１３０】位相Ａの終わりにおいて、現行の不一致の
全ての８ビットは不一致逆変換回路212内へ（第２基底
又はβ基底の表現で）シフトされ、（変換回路214によ
って）第１基底又はα基底表現へ変換されて、位相Ｂの
間に使用するためにDMレジスタ210内に混合されてい
る。しかしながら、位相Ａの終わりにおいて、不一致逆
変換回路212は、ｄnの逆数を生成するために、更なる８
つのクロックサイクル（例えば位相Ｂの間）を必要とす
る。
【０１３１】復号回路199による位相Ａの実行は、反復
操作毎に異なっており、それは、主として、レジスタ10
3（従ってレジスタ100）及びσレジスタ101には異なる
値がロード／更新されているという事実による。以下に
説明されるように、位相Ｂの間、シンドローム値が循環
的にシフトされてσレジスタ値が更新される。従って、
符号語に対する２回目のエラー位置決め反復操作の間
は、現行の不一致ｄnの生成生に２つのスライス（例え
ばスライス208Aとスライス2071）が作用する。同様に、
不一致の生成に関して、３回目の反復操作の間には３つ
のスライスが作用し、４回目の反復操作の間には４つの
スライスが作用する。このように反復操作が続けられ、
８回目の（即ち最後の）エラー位置決め反復操作の間に
は、全てのスライスが作用する。各位相Ａの実行の終わ
りにおいて、復号回路199は、ｄnを生成し、ｄnを不一
致逆変換回路212内へシフトし、全てのスライスの中間
レジスタ102（すなわちτレジスタ）を更新している。
【０１３２】（復号器動作：エラー位置決め反復操作、
位相Ｂ）図示される実施形態においては、位相Ｂも８つ
のクロックサイクルを有する。位相Ｂの間には３つの主
要な動作が行われる。すなわち、シンドロームが隣接す
るスライスへシリアルにシフトされ、ｄnの逆数（この
量は、次のエラー位置決め反復操作においてはｄn-1 -1
として知られるようになる）の生成が完了し、そして、
中間レジスタ102の値と位相Ａの間に生成されたｄnの値
とを用いることにより、エラー位置レジスタ（σレジス
タ101）内の値が更新される。
【０１３３】各エラー位置決め反復操作における位相Ｂ
の間、復号回路199は、次の位相Ａのために、シンドロ
ーム値をシリアルにシフトし、次の位相Ａの間に新しい
ｄnが生成できるように準備する。この観点からシンド
ロームの前方シフトがおこなわれており、各Ｓレジスタ
103の内容は、１つのスライスのSFO出力から次のスライ
スのSFI入力に、更に（MUX104を通じて）次のスライス
のＳレジスタ103内へとシフトされる。スライス208Aの
出力は、スライス2071の入力に供給されて、循環シフト
を形成する。このシフト操作の間、この伝送スライス
は、外部へ出力されるシンドローム値をSMレジスタ100
内へもシフトする。
【０１３４】位相Ｂの最初では、DMレジスタ210は、ｄ
n-1 -1ではなく、現行の反復操作におけるｄn（これは位
相Ａの間に決定されたばかりの値である）を含む。DMレ
ジスタ210内の値ｄnはα基底表現へと（変換回路214に
よって）変換されている。この変換はβ基底表現の中間
レジスタ102（τレジスタ）の内容との内積を求める動
作を行うために必要である。位相Ｂの最初のクロックサ
イクルの後、ｄnの値はα倍され、DMレジスタの内容は
位相Ｂで使用するためにｄnのα倍となる。
【０１３５】位相Ａの間、中間レジスタ102（すなわち
τレジスタ）はシフトされた値によって更新され、その
間エラー位置レジスタ（例えばσレジスタ）101は固定
値にに保たれる。一方、位相Ｂの間は、エラー位置レジ
スタ（例えばσレジスタ）101が更新され、その間中間
レジスタ102（すなわちτレジスタ）が固定値に保たれ
る。実際、エラー位置レジスタ102に保存されたエラー
位置多項式の係数の値を更新するために使用されるの
は、中間レジスタ102（すなわちτレジスタ）である。
【０１３６】位相Ｂの間、エラー位置多項式の係数は、
下記の数式１３によって更新される。尚、この式は、上
述の数式９の一部分である。
【０１３７】
【数１３】
【０１３８】中間レジスタ102（すなわちτレジスタ）
の内容は、MUX111を通して内積回路110の第１の入力ポ
ートへ供給される。内積回路110は、τレジスタの内容
とｄn（このｄnはラインＭより供給されている）との内
積を生成する。内積回路110の出力はシリアルビット
（位相Ｂの１クロック当たり１ビット）であり、単一ビ
ット加算器112によって、エラー位置レジスタ（例えば
σレジスタ）のシリアルにシフトアウトされた内容に加
算される。従って、各スライスに対し、エラー位置レジ
スタ（例えばσレジスタ）101の内容を更新するために
８クロックサイクルを要する。１スライスのエラー位置
レジスタ（すなわちσレジスタ）101について説明され
た更新動作は、全てのスライスについて同時に行われる
（もちろん、異なるスライスのσレジスタ101には異な
る値が存在する）。
【０１３９】従って、次のエラー位置決め反復操作の位
相Ａが始まると、先の位相Ｂの間に更新されたσレジス
タ101内の新しい値を用いて位相Ａの動作が実行され
る。位相Ｂの終わりでは、不一致逆変換回路212はｄnの
逆数の算出を完了しており、この値はINV出力から得ら
れる。得られたｄnの逆数は、次のエラー位置決め反復
操作における位相Ａの間にｄn-1 -1として使用されるた
め、MUX211を通してDMレジスタ210へ供給される。
【０１４０】最後の（８回目の）エラー位置決め反復操
作における位相Ｂの終わりでは、符号語のエラー位置多
項式の係数の最終値がσレジスタ101に保存される。
【０１４１】（復号器動作：エラー評価反復）符号語に
対する最後のエラー位置決め反復操作の完了後（例えば
図１９のステップ902(8)の後）、符号語のエラー位置多
項式の係数の最終値はσレジスタ101に保存される。こ
の時点では、エラー評価多項式の係数の生成が残ってい
る。有利なことには、図１９のステップ903(1)〜ステッ
プ903(8)に示されるような８つの反復操作（特にエラー
評価反復として良く知られている）をもう一度使用する
ことにより、復号回路199はエラー評価係数を生成し、
これらの係数を中間レジスタ102（τレジスタ）内に保
存する。
【０１４２】符号語に対するエラー位置多項式の係数の
最終値は、エラー評価多項式ω(x)を生成するために使
用される。エラー評価多項式ω(x)の係数は下記の数式
１４によって定義される。
【０１４３】
【数１４】
【０１４４】ここで、ｋ＝０、１、... ｔ−１である。
エラー評価多項式ω(x)の形式はｄn計算のための多項式
の形式と同じであるため、復号回路199は両方の多項式
の係数を見出すことができる。これらの係数は、ｔ回の
双対位相反復操作において生成される（ただし、ｔ個の
エラーを訂正する場合を仮定している）。
【０１４５】エラー評価反復操作は以下の改変を行え
ば、エラー位置決め反復操作の位相Ａと同様ある。
【０１４６】（１） エラー位置決めアルゴリズムの最
後の反復操作（例えば図１９のステップ902(8)）におけ
る位相Ａの間、各スライスのシンドロームレジスタ103
は後方にシフトされる、すなわちＳレジスタ103の内容
は、SBO出力から先行するスライスのSBI入力へ、そして
更にMUX104を通じて先行するスライスのＳレジスタ103
にシフトされる。このシンドロームの後方シフトの間、
制御器213からの信号Ｇは「１」に設定される。
【０１４７】（２） 最後のエラー位置決め反復操作
（例えば図１９のステップ902(8)）における位相Ｂの
間、各スライスのＳレジスタ103は再び後方にシフトさ
れ、それと同時に各スライス内のＳレジスタ103の出力
はSMレジスタ100にシフトされる。これらの後方シフト
及びこの後に続く全ての後方シフトの間、制御器213か
ら出力される信号Ｇは「０」に設定される。このように
信号Ｇを設定することにより、スライスt-1のSBI入力に
は、ANDゲート216によって「０」が強制的に挿入され
る。
【０１４８】（３） 各エラー評価反復操作（ω反復操
作としても知られる）における位相Ａの間、スライスｔ
のDNO出力はωkであり、ωkはMUX215によってスライス
１のTI入力にシフトされる。ここでｋは、最初（１回
目）のω反復操作においてはt-1、２回目のω反復操作
においてはt-2であり、最後のω反復操作においては０
である。
【０１４９】（４） 各ω反復操作における位相Ｂの
間、Ｓレジスタ104は後方にシフトされ、そして更にSM
レジスタ100内にシフトされる。σレジスタ101はシフト
しない。
【０１５０】（５） CHANGE_Lの値は、図１７に示され
るように「０」に固定される。これによりτレジスタの
全てが単一シフトレジスタとして機能することが可能と
なり、ｔ回の反復操作の後、スライスｋのτレジスタは
ωk-1を保持している。
【０１５１】例えば、最初のエラー評価反復操作におけ
る８クロックが完了した後、ω7の８ビットがスライス2
071のτレジスタ102にロードされる。２回目のエラー評
価反復操作の完了後は、ω6の８ビットがスライス2071
のτレジスタ102にロードされ、ω7はスライス2072のτ
レジスタ102に転送される。同様のプロセスが８つのエ
ラー評価反復操作の全てに対して継続され、全係数ω0
〜ω7がスライス2071〜208Aにそれぞれ保存される。
【０１５２】エラー評価反復操作の間、先に決定された
最終のσ係数はσレジスタ101内にそのまま維持され
る。
【０１５３】ｔ回の反復操作の後、σレジスタ及びτレ
ジスタは更にｍ回シフトされ、エラー位置多項式及びエ
ラー評価多項式をルートサーチ及びエラー／消失強度生
成器196に転送することができるようになる（図１参
照）。
【０１５４】（復号器動作：係数転送）図１９における
ステップ904によって表されるように、全てのエラー位
置決め反復操作及び全てのエラー評価反復操作が完了し
た後、復号回路199は、エラー位置多項式の係数の最終
値（σレジスタ101に保存されている）とエラー評価多
項式の係数の最終値（τレジスタ102に保存されてい
る）とを、ルートサーチ及びエラー／消失強度生成器19
6へ転送する。復号回路199の各スライスは、σレジスタ
101内の１つのσ係数とτレジスタ102内の１つのω係数
とを有する。σレジスタ101及びτレジスタ102からの転
送は、（それぞれ、ラインSIG及びラインTO上で）１ク
ロック当たり１ビットのレートで行われる（シリアル転
送）。両レジスタ101及び102からのシリアル転送は同時
に行われる。従って、ルートサーチ及びエラー／消失強
度生成器196は、各スライスからのσ係数１ビットと、
各スライスからのω係数１ビットとを同時に受け取る。
【０１５５】ルートサーチ及びエラー／消失強度生成器
196は、エラーパターンを加算器202に供給して、データ
をレジスタ195から取り出す際に訂正を行う。エラー位
置はσ(x)に対するルートサーチで見つけられる。すな
わち、σ(α-k)＝０である場合にはバイトｋには常にエ
ラーが生じている。エラー強度は下記の数式１５から計
算される。尚、ダッシュ「'」はσの１次導関数を表し
ている。
【０１５６】
【数１５】
【０１５７】（復号器動作：消失）消失ポインタは、ｔ
個のエラーを訂正するために必要な冗長性を減少させる
ことによって、リードソロモン復号器の複雑さを減少さ
せる。消失ポインタが無い場合、リードソロモン復号器
は、ｔ個のデータシンボルを訂正するために2t個の冗長
性シンボルを必要とする。しかし、各訂正消失ポインタ
に対しては、必要な冗長性シンボルの数が１だけ減少す
る。
【０１５８】受け取られたシーケンスＲ(x)がｖ個の消
失を含む場合、その消失ポインタは、下記のようにして
改変された最初のｖ回のエラー位置決め反復操作の間に
入力される。
【０１５９】（１） 最初のｖ回の反復操作の各位相Ａ
の終わりにおいて、ｄnをDMレジスタ210へロードするの
ではなく、ｅk乗されたαの形の消失値が、MUX211を通
してDMレジスタ210へロードされる（図８参照）。この
表記法においては、ｅkはｋ番目の消失の位置、すなわ
ちＲ(x)のｅk番目の係数である。
【０１６０】（２） 最初のｖ回の反復操作の各位相Ｂ
の終わりにおいて、ｄn-1をDMレジスタ210へロードする
代わりに、α0がMUX211を通してDMレジスタ210内にロー
ドされる。
【０１６１】（３） 信号CHANGE_Lは「１」に固定さ
れ、各位相Ａの終わりにおいて、LNはLMを得、LMはLM+1
を得る。このことを図１７に示す。
【０１６２】スライスｔは、図１１に詳細に示されるよ
うに、加算器112を含まない。なぜならば、σtが生成さ
れるのは、ｔ個の消失があり、かつエラーが存在しない
場合のみであるからである（この場合、全ての反復操作
は消失反復操作であり、スライスｔのσレジスタがゼロ
以外の値を受け取るのは最後の反復操作の時のみであ
る）。
【０１６３】図２０は、ｅk乗される消失値αを生成す
るための回路を示す。読み出しチャネルによって検出さ
れる新しい符号語の始めにおいて、符号語リセットライ
ン193は、マルチプレクサ1003の出力としてαT-11002を
選択し、それをレジスタ１００４にロードする。ここ
で、Ｔは符号語内のシンボルの数である。符号語リセッ
トライン１９３は、新しい符号語について、ライン192
上を入力される消失ポインタの数をカウントするカウン
タ1008をリセットする。各クロックにおいて、消失ポイ
ンタがライン192上に入力される場合、対応するエラー
値（すなわち、ｅk乗されたα）がライン1012上からFIF
Oバッファ1006へロードされ、カウンタ1008がインクリ
メントされる。更に、各クロックにおいて、レジスタ10
04の出力はα-11010によって乗算され、その積はマルチ
プレクサ1003を通してレジスタ1004へ再び保存される。
この様に、レジスタ1004の出力は、符号語内の現行の消
失ポインタ位置のエラー値（すなわちｅk乗されたα）
に対応する。
【０１６４】図１の復号器199に、新しい符号語のシン
ドロームの処理を開始する準備ができている場合、その
符号語に対して生成された消失ポインタの数がカウンタ
1008からタイマー／制御器198へ転送される。その後、
最初のｖ回の反復操作（ここでｖは消失ポインタの数で
ある）の間、タイマー／制御器198は、消失ポインタをF
IFOバッファ1006から復号器199にロードし、最初のｖ回
のエラー位置決め反復操作が上記のステップに従って実
行される。
【０１６５】（復号器動作：エラーのみの復号）図９
は、本発明による、消失訂正を組み入れないエラー訂正
システム（図８のシステムとは異なる）を示す。最大で
t/2個のエラーが訂正されるので、t/２個のBerlekamp-M
asseyアルゴリズムのスライスのみが必要となる。従っ
て、図９の実施形態では、スライス(t/2)+1からスライ
スt-1は、図１２で詳細に示されるような集合的改変ス
ライス回路217に変更される。回路217のスライスは、Ｓ
レジスタ103及び関連のMUX104のみを含む。図９のシス
テムにおけるスライスｔは、図１３に詳細に示される改
変スライス208Bに変更される。図１３のスライス208B
は、Ｓレジスタ103（MUX104と関連する）、改変シンド
ロームの乗算回路105、及び内積回路107のみを含む。図
９のシステムの初期化の間、前述のように、スライスｋ
のＳレジスタ103にはＳt-kがロードされる。ここで、ｋ
＝１、２、... 、t/2である。Ｓ0は、前述のように、ス
ライス208Bにロードされ、残りのシンドロームは回路21
7に含まれるＳレジスタ103にロードされる。σ(x)を生
成するためにｔ回の反復操作が行われ、ω(x)を生成す
るためにt/2回の反復操作が行われる。このシステムに
よって計算されるω(x)は、下記の数式１６で示される
係数を有する。
【０１６６】
【数１６】
【０１６７】σ(x)のt/2個の係数とω(x)のt/2個の係数
とは、その後、ルートサーチ及びエラー／消失強度生成
器196に転送され、エラーが訂正される。ルートサーチ
が前述のように行われ、その後、エラー強度が下記の数
式１７によって計算される。
【０１６８】
【数１７】
【０１６９】本発明の目的は、この明細書に開示されて
いる実施形態を通じて十分に実現される。当業者であれ
ば、本発明の局面は、その他の様々な実施形態を通じ
て、本発明の精神及び範囲から逸脱することなしに達成
され得ることが認識される。開示されている特定の実施
形態は例示のためのみであって、請求の範囲で適切に述
べられる本発明の範囲を制限するものではない。
【０１７０】
【発明の効果】上述のように、本発明によれば、熱的ア
スペリティの影響を補償するためにTA消失ポインタを使
用することにより、ECCのコスト、複雑さ、及び冗長性
が最小に押さえられる。更に、読み出しチャネルADCの
ヘッドルームを調節する従来の方法におけるソフトエラ
ーが回避される。更に、EDAC回路はオンザフライ的に消
失ポインタを処理することができ、更に、多数回の再読
み出し動作を行う必要なしに十分な数のソフトエラーを
訂正することができる。このようにして、ディスクドラ
イブ記憶システムは、実質上、その動作の中断が生じる
ことなく、ディスクからデータを読み出してホストコン
ピュータへ伝送する。
【０１７１】従って、本発明によれば、サンプル振幅読
み出しチャネル内のADCのヘッドルームを調節すること
によって生じるソフトエラーの影響を受けないTA補償装
置及び方法を提供し、検出されたデータストリーム内の
エラーを訂正に使用されるECCシステムのコスト、複雑
さ又は冗長性を顕著に増加することのないTA補償装置及
び方法を提供し、更に、必要な再読み出しの回数を減ら
し、記憶システムが事実上オンザフライ的（on-the-fl
y）にディスクからデータを読み出してホストコンピュ
ータへ伝送することができる、TA補償装置及び方法を提
供することができる。
【図面の簡単な説明】
【図１】 本発明の１つの実施形態によるサンプル振幅
読み出しチャネル及びエラー訂正システムのブロック図
である。
【図２】 TA補償回路を備える、従来技術によるサンプ
ル振幅読み出しチャネルのブロック図である。
【図３】 (a)は複数のゾーンデータセクタと埋め込み
サーボウェッジとを備える磁気ディスクのデータフォー
マットを示し、(b)は一般的なデータセクタのフォーマ
ットを示す。
【図４】 本発明のTA補償装置を備えるサンプル振幅読
み出しチャネルのブロック図である。
【図５】 (a)は、アナログ読み出し信号のDCオフセッ
トに対する熱的アスペリティの影響と、対応するエラー
の生じたデータシンボルとを示しており、このエラーが
生じたデータシンボルは、をTA補償回路がなく、標準的
なECC技術を使用して訂正しなければならない場合を示
している。(b)は、従来のTA補償技術によって熱的アス
ペリティが補償される場合における、アナログ読み出し
信号のDCオフセットに対する影響を示し、(c)は、本発
明によるTA消失ポインタ技術によって、ソフトエラーを
増加させることなく、TAエラーをオンザフライ的に補償
する場合を示す。
【図６】 (a)は、本発明による、熱的アスペリティの
発生を検出するTA検出回路の詳細を示すブロック図であ
り、(b)は、対応するタイミングチャートである。
【図７】 本発明の１つの実施形態による復号器回路
（エラー及び消失モードで作動する）の模式図であり、
シンドローム生成器を有し消失訂正を組み込んだ場合を
示している。
【図８】 本発明の１つの実施形態による復号器回路
（エラー及び消失モードで作動する）の模式図であり、
シンドローム生成器を有し消失訂正を組み込んだ場合を
示している。
【図９】 本発明の１つの実施形態による復号器回路
（エラーのみモードで作動する）の模式図であり、シン
ドローム生成器及びエラー位置生成器を有し、消失訂正
は組み込んでいない場合を示している。
【図１０】 本発明の１つの実施形態による復号器回路
（エラー及び消失モード）のスライスの模式図である。
【図１１】 本発明の１つの実施形態による復号器回路
（エラー及び消失モード）の終止スライスの模式図であ
る。
【図１２】 本発明の１つの実施形態による復号器回路
（エラーのみモード）の集合スライス回路の模式図であ
る。
【図１３】 本発明の実施形態による復号器回路（エラ
ーのみモード）の終止スライスの模式図である。
【図１４】 GF(２m)における乗算逆変換を計算するた
めの回路の模式図である。
【図１５】 内積生成器回路の模式図である。
【図１６】 本発明の１つの実施形態による改変シンド
ローム乗算回路の模式図である。
【図１７】 本発明の１つの実施形態による制御器の一
部分の模式図である。
【図１８】 双対（例えば第２の）基底から標準（例え
ば第１の）基底への翻訳を行う回路の模式図である。
【図１９】 本発明の１つの実施形態によるエラー訂正
に含まれる一般的なステップを示すフローチャートであ
る。
【図２０】 消失ポインタ値生成器の詳細を示すブロッ
ク図である。
【符号の説明】
４ データ生成器 ６ PLL符号器 ９ 書き込み回路 １０ プリコーダ １４ 翻訳器 １８ 磁気記録チャネル ２０ アナログ受け取りフィルタ ２２ 可変利得増幅器 ２４ サンプリング装置（A/D変換器） ２６ 離散等化フィルタ ２８ タイミングリカバリ回路 ３４ 離散時間シーケンス検出器 ３６ PLL復号器 ４３ TA検出器 ４４ DCオフセット ５１ 利得制御器 ５２ 周波数シンセサイザ ５５ AC結合キャパシタ ６０ マルチプレクサ ６６ データシンク検出器
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｆ // Ｈ０３Ｍ 13/00 Ｈ０３Ｍ 13/00 (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 クリストファー ピー． ズーク アメリカ合衆国 コロラド 80503， ロ ングモント， サージ バリー ロード 8901

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 磁気ディスク上に位置する磁気読み出し
    ヘッドからのアナログ読み出し信号中のパルスをサンプ
    リングすることによって生成される離散時間サンプル値
    のシーケンスからデジタルデータを検出することによっ
    て、該磁気ディスク上に保存されたデジタルデータを読
    み出すためのサンプル振幅読み出しチャネルを備えた磁
    気ディスク記憶装置における、熱的アスペリティ（TA）
    補償装置であって、該装置は、 サンプリングクロックと、 該サンプリングクロックに応答し、該アナログ読み出し
    信号をサンプリングして該離散時間サンプル値を生成す
    るサンプリング装置と、 該離散時間サンプル値から、推測デジタルシーケンスを
    検出する離散時間シーケンス検出器と、 該離散時間サンプル値に応答し、熱的アスペリティの発
    生を検出し、該推測デジタルシーケンス内の該熱的アス
    ペリティが発生した位置に対応する消失ポインタを生成
    するTA検出器と、 該消失ポインタに応答し、該推測デジタルシーケンス内
    の該熱的アスペリティによって生じるエラーを訂正する
    検出及び訂正（EDAC）システムと、 を備えた、装置。
  2. 【請求項２】 磁気ディスク上に読み出しヘッド位置を
    有し、該磁気ディスク上の磁気遷移を検出することによ
    ってアナログ読み出し信号を生成するディスクドライブ
    記憶システムにおける、熱的アスペリティ（TA）補償装
    置であって、該装置は、 該アナログ読み出し信号から、推測デジタルシーケンス
    を検出するデータ検出器と、 該アナログ読み出し信号における熱的アスペリティの発
    生を検出し、推測デジタルシーケンス内の該熱的アスペ
    リティが発生した位置に対応する消失ポインタを生成す
    るTA検出器と、 該消失ポインタに応答し、該熱的アスペリティによって
    該推測デジタルシーケンス内に生じたエラーを訂正する
    エラー検出及び訂正（EDAC）システムとを備えた、装
    置。
  3. 【請求項３】 前記TA検出器は、 前記アナログ読み出し信号をサンプリングして離散時間
    サンプル値のシーケンスを生成するサンプリング装置
    と、 該離散時間サンプル値において前記熱的アスペリティの
    発生を示唆する飽和状態の発生を検出する飽和検出器
    と、 消失ポインタを生成する消失ポインタ生成器と、 を備える、請求項２に記載の熱的アスペリティ補償装
    置。
  4. 【請求項４】 前記TA検出器は、前記消失ポインタをバ
    ッファし、該消失ポインタを、前記EDACシステムによっ
    て訂正された前記推測デジタルシーケンス内の対応する
    エラー位置に同期させるバッファを更に備える、請求項
    ３に記載の熱的アスペリティ補償装置。
  5. 【請求項５】 前記TA検出器は、検出された熱的アスペ
    リティの持続期間を決定する手段を更に備えており、 該持続期間は、該検出された熱的アスペリティによって
    生じる飽和した離散時間サンプル値の数に比例する、 請求項３に記載の熱的アスペリティ補償装置。
  6. 【請求項６】 前記TA検出器は、結合キャパシタのポー
    ルを調節する制御信号を生成する、請求項２に記載の熱
    的アスペリティ補償装置。
  7. 【請求項７】 前記TA検出器は、熱的アスペリティの持
    続期間中、タイミングリカバリ、利得制御、及びDCオフ
    セットのループの動作を維持させるための制御信号を生
    成する、請求項２に記載の熱的アスペリティ補償装置。
  8. 【請求項８】 前記EDACシステムは、熱的アスペリティ
    によって生じるハードエラーとその他のチャネルノイズ
    によって生じるソフトエラーとを検出及び訂正する場合
    にオンザフライ的に動作する、請求項２に記載の熱的ア
    スペリティ補償装置。
  9. 【請求項９】 前記EDACシステムはリードソロモン復号
    器を備えており、該リードソロモン復号は、 推測デジタルシーケンスからシンドロームを生成するシ
    ンドローム生成器と、 エラー位置多項式σ(x)の係数を生成する復号器と、 該エラー位置多項式σ(x)に応答し、該推測デジタルシ
    ーケンス内のエラー訂正に使用されるエラー値を生成す
    るエラー値生成器と、 を備える、請求項２に記載の熱的アスペリティ補償装
    置。
  10. 【請求項１０】 前記シンドローム生成器、前記復号
    器、及び前記エラー値生成器は、ハードウェアとして構
    成されている、請求項９に記載の熱的アスペリティ補償
    装置。
  11. 【請求項１１】 前記EDACシステムは、前記消失ポイン
    タに応答して、前記推測デジタルシーケンス内の消失ポ
    インタ位置でべき乗されたαとして計算される消失値を
    生成する消失値生成器を備えている、請求項２に記載の
    熱的アスペリティ補償装置。
  12. 【請求項１２】 前記EDACシステムは、標準基底表現及
    び双対基底表現における推測デジタルシーケンスに作用
    する有限体逆変換回路を備えている、請求項２に記載の
    熱的アスペリティ補償装置。
  13. 【請求項１３】 磁気ディスク上に位置する磁気読み出
    しヘッドからのアナログ読み出し信号中のパルスをサン
    プリングすることによって生成される離散時間サンプル
    値のシーケンスからデジタルデータを検出することによ
    って、該磁気ディスク上に保存されたデジタルデータを
    読み出すためのサンプル振幅読み出しチャネルを備えた
    磁気ディスク記憶装置における熱的アスペリティ（TA）
    補償方法であって、該方法は、 該アナログ読み出し信号をサンプリングして該離散時間
    サンプル値を生成するステップと、 該離散時間サンプル値から、推測デジタルシーケンスを
    検出するステップと、 該離散時間サンプル値から、熱的アスペリティの発生を
    検出するステップと、 該推測デジタルシーケンス内の該熱的アスペリティが発
    生した位置に対応する消失ポインタを生成するステップ
    と、 該推測デジタルシーケンス内の該熱的アスペリティによ
    って生じるエラーを訂正するステップと、 を含む、方法。
  14. 【請求項１４】 磁気ディスク上に読み出しヘッド位置
    を有し、該磁気ディスク上の磁気遷移を検出することに
    よってアナログ読み出し信号を生成するディスクドライ
    ブ記憶システムにおける熱的アスペリティ（TA）補償方
    法であって、該方法は、 該アナログ読み出し信号から、推測デジタルシーケンス
    を検出するステップと、 該アナログ読み出し信号における熱的アスペリティの発
    生を検出するステップと、 該推測デジタルシーケンス内の該熱的アスペリティが発
    生した位置に対応する消失ポインタを生成するステップ
    と、 該消失ポインタを用いて、該熱的アスペリティによって
    該推測デジタルシーケンス内に生じたエラーを訂正する
    ステップと、 を含む、方法。
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