JPH09219638A - リセット・シーケンス制御回路 - Google Patents
リセット・シーケンス制御回路Info
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- JPH09219638A JPH09219638A JP8048366A JP4836696A JPH09219638A JP H09219638 A JPH09219638 A JP H09219638A JP 8048366 A JP8048366 A JP 8048366A JP 4836696 A JP4836696 A JP 4836696A JP H09219638 A JPH09219638 A JP H09219638A
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Abstract
(57)【要約】
【課題】論理シミュレーション及びテストパタン作成時
のリセット・シーケンスを高速化し、論理シミュレーシ
ョン実行時間及び論理シミュレーション結果の検証時間
を短縮すること、かつテストパタンにおけるパタン数の
削減及びカウンタの故障検出を可能とすること。 【解決手段】論理シミュレーション時及びテストパタン
作成時にのみ有効となるテスト信号を設け、論理シミュ
レーション時及びテストパタン作成時にはカスケード接
続された複数のカウンタにイネーブル信号を与え、複数
のカウンタのキャリー信号の論理積の結果によりプロセ
ッサにリセット解除を通知することにより論理シミュレ
ーションを高速化すること及びカウンタの故障検出率を
損なうこと無くテストパタンのパタン数を削減する。
のリセット・シーケンスを高速化し、論理シミュレーシ
ョン実行時間及び論理シミュレーション結果の検証時間
を短縮すること、かつテストパタンにおけるパタン数の
削減及びカウンタの故障検出を可能とすること。 【解決手段】論理シミュレーション時及びテストパタン
作成時にのみ有効となるテスト信号を設け、論理シミュ
レーション時及びテストパタン作成時にはカスケード接
続された複数のカウンタにイネーブル信号を与え、複数
のカウンタのキャリー信号の論理積の結果によりプロセ
ッサにリセット解除を通知することにより論理シミュレ
ーションを高速化すること及びカウンタの故障検出率を
損なうこと無くテストパタンのパタン数を削減する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサに接続
される外部エージェントに関し、特に外部エージェント
としてＬＳＩ（集積回路）を用いる情報処理装置におけ
るリセット・シーケンスを論理シミュレーション及びテ
ストパタン作成時に効率的に行うための制御回路に関す
る。
される外部エージェントに関し、特に外部エージェント
としてＬＳＩ（集積回路）を用いる情報処理装置におけ
るリセット・シーケンスを論理シミュレーション及びテ
ストパタン作成時に効率的に行うための制御回路に関す
る。
【０００２】
【従来の技術】電源投入後に、プロセッサが安定動作す
るためには、リセット・シーケンスのタイミング規定を
外部エージェントで補償する必要があるが、このリセッ
ト・シーケンスのタイミング規定は、通常１００ｍｓｅ
ｃ〜２００ｍｓｅｃ（ミリ秒）程度とされており、プロ
セッサ及び外部エージェントの動作クロックの周期に比
べて非常に長い時間である。そして、論理シミュレーシ
ョン及びテストパタン作成を行う際にも、１００ｍｓｅ
ｃ〜２００ｍｓｅｃ程度のリセット・シーケンスが行わ
れることになり、論理シミュレーションの実行時間、論
理シミュレーション結果の検証時間、及びテストパタン
のパタン数が膨大となる。
るためには、リセット・シーケンスのタイミング規定を
外部エージェントで補償する必要があるが、このリセッ
ト・シーケンスのタイミング規定は、通常１００ｍｓｅ
ｃ〜２００ｍｓｅｃ（ミリ秒）程度とされており、プロ
セッサ及び外部エージェントの動作クロックの周期に比
べて非常に長い時間である。そして、論理シミュレーシ
ョン及びテストパタン作成を行う際にも、１００ｍｓｅ
ｃ〜２００ｍｓｅｃ程度のリセット・シーケンスが行わ
れることになり、論理シミュレーションの実行時間、論
理シミュレーション結果の検証時間、及びテストパタン
のパタン数が膨大となる。
【０００３】このため、例えば実開平１−１６９８２７
号公報には、クロック信号が入力されるクロック端子
と、クロック信号の入力回数に応じて信号を出力する複
数のカウント出力端子と、カウント回数が設定値をオー
バーした時キャリー信号を出力するキャリー信号端子
と、イネーブル信号が入力されるイネーブル信号端子を
有する少なくとも第１カウンタ、第２カウンタからな
り、第１カウンタのオーバーフローを示すキャリー信号
端子と第２カウンタのイネーブル信号端子とを接続し、
カウンタにイネーブル信号が入力されている時にクロッ
ク端子に入力されるクロック信号を有効としてカウント
するカウンタ回路において、第１カウンタのキャリー信
号とテスト信号とを入力し、第２カウンタのイネーブル
信号端子に信号を出力するＯＲ回路を備えたカウンタ回
路を備えることで、カウンタを高速化し、テストに必要
なクロック信号を最小限にできテストに要する計算時間
（シミュレーション）を縮小するようにしたカウンタ回
路の構成が提案されている。
号公報には、クロック信号が入力されるクロック端子
と、クロック信号の入力回数に応じて信号を出力する複
数のカウント出力端子と、カウント回数が設定値をオー
バーした時キャリー信号を出力するキャリー信号端子
と、イネーブル信号が入力されるイネーブル信号端子を
有する少なくとも第１カウンタ、第２カウンタからな
り、第１カウンタのオーバーフローを示すキャリー信号
端子と第２カウンタのイネーブル信号端子とを接続し、
カウンタにイネーブル信号が入力されている時にクロッ
ク端子に入力されるクロック信号を有効としてカウント
するカウンタ回路において、第１カウンタのキャリー信
号とテスト信号とを入力し、第２カウンタのイネーブル
信号端子に信号を出力するＯＲ回路を備えたカウンタ回
路を備えることで、カウンタを高速化し、テストに必要
なクロック信号を最小限にできテストに要する計算時間
（シミュレーション）を縮小するようにしたカウンタ回
路の構成が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のカウンタ回路においては、第１カウンタのキャリー
信号とテスト信号とを入力するＯＲ回路の出力は一方の
入力であるテスト信号が有効となると活性化され、第２
カウンタのイネーブル信号端子は、第１カウンタのキャ
リー信号の結果によらず有効となる。このため、上記従
来のカウンタ回路を、上述したように、ＬＳＩ内におい
てリセット・シーケンスに使用する場合、カウンタのカ
ウント値（カウント出力端子の値）そのものには意味が
無く、最上位ビットのキャリー信号のみが意味を持つ。
このため、上述した従来のカウンタ回路では、機能的に
は、第１カウンタに故障があったとしても、その故障が
検出できないという問題点を有する。
来のカウンタ回路においては、第１カウンタのキャリー
信号とテスト信号とを入力するＯＲ回路の出力は一方の
入力であるテスト信号が有効となると活性化され、第２
カウンタのイネーブル信号端子は、第１カウンタのキャ
リー信号の結果によらず有効となる。このため、上記従
来のカウンタ回路を、上述したように、ＬＳＩ内におい
てリセット・シーケンスに使用する場合、カウンタのカ
ウント値（カウント出力端子の値）そのものには意味が
無く、最上位ビットのキャリー信号のみが意味を持つ。
このため、上述した従来のカウンタ回路では、機能的に
は、第１カウンタに故障があったとしても、その故障が
検出できないという問題点を有する。
【０００５】従って、本発明は、リセットシーケンスの
ために要する論理シミュレーション実行時間等及びテス
トパタンのパタン数が膨大となるという問題点及び上記
実開平１−１６９８２７号公報に記載される問題点に鑑
みて為されたものであって、論理シミュレーション及び
テストパタン作成時のリセット・シーケンスを高速化
し、論理シミュレーション実行時間及び論理シミュレー
ション結果の検証時間を短縮すると共に、テストパタン
におけるパタン数を削減し、さらにカウンタの故障検出
を可能とするリセット・シーケンス制御回路を提供する
ことを目的とする。
ために要する論理シミュレーション実行時間等及びテス
トパタンのパタン数が膨大となるという問題点及び上記
実開平１−１６９８２７号公報に記載される問題点に鑑
みて為されたものであって、論理シミュレーション及び
テストパタン作成時のリセット・シーケンスを高速化
し、論理シミュレーション実行時間及び論理シミュレー
ション結果の検証時間を短縮すると共に、テストパタン
におけるパタン数を削減し、さらにカウンタの故障検出
を可能とするリセット・シーケンス制御回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、プロセッサに接続されＬＳＩにてリセッ
ト・シーケンスのタイミング補償を行う情報処理装置に
おいて、カスケード接続された複数のカウンタと、論理
シミュレーション時及びテストパタン作成時にのみ有効
となるテスト信号と、外部リセット信号及び前記テスト
信号の状態により前記カウンタのイネーブル信号を制御
するカウンタ・イネーブル制御部と、前記カウンタのキ
ャリー信号及び前記テスト信号の状態により前記プロセ
ッサへのリセット信号を制御するプロセッサ・リセット
制御部と、を有し、前記カウンタ・イネーブル制御部
は、前記テスト信号が有効とされ、論理シミュレーショ
ン及びテストパタン作成時である旨が指示されると、前
記カスケード接続された複数のカウンタの全てにイネー
ブル信号を出力し、前記プロセッサ・リセット制御部
は、前記複数カウンタの全てのキャリー信号を検出し、
前記プロセッサにリセット解除を通知することを特徴と
するリセット・シーケンス制御回路を提供する。
め、本発明は、プロセッサに接続されＬＳＩにてリセッ
ト・シーケンスのタイミング補償を行う情報処理装置に
おいて、カスケード接続された複数のカウンタと、論理
シミュレーション時及びテストパタン作成時にのみ有効
となるテスト信号と、外部リセット信号及び前記テスト
信号の状態により前記カウンタのイネーブル信号を制御
するカウンタ・イネーブル制御部と、前記カウンタのキ
ャリー信号及び前記テスト信号の状態により前記プロセ
ッサへのリセット信号を制御するプロセッサ・リセット
制御部と、を有し、前記カウンタ・イネーブル制御部
は、前記テスト信号が有効とされ、論理シミュレーショ
ン及びテストパタン作成時である旨が指示されると、前
記カスケード接続された複数のカウンタの全てにイネー
ブル信号を出力し、前記プロセッサ・リセット制御部
は、前記複数カウンタの全てのキャリー信号を検出し、
前記プロセッサにリセット解除を通知することを特徴と
するリセット・シーケンス制御回路を提供する。
【０００７】
【発明の概要】本発明は、論理シミュレーション及びテ
ストパタン作成時にはカウンタの故障検出率を損なうこ
となくリセット・シーケンスを短時間で終了する。より
具体的には、論理シミュレーション時及びテストパタン
作成時には、カスケード接続された各カウンタにカウン
タ・イネーブル信号を与える手段（図１のカウンタ・イ
ネーブル制御部１０５）と、カスケード接続された各カ
ウンタのキャリー信号を監視し、プロセッサにリセット
解除のタイミングを通知する手段（図１のプロセッサ・
リセット制御部１０２）と、を有する。
ストパタン作成時にはカウンタの故障検出率を損なうこ
となくリセット・シーケンスを短時間で終了する。より
具体的には、論理シミュレーション時及びテストパタン
作成時には、カスケード接続された各カウンタにカウン
タ・イネーブル信号を与える手段（図１のカウンタ・イ
ネーブル制御部１０５）と、カスケード接続された各カ
ウンタのキャリー信号を監視し、プロセッサにリセット
解除のタイミングを通知する手段（図１のプロセッサ・
リセット制御部１０２）と、を有する。
【０００８】
【作用】本発明によれば、テスト信号の値により論理シ
ミュレーション時及びテストパタン作成時であることを
認識すると、カウンタ・イネーブル制御部は、各カウン
タにイネーブル信号を出力し、各カウンタはカウントア
ップ動作し、プロセッサ・リセット制御部は、各カウン
タのキャリー信号が入力されるとプロセッサにリセット
解除を通知する。このため、論理シミュレーション時及
びテストパタン作成時には、カウンタは高速動作を行
い、リセット・シーケンスに要する時間を短縮可能とす
ると共に、各カウンタの故障検出も可能となる。
ミュレーション時及びテストパタン作成時であることを
認識すると、カウンタ・イネーブル制御部は、各カウン
タにイネーブル信号を出力し、各カウンタはカウントア
ップ動作し、プロセッサ・リセット制御部は、各カウン
タのキャリー信号が入力されるとプロセッサにリセット
解除を通知する。このため、論理シミュレーション時及
びテストパタン作成時には、カウンタは高速動作を行
い、リセット・シーケンスに要する時間を短縮可能とす
ると共に、各カウンタの故障検出も可能となる。
【０００９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００１０】図１は、本発明の一実施形態の構成を示す
ブロック図であり、プロセッサと、外部エージェントと
が示されている。また、図２及び図３は、本発明の一実
施形態の動作を説明するためのタイミングチャートであ
る。
ブロック図であり、プロセッサと、外部エージェントと
が示されている。また、図２及び図３は、本発明の一実
施形態の動作を説明するためのタイミングチャートであ
る。
【００１１】図１を参照して、外部エージェント１０１
は、外部リセット信号１０６とテスト信号１０７とを入
力とするカウンタ・イネーブル制御部１０５と、カウン
タ・イネーブル制御部１０５から出力される第１のカウ
ンタ・イネーブル信号１０８（図１ではイネーブル０信
号）を入力する第１のリセット・シーケンス・タイミン
グ確保カウンタ１０３と、カウンタ・イネーブル制御部
１０５から出力される第２のカウンタ・イネーブル信号
１０９（図１ではイネーブル１信号）を入力する第２の
リセット・シーケンス・タイミング確保カウンタ１０４
と、第１、第２のリセット・シーケンス・タイミング確
保カウンタ１０３、１０４からそれぞれ出力される第
１、第２のキャリー信号１１０、１１１（図１ではキャ
リー０信号、キャリー１信号）を入力すると共に、テス
ト信号１０７を入力し、プロセッサ１００に対してプロ
セッサ・リセット信号１１２を出力するプロセッサ・リ
セット制御部１０２と、を備え、第１のキャリー信号１
１０はカウンタ・イネーブル制御部１０５に入力されて
いる。なお、図１には、カスケード接続される複数のカ
ウンタとして、第１、第２のリセット・シーケンス・タ
イミング確保カウンタ１０３、１０４の２段縦続接続の
構成が示されているが、これよりも多段のカウンタ構成
であってもよいことは勿論である。
は、外部リセット信号１０６とテスト信号１０７とを入
力とするカウンタ・イネーブル制御部１０５と、カウン
タ・イネーブル制御部１０５から出力される第１のカウ
ンタ・イネーブル信号１０８（図１ではイネーブル０信
号）を入力する第１のリセット・シーケンス・タイミン
グ確保カウンタ１０３と、カウンタ・イネーブル制御部
１０５から出力される第２のカウンタ・イネーブル信号
１０９（図１ではイネーブル１信号）を入力する第２の
リセット・シーケンス・タイミング確保カウンタ１０４
と、第１、第２のリセット・シーケンス・タイミング確
保カウンタ１０３、１０４からそれぞれ出力される第
１、第２のキャリー信号１１０、１１１（図１ではキャ
リー０信号、キャリー１信号）を入力すると共に、テス
ト信号１０７を入力し、プロセッサ１００に対してプロ
セッサ・リセット信号１１２を出力するプロセッサ・リ
セット制御部１０２と、を備え、第１のキャリー信号１
１０はカウンタ・イネーブル制御部１０５に入力されて
いる。なお、図１には、カスケード接続される複数のカ
ウンタとして、第１、第２のリセット・シーケンス・タ
イミング確保カウンタ１０３、１０４の２段縦続接続の
構成が示されているが、これよりも多段のカウンタ構成
であってもよいことは勿論である。
【００１２】テスト信号１０７は、論理シミュレーショ
ン時及びテストパタン作成時にのみ有効（アクティブ）
とされる。
ン時及びテストパタン作成時にのみ有効（アクティブ）
とされる。
【００１３】カウンタ・イネーブル制御部１０５から出
力される第１、第２のカウンタ・イネーブル信号１０
８、１０９はそれぞれ第１、第２のリセット・シーケン
ス・タイミング確保カウンタ１０３、１０４にカウンタ
アップを要求する信号であり、第１、第２のリセット・
シーケンス・タイミング確保カウンタ１０３、１０４は
それぞれ、第１、第２のイネーブル信号１０８、１０９
が有効（アクティブ）の時にカウントアップし、オーバ
ーフローすると第１、第２のキャリー信号１１０、１１
１を出力する。
力される第１、第２のカウンタ・イネーブル信号１０
８、１０９はそれぞれ第１、第２のリセット・シーケン
ス・タイミング確保カウンタ１０３、１０４にカウンタ
アップを要求する信号であり、第１、第２のリセット・
シーケンス・タイミング確保カウンタ１０３、１０４は
それぞれ、第１、第２のイネーブル信号１０８、１０９
が有効（アクティブ）の時にカウントアップし、オーバ
ーフローすると第１、第２のキャリー信号１１０、１１
１を出力する。
【００１４】プロセッサ・リセット制御部１０２はプロ
セッサ１００に対してプロセッサ・リセット信号１１２
を出力し、リセット解除のタイミングを通知する。
セッサ１００に対してプロセッサ・リセット信号１１２
を出力し、リセット解除のタイミングを通知する。
【００１５】次に、本発明の実施形態の動作について、
図１、図２及び図３を参照して詳細に説明する。
図１、図２及び図３を参照して詳細に説明する。
【００１６】最初にテスト信号１０７により論理シミュ
レーション時及びテストパタン作成時であることが外部
エージェント１０１に通知されている時のリセット・シ
ーケンスについて説明する。
レーション時及びテストパタン作成時であることが外部
エージェント１０１に通知されている時のリセット・シ
ーケンスについて説明する。
【００１７】テスト信号１０７（論理“１”）により論
理シミュレーション時及びテストパタン作成時であるこ
とを通知され（図２のＡ参照）、かつ外部リセット信号
１０６がネゲートされると（図２のＢ参照、Ｌｏｗレベ
ルにセット）、カウンタ・イネーブル制御部１０５は、
第１、第２のリセット・シーケンス・タイミング確保カ
ウンタ１０３、１０４に対する第１、第２のカウンタ・
イネーブル信号１０８、１０９（図では「イネーブル０
信号」、「イネーブル１信号」で示す）、を共にアサー
トする（図２のＣ、参照Ｄ）。アサートされた第１、第
２のカウンタ・イネーブル信号１０８、１０９により、
第１、第２のリセット・シーケンス・タイミング確保カ
ウンタ１０３、１０４は内部クロック信号に基づき同時
にカウントアップ動作する（図２のＥ、Ｆ参照）。
理シミュレーション時及びテストパタン作成時であるこ
とを通知され（図２のＡ参照）、かつ外部リセット信号
１０６がネゲートされると（図２のＢ参照、Ｌｏｗレベ
ルにセット）、カウンタ・イネーブル制御部１０５は、
第１、第２のリセット・シーケンス・タイミング確保カ
ウンタ１０３、１０４に対する第１、第２のカウンタ・
イネーブル信号１０８、１０９（図では「イネーブル０
信号」、「イネーブル１信号」で示す）、を共にアサー
トする（図２のＣ、参照Ｄ）。アサートされた第１、第
２のカウンタ・イネーブル信号１０８、１０９により、
第１、第２のリセット・シーケンス・タイミング確保カ
ウンタ１０３、１０４は内部クロック信号に基づき同時
にカウントアップ動作する（図２のＥ、Ｆ参照）。
【００１８】その後、第１、第２のリセット・シーケン
ス・タイミング確保カウンタ１０３、１０４は同時にオ
ーバーフローし、その旨を指示する第１、第２のキャリ
ー信号１１０、１１１（図２では「キャリー０」、「キ
ャリー１」で示す）が同時にアサートされる（図２の
Ｇ、Ｈ参照）。
ス・タイミング確保カウンタ１０３、１０４は同時にオ
ーバーフローし、その旨を指示する第１、第２のキャリ
ー信号１１０、１１１（図２では「キャリー０」、「キ
ャリー１」で示す）が同時にアサートされる（図２の
Ｇ、Ｈ参照）。
【００１９】プロセッサ・リセット制御部１０２は、ア
サートされた第１、第２のキャリー信号１１０、１１１
を入力し、第１、第２のキャリー信号１１０、１１１の
論理積演算により、プロセッサ１００に対してプロセッ
サ・リセット信号１１２を出力し（図２のＩ参照）、リ
セット解除を行い、リセット・シーケンスを実行する。
より詳細には、プロセッサ・リセット制御部１０２は、
例えば第１、第２のキャリー信号１１０、１１１の否定
論理積（ＮＡＮＤ）出力を、内部クロック信号にてラッ
チしたラッチ出力をリセット信号１１２として出力す
る。
サートされた第１、第２のキャリー信号１１０、１１１
を入力し、第１、第２のキャリー信号１１０、１１１の
論理積演算により、プロセッサ１００に対してプロセッ
サ・リセット信号１１２を出力し（図２のＩ参照）、リ
セット解除を行い、リセット・シーケンスを実行する。
より詳細には、プロセッサ・リセット制御部１０２は、
例えば第１、第２のキャリー信号１１０、１１１の否定
論理積（ＮＡＮＤ）出力を、内部クロック信号にてラッ
チしたラッチ出力をリセット信号１１２として出力す
る。
【００２０】次に、テスト信号１０７（論理“０”）に
より、論理シミュレーション時及びテストパタン作成時
でないことが、外部エージェント１０１に通知されてい
る時のリセット・シーケンスについて説明する。
より、論理シミュレーション時及びテストパタン作成時
でないことが、外部エージェント１０１に通知されてい
る時のリセット・シーケンスについて説明する。
【００２１】テスト信号１０７により論理シミュレーシ
ョン時及びテストパタン作成時でないことを通知され
（図３のＡ参照）、かつ外部リセット信号１０６がネゲ
ートされると（図３のＢ参照）、カウンタ・イネーブル
制御部１０５は第１のカウンタ・イネーブル信号１０８
をアサートし（図３のＣ参照）、第１のリセット・シー
ケンス・タイミング確保カウンタ１０３は、第１のカウ
ンタ・イネーブル信号１０８が有効（アクティブ）の期
間中、内部クロックに基づきカウントアップ動作する
（図３のＥ参照）。その後、第１のリセット・シーケン
ス・タイミング確保カウンタ１０３がオーバーフローす
ると、第１のキャリー信号１１０がアサートされる（図
３のＧ参照）。なお、第１のリセット・シーケンス・タ
イミング確保カウンタ１０３はオーバーフローすると、
イネーブル信号がアクティブであれば再び「０」からカ
ウントアップする（図３Ｅ参照）。
ョン時及びテストパタン作成時でないことを通知され
（図３のＡ参照）、かつ外部リセット信号１０６がネゲ
ートされると（図３のＢ参照）、カウンタ・イネーブル
制御部１０５は第１のカウンタ・イネーブル信号１０８
をアサートし（図３のＣ参照）、第１のリセット・シー
ケンス・タイミング確保カウンタ１０３は、第１のカウ
ンタ・イネーブル信号１０８が有効（アクティブ）の期
間中、内部クロックに基づきカウントアップ動作する
（図３のＥ参照）。その後、第１のリセット・シーケン
ス・タイミング確保カウンタ１０３がオーバーフローす
ると、第１のキャリー信号１１０がアサートされる（図
３のＧ参照）。なお、第１のリセット・シーケンス・タ
イミング確保カウンタ１０３はオーバーフローすると、
イネーブル信号がアクティブであれば再び「０」からカ
ウントアップする（図３Ｅ参照）。
【００２２】第１のキャリー信号１１０がカウンタ・イ
ネーブル制御部１０５に入力されると、カウンタ・イネ
ーブル制御部１０５は、第２のカウンタ・イネーブル１
信号１０９を出力し（図３のＤ参照、第２のカウンタ・
イネーブル信号１０９は１クロック周期分アクティブと
される）、第２のイネーブル１信号１０９により、第２
のリセット・シーケンス・タイミング確保カウンタ１０
４がカウントアップする（図３のＦ参照）。すなわち、
第２のリセット・シーケンス・タイミング確保カウンタ
１０４は、第１のキャリー信号１１０に基づき、前段の
第１のリセット・シーケンス・タイミング確保カウンタ
１０３がオーバーフローする度に第２のカウンタ・イネ
ーブル信号１０９がアクティブとされ、この第２のカウ
ンタ・イネーブル信号１０９がアクティブの期間中、内
部クロック信号を一つカウントアップする。
ネーブル制御部１０５に入力されると、カウンタ・イネ
ーブル制御部１０５は、第２のカウンタ・イネーブル１
信号１０９を出力し（図３のＤ参照、第２のカウンタ・
イネーブル信号１０９は１クロック周期分アクティブと
される）、第２のイネーブル１信号１０９により、第２
のリセット・シーケンス・タイミング確保カウンタ１０
４がカウントアップする（図３のＦ参照）。すなわち、
第２のリセット・シーケンス・タイミング確保カウンタ
１０４は、第１のキャリー信号１１０に基づき、前段の
第１のリセット・シーケンス・タイミング確保カウンタ
１０３がオーバーフローする度に第２のカウンタ・イネ
ーブル信号１０９がアクティブとされ、この第２のカウ
ンタ・イネーブル信号１０９がアクティブの期間中、内
部クロック信号を一つカウントアップする。
【００２３】その後、第２のリセット・シーケンス・タ
イミング確保カウンタ１０４がオーバーフローすると、
第２のキャリー信号１１１がアサートされる（図３のＨ
参照）。
イミング確保カウンタ１０４がオーバーフローすると、
第２のキャリー信号１１１がアサートされる（図３のＨ
参照）。
【００２４】プロセッサ・リセット制御部１０２では、
第１のキャリー信号１１０と第２のキャリー信号１１１
とが入力され、第１、第２のキャリー信号１１０、１１
１の論理積により、プロセッサ１００に対してプロセッ
サ・リセット信号１１２を出力し（図３のＩ参照）、リ
セット解除を行い、リセット・シーケンスを実行する。
第１のキャリー信号１１０と第２のキャリー信号１１１
とが入力され、第１、第２のキャリー信号１１０、１１
１の論理積により、プロセッサ１００に対してプロセッ
サ・リセット信号１１２を出力し（図３のＩ参照）、リ
セット解除を行い、リセット・シーケンスを実行する。
【００２５】図２に示すように、論理シミュレーション
時及びテストパタン作成時のパタン数はカウンタのカウ
ント値をＮとした場合、リセット解除のタイミングは、
テスト信号１０７が無効時（図３参照）の場合の１／Ｎ
に縮減される。また、全てのカウンタのキャリーを論理
積で検出してリセット解除のタイミングを制御するよう
構成されているため、カウンタの故障を検出することが
できる。
時及びテストパタン作成時のパタン数はカウンタのカウ
ント値をＮとした場合、リセット解除のタイミングは、
テスト信号１０７が無効時（図３参照）の場合の１／Ｎ
に縮減される。また、全てのカウンタのキャリーを論理
積で検出してリセット解除のタイミングを制御するよう
構成されているため、カウンタの故障を検出することが
できる。
【００２６】
【発明の効果】本発明の効果は、論理シミュレーション
時及びテストパタン作成時のリセット・シーケンスを高
速化できるということである。これにより、論理シミュ
レーション実行時間及び論理シミュレーション結果の検
証時間を短縮すると共にカウンタの故障検出率を損なう
こと無く、テストパタンのパタン数を削減することが可
能となる。これは、本発明によれば、リセット・シーケ
ンスのタイミング規定を確保するための外部エージェン
ト内部のカウンタをカスケード接続し、論理シミュレー
ション・モード及びテストパタン作成時にのみ有効とな
る信号を追加することにより、論理シミュレーション・
モード及びテストパタン作成時には、カスケード接続さ
れた各カウンタにイネーブル信号を与え、かつ各カウン
タのキャリー信号を論理積した信号の結果によりプロセ
ッサにリセット解除を行うように構成したことによる。
時及びテストパタン作成時のリセット・シーケンスを高
速化できるということである。これにより、論理シミュ
レーション実行時間及び論理シミュレーション結果の検
証時間を短縮すると共にカウンタの故障検出率を損なう
こと無く、テストパタンのパタン数を削減することが可
能となる。これは、本発明によれば、リセット・シーケ
ンスのタイミング規定を確保するための外部エージェン
ト内部のカウンタをカスケード接続し、論理シミュレー
ション・モード及びテストパタン作成時にのみ有効とな
る信号を追加することにより、論理シミュレーション・
モード及びテストパタン作成時には、カスケード接続さ
れた各カウンタにイネーブル信号を与え、かつ各カウン
タのキャリー信号を論理積した信号の結果によりプロセ
ッサにリセット解除を行うように構成したことによる。
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施形態においてリセット・シーケ
ンス実行時の動作を説明するためのタイミングチャート
である（テスト信号が有効状態である時）。
ンス実行時の動作を説明するためのタイミングチャート
である（テスト信号が有効状態である時）。
【図３】本発明の一実施形態においてリセット・シーケ
ンス実行時の動作を説明するためのタイミングチャート
である（テスト信号が無効状態でない時）。
ンス実行時の動作を説明するためのタイミングチャート
である（テスト信号が無効状態でない時）。
【符号の説明】 １００ プロセッサ １０１ 外部エージェント １０２ プロセッサ・リセット制御部 １０３ 第１のリセット・シーケンス・タイミング確保
カウンタ １０４ 第２のリセット・シーケンス・タイミング確保
カウンタ １０５ カウンタ・イネーブル制御部 １０６ 外部リセット信号 １０７ テスト信号 １０８ 第１のイネーブル信号 １０９ 第２のイネーブル信号 １１０ 第１のキャリー信号 １１１ 第２のキャリー信号 １１２ プロセッサ・リセット信号
カウンタ １０４ 第２のリセット・シーケンス・タイミング確保
カウンタ １０５ カウンタ・イネーブル制御部 １０６ 外部リセット信号 １０７ テスト信号 １０８ 第１のイネーブル信号 １０９ 第２のイネーブル信号 １１０ 第１のキャリー信号 １１１ 第２のキャリー信号 １１２ プロセッサ・リセット信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/60 ６７２Ｄ
Claims (2)
- 【請求項１】プロセッサに接続されＬＳＩにてリセット
・シーケンスのタイミング補償を行う情報処理装置にお
いて、 カスケード接続された複数のカウンタと、 論理シミュレーション時及びテストパタン作成時にのみ
有効となるテスト信号と、 外部リセット信号及び前記テスト信号の状態により前記
カウンタのイネーブル信号を制御するカウンタ・イネー
ブル制御部と、 前記カウンタのキャリー信号及び前記テスト信号の状態
により前記プロセッサへのリセット信号を制御するプロ
セッサ・リセット制御部と、を有し、 前記カウンタ・イネーブル制御部は、前記テスト信号が
有効とされ、論理シミュレーション及びテストパタン作
成時である旨が指示されると、前記カスケード接続され
た複数のカウンタの全てにイネーブル信号を出力し、 前記プロセッサ・リセット制御部は、前記複数カウンタ
の全てのキャリー信号を検出し、前記プロセッサにリセ
ット解除を通知することを特徴とするリセット・シーケ
ンス制御回路。 - 【請求項２】プロセッサに接続されリセット・シーケン
スのタイミング補償を行う制御回路において、 複数のカウンタと、 論理シミュレーション時及びテストパタン作成時にのみ
有効とされるテスト信号と、外部リセット信号と、を入
力し、前記テスト信号の状態により前記複数のカウンタ
に対するイネーブル信号を制御するカウンタ制御手段
と、 前記複数のカウンタから出力されるキャリー信号に基づ
き前記プロセッサにリセットの解除のタイミングを通知
するリセット制御手段と、を備え、 前記カウンタ制御手段は、前記テスト信号が有効時にお
いては、前記外部リセット信号の値に基づき、前記複数
のカウンタに対するイネーブル信号を全てアクティブと
し前記複数のカウンタは互いに並列に計数動作を開始し
て前記キャリー信号を出力し、 一方、前記テスト信号が無効時においては、前記複数の
カウンタが縦続形態に接続され、少なくとも初段のカウ
ンタのイネーブル信号をアクティブとして、前段のカウ
ンタから出力されるキャリー信号に基づき次段のカウン
タのイネーブル信号をアクティブとして計数動作を行う
ように制御し、 前記リセット制御手段は、前記複数のカウンタのキャリ
ー信号が全てアクティブ状態となったことを検出した際
に、リセットを解除を通知する信号を、前記プロセッサ
に出力する、ことを特徴とするリセット・シーケンス制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048366A JPH09219638A (ja) | 1996-02-09 | 1996-02-09 | リセット・シーケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048366A JPH09219638A (ja) | 1996-02-09 | 1996-02-09 | リセット・シーケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219638A true JPH09219638A (ja) | 1997-08-19 |
Family
ID=12801352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048366A Pending JPH09219638A (ja) | 1996-02-09 | 1996-02-09 | リセット・シーケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474152B2 (en) | 2006-05-26 | 2009-01-06 | Fujitsu Limited | Operational amplifier circuit |
-
1996
- 1996-02-09 JP JP8048366A patent/JPH09219638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474152B2 (en) | 2006-05-26 | 2009-01-06 | Fujitsu Limited | Operational amplifier circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990126 |