JPH09223091A - バースト高速ネットワーク・トラフィックを受信するための割込み調整器 - Google Patents

バースト高速ネットワーク・トラフィックを受信するための割込み調整器

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JPH09223091A
JPH09223091A JP8195283A JP19528396A JPH09223091A JP H09223091 A JPH09223091 A JP H09223091A JP 8195283 A JP8195283 A JP 8195283A JP 19528396 A JP19528396 A JP 19528396A JP H09223091 A JPH09223091 A JP H09223091A
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interrupt
time
signal
processor
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JP8195283A
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デントン・イー・ジェントリー
Rasoul M Oskouy
ラソウル・エム・オスコウイ
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    • H04L2012/5616—Terminal equipment, e.g. codecs, synch.
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Abstract

(57)【要約】 【課題】 ネットワーク・データのバーストの受信中に
プロセッサに過剰な割込みで負担をかけることを回避す
るために、パケット到着割込みの割合を調整する方法お
よび装置を提供する。 【解決手段】 本発明の割込み調整器では、新しいデー
タ・バーストの第１のパケット、または短メッセージの
第１のパケットによってプロセッサに対する即時割込み
が発生し、その結果、プロセッサの応答の不要な待ち時
間を回避できるようになっている。これは、前の割込み
以降に指定の期間が経過した場合にパケット到着によっ
て割込みを発生できるようにすることによって行われ
る。さらに、割込み調整器では、たとえば、必要になる
可能性のあるメモリ管理機能をプロセッサが確実に実行
できるようにするために、到着するＮ番目のパケットご
とに確実に割込みが発生する。前の割込み後、十分短時
間のうちにパケットが到着し、そのパケットが前の割込
み以降、Ｎ番目のパケットではない場合、割込みは発生
しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、ディ
ジタル・コンピュータと高速ネットワークとのインタフ
ェースを取る割込みシステムのアーキテクチャに関す
る。具体的には、本発明は、ネットワーク・データのバ
ーストの受信中にプロセッサに過剰な割込みで負担をか
けることを回避するために、パケット到着割込みの割合
を調整するための方法および装置に関する。
【０００２】
【従来の技術】高速ネットワークで達成可能なデータ転
送速度は着実に増加してきた。イーサネット規格に基づ
く典型的なローカル・エリア・ネットワークが普及して
いる。イーサネットが最初に規定されたのは１９７０年
代後半である。これは、毎秒１〜１０Ｍビットのデータ
転送速度（物理層での速度、ユーザ・データに有効にし
よう可能な転送速度はこれよりかなり低い）をサポート
している。
【０００３】典型的なコンピュータ・ネットワークで
は、１２ミリ秒ごとに１つのパケットという最大速度で
イーサネット・データを受信することができる。コンピ
ュータ・システム内に１パケット分のデータが到着する
と、そのデータが適切な時期にプロセッサの目に留まる
ことが必要になる場合が多い。たとえば、高速ネットワ
ークで受信されたデータ・パケットは、コンピュータ・
システムがリアルタイムで再生するためのオーディオま
たはビデオ情報、プロセッサが実行するためのコマン
ド、あるいはアプリケーション・プログラム用のデータ
・ファイルの一部である可能性がある。
【０００４】高速ネットワークを設計する実質的な活動
は、最近、非同期転送モード（ＡＴＭ）規格に基づくロ
ーカル・エリア・ネットワークと長距離ネットワークの
両方に集中している。ＡＴＭネットワークの規格は、毎
秒５１．８〜２４８８Ｍビットの速度で光ファイバ回線
で伝送するための定義になっている。
【０００５】コンピュータ・データは、ＡＴＭ適応層５
（ＡＡＬ５）の規格によりＡＴＭネットワークで伝送さ
れることが多い。ＡＡＬ５は、パケット当たり最高６４
Ｋバイトまで可変長のパケットでデータを伝送できるよ
うになっている。
【０００６】多くの応用分野では、ネットワーク・デー
タ・パケットが到着したときにそのプロセッサの通常実
行を中断するメカニズムをコンピュータ・システムが含
んでいることが望ましい。しかし、このような方式で
は、ネットワークの速度が増すにつれ、割込みの割合も
増す。各イーサネット・パケットごとに１つの割込みが
発生するのであれば、極めて受入れ可能なものである
が、これにはパケット当たり少なくとも１２ミリ秒必要
になる。
【０００７】しかし、各ＡＡＬ５パケットごとに１つの
割込みでは受け入れられない可能性がある。たとえば、
毎秒１５５Ｍビットで動作する光ファイバＡＴＭ回線
は、せいぜい３．９ミリ秒の各期間では約６４Ｋバイト
のＡＡＬ５パケット１つ、５４４マイクロ秒の各期間で
は９Ｋバイトのパケット１つ、３０マイクロ秒の各期間
では５１２バイトのＡＡＬ５パケット１つしか伝送する
ことができない。最高速度で動作する第２の回線当たり
６２２Ｍビットの場合は、６４Ｋバイトのパケット当た
り約９７０マイクロ秒、９Ｋバイトのパケット当たり１
３６マイクロ秒、５１２バイトのパケット当たり７．５
マイクロ秒が必要になる。
【０００８】プロセッサがＡＡＬ５パケット到着速度で
中断されると、その現行プロセスを延期し、そのプロセ
スのコンテキスト（たとえば、レジスタ内の現在の値）
を保管し、割込みに対する即時応答が必要であるかどう
かを判断し、必要であれば応答し、保管したコンテキス
トを回復し、中断したプロセスを再開するために必要な
時間だけでも、重大なパフォーマンスの低下が発生する
可能性がある。典型的なプロセッサでは、ネットワーク
・パケット到着割込みを処理するために約１２〜２０ｕ
ｓを必要とする可能性がある。
【０００９】多くの応用分野では、ネットワーク・デー
タ・パケットが到着したかどうかを確認するためにその
プロセッサがポーリングを行えるようにするメカニズム
をコンピュータ・システムが含んでいることが望まし
い。しかし、このような方式では、ネットワークの使用
効率が低下するにつれ、プロセッサにかかる無駄なオー
バヘッドが増す。すなわち、ネットワークでのデータ・
トラフィックがほとんどない場合、プロセッサは、新し
いパケットが到着したかどうかを確認するために、すな
わち、何も到着していないことを認識するためにだけ、
問合せを行って、かなりの時間を消費する。典型的なプ
ロセッサでは、失敗したネットワーク・パケット到着ポ
ーリングのために０．５マイクロ秒程度を必要とする可
能性がある。たとえば、計算やローカル入出力アクティ
ビティを実行するコンピュータ・システムでは、何時間
もかけてわずかな数のネットワーク・データ・パケット
を受信する可能性もある。
【００１０】
【発明が解決しようとする課題】したがって、軽度のネ
ットワーク・アクティビティの期間中はポーリングが回
避されるが、高度のネットワーク・アクティビティのバ
ースト期間中は過剰な割込みが発生しないように、高速
ネットワークから到着するデータ・パケットのためにプ
ロセッサが中断される割合を調整する必要性がある。こ
の必要性は、高速ネットワークでのコンピュータ・ファ
イル転送の場合には特に重要である。というのは、この
ような転送は本質的にバーストであり、１つのファイル
またはファイル・セグメントが送信される期間中にネッ
トワーク帯域幅全体を使用する可能性があるが、かなり
の期間中はネットワーク・アクティビティが最小になる
可能性があるからである。
【００１１】
【課題を解決するための手段】高速ネットワークからの
データ・パケットの到着を示すために、プロセッサに割
込みが提示される。データのバーストの受信中に繰返し
発生する割込みによってプロセッサに不要な負担がかか
るのを防止するように、パケット到着割込みの割合が調
整される。
【００１２】本発明の割込み調整器では、新しいデータ
・バーストの第１のパケット、または短メッセージの第
１のパケットによってプロセッサに対する即時割込みが
発生し、その結果、プロセッサの応答の不要な待ち時間
を回避できるようになっている。これは、前の割込み以
降に指定の期間が経過した場合にパケット到着によって
割込みを発生できるようにすることによって行われる。
【００１３】さらに、割込み調整器では、たとえば、必
要になる可能性のあるメモリ管理機能をプロセッサが確
実に実行できるようにするために、到着するＮ番目のパ
ケットごとに確実に割込みが発生する。
【００１４】前の割込み後、十分短時間のうちにパケッ
トが到着し、そのパケットが前の割込み以降、Ｎ番目の
パケットではない場合、割込みは発生しない。このた
め、データのバーストの到着による割込みの割合が低下
し、その結果、プロセッサおよびシステム・パフォーマ
ンスが強化される。
【００１５】パケット到着によって割込みが発生するの
に必要な期間とパケットの数の両方がプログラム可能で
あることが好ましい。
【００１６】データ・パケットは、プロセッサに直接提
示されず、むしろ、直接メモリ・アクセス（ＤＭＡ）に
よりコンピュータ・システムのメイン・メモリ内に置か
れることが好ましい。プロセッサには、メイン・メモリ
に保管された受信リング・データ構造によりネットワー
ク・データ・パケット到着の現行状況が絶えず通知され
る。
【００１７】
【発明の実施の形態】図１は、本発明の割込み調整器の
レジスタ転送レベル図を示している。図２Ａは、割込み
調整器がその第１の割込み可能状態になるときとその状
態から出るときの遷移を示し、それは最後の割込み以降
に十分なパケットを受信したことに基づくものである。
割込み調整器１００は、必ず図２Ａに示す状態の１つに
なっている。同時に、割込み調整器１００は、必ず図２
Ｂに示す状態の１つになっている。図２Ｂは、割込み調
整器がその第２の割込み可能状態になるときとその状態
から出るときの遷移を示し、それは最後の割込み以降に
十分な時間待機したことに基づくものである。以下の説
明は、図１と図２の両方に関するものである。
【００１８】電源がオンになるか、またはシステム・リ
セットが行われると、パケット・カウンタ１０１と時間
カウンタ１０２は、所定のパケットしきい値１０３と所
定の時間しきい値１０４の値にそれぞれ等しい値にリセ
ットされる。これは、割込み可能状態２０３および２１
３になるときの電源オン遷移２０４および２１４にそれ
ぞれ対応する。好ましい実施形態では、パケット・カウ
ンタ１０１と時間カウンタ１０２の両方は、すべて１に
なると増分を停止する。したがって、割込み調整器１０
０は、第１のパケットが到着するまで、割込み可能状態
２０３および２１３になったままになり、割込みを行え
る状態になる。プロセッサが最小待ち時間内にパケット
・データを受信できるように、新しいバーストの第１の
パケットまたは単一パケット・メッセージによって遅延
なしで割込みが発生することが非常に望ましい。
【００１９】比較器１０５は、パケット・カウンタ１０
１の現行値と所定のパケットしきい値１０３とを比較
し、両者が等しい場合にパケット超過信号１０７を生成
する。パケット超過信号１０７がアクティブであれば、
割込み可能状態２０３に対応する。
【００２０】同様に、比較器１０６は、時間カウンタ１
０２の現行値と所定の時間しきい値１０４とを比較し、
両者が等しい場合に時間超過信号１０８を生成する。時
間超過信号１０８がアクティブであれば、割込み可能状
態２１３に対応する。
【００２１】ＯＲゲート１０９は、パケット超過信号１
０７または時間超過信号１０８のいずれかがアクティブ
になったことに基づいて、割込み可能信号１１０を生成
する。割込み可能信号１１０は、パケット到着信号１１
１がＡＮＤゲート１１３により割込み信号１１２を生成
できるようにするものである。パケット到着信号１１１
はパケット抽出器３０１（図３）によって生成され、割
込み信号１１２はプロセッサ３０２に結合されている。
【００２２】パケット到着信号１１１は、完全なパケッ
トが受信されたことを示す。パケット到着信号１１１は
割込み遷移２０５および２１５と一致し、この遷移は割
込み調整器１００をパケット・カウント初期設定状態２
０１と時間カウント初期設定状態２１１にそれぞれ移行
させるものである。
【００２３】また、割込み信号１１２は、パケット・カ
ウンタ１０１と時間カウンタ１０２の初期設定入力にも
結合されている。これに対する応答として、パケット・
カウンタ１０１と時間カウンタ１０２は、初期パケット
・レジスタ１１４と初期時間レジスタ１１５からそれぞ
れロードされる。
【００２４】クロック信号（図示せず）が次に発生する
と、時間カウンタ１０２はその値を増分する。これは第
１のクロック遷移２１６に対応し、この遷移は割込み調
整器１００を時間カウント状態２１２に移行させるもの
である。この状態では、時間カウンタ１０２がクロック
信号の発生をカウントし続ける。好ましい実施形態で
は、クロック信号が１２．８マイクロ秒であり、時間カ
ウンタ１０２が１０ビット幅なので、遅延を０〜約６．
５ミリ秒の範囲でプログラム可能にすることができる。
【００２５】同様に、パケット到着信号１１１が次に発
生すると、パケット・カウンタ１０１がその値を増分す
る。これは第１のパケット遷移２０６に対応し、この遷
移は割込み調整器１００をパケット・カウント状態２０
２に移行させるものである。この状態では、パケット・
カウンタ１０１がパケット到着信号１１１の発生をカウ
ントし続ける。好ましい実施形態では、時間カウンタ１
０１が３ビット幅なので、次のパケット到着によってプ
ロセッサへの割込みが行われる前に最高７つのパケット
を受信することができる。
【００２６】時間が経過するにつれて、時間カウンタ１
０２の値が所定の時間しきい値１０４と等しくなり、そ
の結果、比較器１０６が時間超過信号１０８を生成す
る。これにより、割込み調整器１００は割込み可能状態
２１３への時間超過遷移２１８をたどる。この状態で
は、次のパケットが到着すると、割込み信号１１２が生
成される。
【００２７】同様に、パケットが到着し続けると、パケ
ット・カウンタ１０１の値が所定のパケットしきい値１
０３に等しくなり、その結果、比較器１０５がパケット
超過信号１０７を生成する。これにより、割込み調整器
１００は割込み可能状態２０３へのパケット超過遷移２
０８をたどる。この状態では、次のパケットが到着する
と、割込み信号１１２が生成される。
【００２８】好ましい実施形態では、パケット・カウン
タ１０１が３ビット幅であり、時間カウンタ１０２が１
０ビット幅であり、それぞれのカウンタは所定のしきい
値に達するとカウントを禁止するための回路を含んでい
る。また、好ましい実施形態では、所定の値およびリセ
ット値としてすべて１を使用している。すなわち、所定
のパケットしきい値１０３は７ｈ（「ｈ」は１６進数を
意味する）であり、所定の時間しきい値は３ＦＦｈであ
る。ただし、好ましい実施形態では、すべて１との比較
器を安く実現することができ、ダウン・カウンタよりア
ップ・カウンタの方が実現費用が安かっただけである。
【００２９】割込み調整器１００が本発明の精神または
範囲を逸脱せずに本明細書に記載する好ましい実施形態
から変更可能な多くの設計選択肢と代替実施態様を含む
ことは、当業者には明らかであろう。たとえば、クロッ
ク速度は変更可能であり、カウンタ・サイズまたは方向
は変更可能であり、カウンタがしきい値に達成後もカウ
ントし続けることも可能であり、しきい値をプログラム
可能にすることもでき、初期値を所定の値にすることな
ども可能である。
【００３０】図３は、コンピュータ・システム３００内
で割り込み調整器００を相互接続するための好ましい方
法のシステムレベル・アーキテクチャを示している。コ
ンピュータ・システム３００は、他の構成要素を有する
可能性があるが、図３に示すものは割込み調整器１００
に最も密接な関係があるものである。
【００３１】好ましい実施形態の高速ネットワーク３０
６はＡＴＭネットワークである。高速ネットワーク３０
６が本発明の精神または範囲を逸脱せずに本明細書に記
載する好ましい実施形態から変更可能な多くの設計選択
肢と代替実施態様を含むことは、当業者には明らかであ
ろう。たとえば、高速ネットワーク３０６は、広帯域統
合サービス・ディジタル網（Ｂ−ＩＳＤＮ）またはファ
イバ・チャネル・ネットワークにすることができる。さ
らに、ファイバ配布済みデータリンク・インタフェース
（ＦＤＤＩ）、銅線配布済みデータリンク・インタフェ
ース（ＣＤＤＩ）、高速イーサネットなどの高速レガシ
ーＬＡＮにすることもできる。
【００３２】パケット抽出器３０１は高速ネットワーク
３０６から信号を受け取る。パケット抽出器３０１はそ
の信号で動作してパケット・ストリーム３０７を生成
し、そのパケット・ストリームは高速ネットワーク３０
６から抽出されたデータ・パケットを含む。パケット抽
出器３０１は、同じく割込み調整器１００を含む特定用
途向け集積回路（ＡＳＩＣ）で実現されることが好まし
い。また、このＡＳＩＣは、コンピュータ・システム４
００が高速ネットワーク３０６で情報を送信できるよう
にネットワーク伝送機能を含むことが好ましい。また、
パケット抽出器３０１は、高速ネットワーク３０６から
の受信信号でも動作し、パケット到着信号１１１を生成
する。パケット到着信号１１１が発生するたびに、その
発生によって新たに到着したパケットが完全なものであ
ることが示される。
【００３３】好ましい実施形態では、パケット抽出器３
０１はパケット・ストリーム３０７をプロセッサ３０２
に直接提供しない。むしろ、当技術分野で周知のよう
に、ＤＭＡ技法を使用し、受け取ったパケットをバス３
０５によりメイン・メモリ３０４に入れる。
【００３４】プロセッサ３０２は、パケット抽出器３０
１がメイン・メモリ３０２に保管する受信リング・デー
タ構造（図示せず）によりネットワーク・データ・パケ
ット到着の現行状況が絶えず通知されることが好まし
い。好ましい実施形態では、この受信リング・データ構
造は、それぞれ４ワードからなる１Ｋの記述子を含む４
Ｋの３２ビット・ワードのバッファになっている。この
バッファ内の最後の記述子を使用すると、最初の記述子
が上書きまたは再使用されるように、循環方式で折返し
が行われる。各記述子内のセマフォア・ビットは、その
時点でハードウェアが記述子とそれに対応するバッファ
を所有しており、そのサイズとアドレスが記述子に指定
されていることを示すようにソフトウェアによって設定
される。到着するデータ・パケット情報でバッファを一
杯にした後、ハードウェアは関連記述子内のセマフォア
・ビットをクリアし、その結果、データが使用可能にな
り、ソフトウェアが記述子とバッファを所有しているこ
とが通知される。
【００３５】図３には示されていないが、プロセッサ３
０２は、メイン・メモリ３０４とパケット抽出器３０１
の両方へのアクセス権を獲得し、その両方を制御するた
めに、バス３０５を使用することが好ましい。プロセッ
サ３０２は、バス３０５および制御３０９により初期パ
ケット・レジスタ１１４と初期時間レジスタ１１５の値
を設定し変更することができ、したがって、割込み調整
器１００から割込み信号１１２を受信する速度を左右す
る。好ましい実施形態のプロセッサ３０２は、Sun Micr
osystems社製のＳＰＡＲＣTMプロセッサである。
【００３６】図４は、パケット・カウントがそのしきい
値に達したためにパケット到着割込みが可能になる場合
の本発明によるタイミング図である。時間カウント波形
４０２の値は、クロック波形４０１の立上りエッジごと
に増分する。パケット・カウント波形４０３の値は、パ
ケット到着信号１１１に対応するパケット到着波形４０
４の正パルスごとに増分する。
【００３７】パケット到着波形４０４のパルス４０８
は、未調整割込み波形４０５に示すように、それが調整
されていない場合にプロセッサ３０２への割込みを発生
するはずである。本発明によれば、パルス４０８は、調
整済み割込み波形４０６に示すように、割込み信号１１
２に対応する割込み信号を発生しない。割込みが一切発
生しないのは、割込み調整器１００がパケット・カウン
ト状態２０２と時間カウント状態２１２になっている、
すなわち、いずれのしきい値にも達していないからであ
る。
【００３８】対照的に、本発明によれば、パケット到着
波形４０４のパルス４０９は、調整済み割込み波形４０
６に示すように割込み信号を発生する。このような事態
が発生するのは、割込み調整器１００が割込み可能状態
２０３になっている、すなわち、パケット・カウント波
形４０３の４０７の時点でパケット・カウントしきい値
に達していたからである。
【００３９】図５は、時間カウントがそのしきい値に達
したためにパケット到着割込みが可能になる場合の本発
明によるタイミング図である。図４の場合と同様、時間
カウント波形５０２の値は、クロック波形５０１の立上
りエッジごとに増分する。パケット・カウント波形５０
３の値は、パケット到着信号１１１に対応するパケット
到着波形５０５が発生するたびに増分する。
【００４０】パケット到着信号５０４のパルス５０４
は、未調整割込み波形５０５に示すように、それが調整
されていない場合にプロセッサ３０２への割込みを発生
するはずである。本発明によれば、それは、調整済み割
込み波形５０６に示すように、割込み信号１１２に対応
する割込み信号を発生しない。このような事態が発生す
るのは、割込み調整器１００がパケット・カウント状態
２０２と時間カウント状態２１２になっている、すなわ
ち、いずれのしきい値にも達していないからである。
【００４１】対照的に、本発明によれば、パケット到着
波形５０４のパルス５０９は、調整済み割込み波形５０
６に示すように割込み信号を発生する。このような事態
が発生するのは、割込み調整器１００が割込み可能状態
２１３になっている、すなわち、時間カウント波形５０
２の５０７の時点に示すように時間カウントしきい値に
達していたからである。
【００４２】図６は、本発明の好ましい実施形態を含む
汎用コンピュータ・システムのアーキテクチャ・ブロッ
ク図である。本発明は、コンピュータ・システム６００
用の多様な設計での使用に適している。このような設計
は、メモリまたは記憶装置の容量やタイプ、入出力装置
の数やタイプ、使用するプロセッサのタイプの点で広範
囲に及ぶ可能性がある。
【００４３】本発明の好ましい実施形態が使用するコン
ピュータ・システム６００は、通常、以下のものを含
む。 （ｉ）情報をやりとりするためのバス３０５ （ii）命令により情報を処理するためのプロセッサ３０
２ （iii）プロセッサ３０２が使用する情報および命令を
格納するためのメイン・メモリ３０４ （iv）メイン・メモリ３０４とプロセッサ３０２および
入出力ブリッジ６０４とを接続するためのメモリ相互接
続回路６０５ （ｖ）バス３０５とプロセッサ３０２およびメイン・メ
モリ３０４とを接続するための入出力ブリッジ６０４ （vi）情報および命令を格納するためにバス３００に接
続されたデータ記憶装置６０１ （vii）バス３０５によりユーザ入力を受け取り、それ
をやりとりするためのキーボードまたはポインタ６０２ （viii）ユーザに情報を提供するためのディスプレイ６
０３ （ix）高速ネットワークから受信した信号から情報パケ
ットを抽出するためのパケット抽出器３０１ （ｘ）本発明による割込み調整器１００
【００４４】プロセッサ３０２は、Sun Microsystems社
製のＳＰＡＲＣTMプロセッサであることが好ましい。
【００４５】コンピュータ・システム６００用の代替設
計では、データ記憶装置６０１はコンピュータが読取り
可能な情報を格納できるどのような媒体であってもよ
い。適当な候補としては、読取り専用メモリ（ＲＯ
Ｍ）、ハード・ディスク・ドライブ、取外し可能媒体
（たとえば、フロッピー・ディスクまたは光ディスク）
を備えたディスク・ドライブ、取外し可能媒体（たとえ
ば、磁気テープ）を備えたテープ・ドライブ、フラッシ
ュ・メモリ（すなわち、半導体フラッシュ・メモリで実
現したディスク状の記憶装置）などがある。上記のもの
の組合せまたはコンピュータが読取り可能な媒体を読み
書きするためのその他の装置を使用することもできる。
【００４６】コンピュータ・システム６００で使用する
メイン・メモリ３０４は、プロセッサ３０２用の動的情
報および命令を格納するためのランダム・アクセス・メ
モリ（ＲＡＭ）、プロセッサ３０２用の静的情報および
命令を格納するための読取り専用メモリ（ＲＯＭ）、ま
たは両方のタイプのメモリの組合せを含むことができ
る。
【００４７】ディスプレイ装置６０３は、液晶装置、陰
極線管、またはユーザが認識可能なグラフィック・イメ
ージと英数字を作成するのに適したその他のディスプレ
イ装置にすることができる。キーボードまたはポインタ
６０２は、標準のコンピュータ・キーボード、タッチ画
面、またはカーソル制御装置、あるいはこれらの組合せ
を含むことができる。トラックボール、マウス、ジョイ
スティックなどのカーソル制御装置により、ユーザは、
ディスプレイ装置６０３の表示画面上の可視記号、ポイ
ンタまたはカーソルの２次元の動きを動的に知らせるこ
とができる。
【００４８】パケット抽出器３０１と割込み調整器１０
０ならびにそれらとプロセッサ３０２との相互作用につ
いて説明してきた。
【００４９】本明細書では、本発明の好ましい実施形態
と様々な代替実施形態および設計を開示する。ただし、
本発明の精神および範囲または特許請求の範囲から逸脱
せずに本発明を実施しながら、形式および詳細について
様々な変更を行うことも可能である。
【図面の簡単な説明】
【図１】 本発明の割込み調整器のレジスタ、カウン
タ、比較器、ゲートと、それらの相互接続を示す図であ
る。
【図２】 最後の割込み以降に到着したパケットの数を
追跡するときに本発明の割込み調整器が経験する状態を
示す図（Ａ）、最後の割込み以降に経過した時間を時間
を追跡するときに本発明の割込み調整器が経験する状態
を示す図（Ｂ）である。
【図３】 コンピュータ・システム内で本発明の割込み
調整器を使用するための好ましい技法を示す図である。
【図４】 パケット・カウントがそのしきい値に達した
ために本発明が割込みを可能にするタイミングを示す図
である。
【図５】 パケット・カウントがそのしきい値に達した
ために本発明が割込みを可能にするタイミングを示す図
である。
【図６】 本発明を含む汎用コンピュータ・システムの
論理ブロックを示す図である。
【符号の説明】
１００ 割込み調整器 １０１ パケット・カウンタ １０２ 時間カウンタ １０３ 所定のパケットしきい値 １０４ 所定の時間しきい値 １０５ 比較器 １０６ 比較器 １０７ パケット超過 １０８ 時間超過 １０９ ＯＲゲート １１０ 割込み可能 １１１ パケット到着 １１２ 割込み １１３ ＡＮＤゲート １１４ 初期パケット・レジスタ １１５ 初期時間レジスタ
フロントページの続き (72)発明者 ラソウル・エム・オスコウイ アメリカ合衆国 94539 カリフォルニア 州・フレモント・アンプクア コート・ 968

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 高速ネットワークから受信したパケット
    を示す割込みのための割込み調整器において、 （ａ）時間カウントを保持し、クロック信号に応答して
    それを増分するように動作可能な時間カウンタと、 （ｂ）パケット・カウントを保持し、前記高速ネットワ
    ークからパケットが到着したことを示すパケット到着信
    号に応答してそれを増分するように動作可能なパケット
    ・カウンタと、 （ｃ）前記時間カウントが時間しきい値を超えるか、ま
    たは前記パケット・カウントがパケットしきい値を超え
    た場合に前記パケット到着信号に応答して割込み信号を
    生成するように動作可能な割込み生成器とを含み、 前記時間カウンタが前記割込み信号に応答して、前記時
    間カウントを初期時間値に設定し、 前記パケット・カウンタが前記割込み信号に応答して、
    前記パケット・カウントを初期パケット値に設定するこ
    とを特徴とする割込み調整器。
  2. 【請求項２】 高速ネットワークから受信したパケット
    を示す割込みの割合を調整するための方法において、 前記割込みが以前に発生してから経過した時間が時間し
    きい値を超えた場合に、高速ネットワークからのパケッ
    トの到着によって割込みを生成できるようにすること
    と、 前記割込みが以前に発生してから到着した前記パケット
    の数がパケットしきい値を超えた場合に、前記パケット
    の到着によって前記プロセッサの割込みを生成できるよ
    うにすることと、 それ以外の場合、前記パケットの到着によって前記プロ
    セッサの割込みが生成されるのを禁止することとを含む
    ことを特徴とする方法。
  3. 【請求項３】 高速ネットワークから受信したパケット
    を示す割込みのための割込み調整器において、 （ａ）命令により情報を処理し、割込み信号に応答して
    その通常の実行を中断するように動作可能なプロセッサ
    と、 （ｂ）ネットワーク信号を受信し、前記ネットワーク信
    号から情報パケットを抽出し、前記情報パケットのそれ
    ぞれを抽出するときにパケット到着信号を生成するよう
    に動作可能なパケット抽出器と、 （ｃ）前記パケット抽出器から前記情報パケットを受け
    取り、前記プロセッサ用の情報と命令を保持するための
    メイン・メモリと、 （ｄ）前記プロセッサ用の情報と命令を保持するための
    記憶装置と、 （ｅ）ユーザからの入力を受け取り、それを前記プロセ
    ッサに提供するためのキーボードまたはポインタと、 （ｆ）前記プロセッサの制御下でユーザに情報を提供す
    るためのディスプレイと、 （ｇ）時間カウントを保持し、クロック信号に応答して
    それを増分するように動作可能な時間カウンタと、 （ｈ）パケット・カウントを保持し、前記パケット到着
    信号に応答してそれを増分するように動作可能なパケッ
    ト・カウンタと、 （ｉ）前記時間カウントが時間しきい値を超えるか、ま
    たは前記パケット・カウントがパケットしきい値を超え
    た場合に前記パケット到着信号に応答して割込み信号を
    生成するように動作可能な割込み生成器とを含み、 前記時間カウンタが前記割込み信号に応答して、前記時
    間カウントを初期時間値に設定し、 前記パケット・カウンタが前記割込み信号に応答して、
    前記パケット・カウントを初期パケット値に設定するこ
    とを特徴とする割込み調整器。
JP8195283A 1995-07-07 1996-07-08 バースト高速ネットワーク・トラフィックを受信するための割込み調整器 Pending JPH09223091A (ja)

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