JPH0922892A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0922892A JPH0922892A JP16841895A JP16841895A JPH0922892A JP H0922892 A JPH0922892 A JP H0922892A JP 16841895 A JP16841895 A JP 16841895A JP 16841895 A JP16841895 A JP 16841895A JP H0922892 A JPH0922892 A JP H0922892A
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Abstract
(57)【要約】
【目的】 化合物半導体装置において、ＳＦ6ガスによ
るドライエッチングによるゲート電極形成後、表面に付
着したイオウを除去する。 【構成】 化合物半導体基板１上に、ＷＳｉ膜６を堆積
させる。これを、レジストマスク７によつて、ＳＦ6の
反応ガスでエッチングした後、ＣＦ4ガスでオーバーエ
ッチングすることによりゲート電極６ａを形成する。 【効果】 ＳＦ6ガスによるエッチングで表面に付着し
たイオウを、ＣＦ4ガスでオーバーエッチングすること
により、次の熱処理工程の前に除去することで、イオウ
の半導体基板１のｎ型層への熱拡散を防ぎ、ショットキ
ーバリアハイトを高く安定化することで、しきい値電圧
Ｖthを安定化することができ、化合物半導体装置の歩留
向上に効果がある。
るドライエッチングによるゲート電極形成後、表面に付
着したイオウを除去する。 【構成】 化合物半導体基板１上に、ＷＳｉ膜６を堆積
させる。これを、レジストマスク７によつて、ＳＦ6の
反応ガスでエッチングした後、ＣＦ4ガスでオーバーエ
ッチングすることによりゲート電極６ａを形成する。 【効果】 ＳＦ6ガスによるエッチングで表面に付着し
たイオウを、ＣＦ4ガスでオーバーエッチングすること
により、次の熱処理工程の前に除去することで、イオウ
の半導体基板１のｎ型層への熱拡散を防ぎ、ショットキ
ーバリアハイトを高く安定化することで、しきい値電圧
Ｖthを安定化することができ、化合物半導体装置の歩留
向上に効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置の製
造方法に関し、特に、ゲート電極等のドライエッチング
加工時に表面に付着した不純物の除去に適用して有効な
技術に関するものである。
造方法に関し、特に、ゲート電極等のドライエッチング
加工時に表面に付着した不純物の除去に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】一般に、半導体装置のゲート電極等の加
工には、ホトリソグラフィ技術を用いエッチングによっ
て所要のパターンを形成している。高速デバイス特にＧ
ａＡｓ等の化合物半導体装置の製造においては、生産性
が良く面内均一性も良く異方性に優れている点から、ド
ライエッチング技術が主に用いられている。ドライエッ
チングでは種々の反応ガスが用いられており、その一つ
であるイオウの硫化物を含むＳＦ系の反応ガス例えばＳ
Ｆ6は、エッチングレートが速いことから、スループッ
トを重視する場合に用いられている。
工には、ホトリソグラフィ技術を用いエッチングによっ
て所要のパターンを形成している。高速デバイス特にＧ
ａＡｓ等の化合物半導体装置の製造においては、生産性
が良く面内均一性も良く異方性に優れている点から、ド
ライエッチング技術が主に用いられている。ドライエッ
チングでは種々の反応ガスが用いられており、その一つ
であるイオウの硫化物を含むＳＦ系の反応ガス例えばＳ
Ｆ6は、エッチングレートが速いことから、スループッ
トを重視する場合に用いられている。
【０００３】このようなエッチング技術については培風
館刊「超高速化合物半導体デバイス」第２１１頁乃至第
２１７頁に記載されている。
館刊「超高速化合物半導体デバイス」第２１１頁乃至第
２１７頁に記載されている。
【０００４】
【発明が解決しようとする課題】しかし、このようなド
ライエッチング加工において、ＳＦ系の反応ガスＳＦ6
を用いてゲート電極のエッチング加工した場合に、形成
されたトランジスタのしきい値電圧Ｖthが低下してしま
うことがあった。
ライエッチング加工において、ＳＦ系の反応ガスＳＦ6
を用いてゲート電極のエッチング加工した場合に、形成
されたトランジスタのしきい値電圧Ｖthが低下してしま
うことがあった。
【０００５】本発明者等は、この問題について研究を重
ね、エッチングの際にエッチングガスに含まれるイオウ
が、ゲート電極の表面に付着し、このイオウがＧａＡｓ
にとってｎ型ドーパントであるため、次の４００℃程度
の熱処理工程においてドーピングされ、ゲート電極周辺
に高濃度ｎ型層が形成され、この高濃度ｎ型層により、
順方向電流が増加し、部分的にゲート電極とＧａＡｓ基
板との間のショットキーバリアハイトが低下し、このた
めしきい値電圧Ｖthが低下することを見出した。
ね、エッチングの際にエッチングガスに含まれるイオウ
が、ゲート電極の表面に付着し、このイオウがＧａＡｓ
にとってｎ型ドーパントであるため、次の４００℃程度
の熱処理工程においてドーピングされ、ゲート電極周辺
に高濃度ｎ型層が形成され、この高濃度ｎ型層により、
順方向電流が増加し、部分的にゲート電極とＧａＡｓ基
板との間のショットキーバリアハイトが低下し、このた
めしきい値電圧Ｖthが低下することを見出した。
【０００６】また本発明者等は、エッチングが進行し半
導体基板が部分的に露出した状態になると、エッチング
ガスに含まれるイオウが半導体基板のＧａ或いはＡｓと
反応して、半導体基板表面にＧａ或いはＡｓの硫化物が
形成され、この硫化物のうち特にＡｓの硫化物が以降の
処理工程で加熱された際に分解し、遊離したＡｓ或いは
Ｓによってリーク電流が生じることを見出した。
導体基板が部分的に露出した状態になると、エッチング
ガスに含まれるイオウが半導体基板のＧａ或いはＡｓと
反応して、半導体基板表面にＧａ或いはＡｓの硫化物が
形成され、この硫化物のうち特にＡｓの硫化物が以降の
処理工程で加熱された際に分解し、遊離したＡｓ或いは
Ｓによってリーク電流が生じることを見出した。
【０００７】本発明の目的は、このような問題を解決す
ることであり、トランジスタのしきい値電圧Ｖthを安定
化することが可能な技術を提供することにある。
ることであり、トランジスタのしきい値電圧Ｖthを安定
化することが可能な技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】即ち、上記目的を達成するために、本発明
では、ＳＦ系ガスによるドライエッチングで表面に付着
したイオウ或いは硫化物を、以降の処理工程にて加熱を
受ける前に、ＣＦ系ガスでドライエッチングを行なうこ
とによって、ＳＦ6に再ガス化して除去する。
では、ＳＦ系ガスによるドライエッチングで表面に付着
したイオウ或いは硫化物を、以降の処理工程にて加熱を
受ける前に、ＣＦ系ガスでドライエッチングを行なうこ
とによって、ＳＦ6に再ガス化して除去する。
【００１１】
【作用】上記した手段によれば、ＧａＡｓ半導体基板表
面或いはゲート電極をＳＦ系によってドライエッチング
した後、ＣＦ系ガス（例えば、ＣＦ4／Ｏ2、ＣＦ4等）
によってドライエッチングすることによって、遊離して
いるイオウがＧａＡｓ半導体基板表面或いはゲート電極
に付着しにくく、また付着したイオウもＣＦ4ガスのＦ
ラジカルと反応しＳＦ6となりガス化されて再蒸発する
と考えられる。これによって、ＧａＡｓ半導体基板表面
或いはゲート電極へのイオウの付着を防止することが可
能となる。
面或いはゲート電極をＳＦ系によってドライエッチング
した後、ＣＦ系ガス（例えば、ＣＦ4／Ｏ2、ＣＦ4等）
によってドライエッチングすることによって、遊離して
いるイオウがＧａＡｓ半導体基板表面或いはゲート電極
に付着しにくく、また付着したイオウもＣＦ4ガスのＦ
ラジカルと反応しＳＦ6となりガス化されて再蒸発する
と考えられる。これによって、ＧａＡｓ半導体基板表面
或いはゲート電極へのイオウの付着を防止することが可
能となる。
【００１２】従って、イオウの付着による前記ｎ型層或
いは硫化物の形成が防止され、ショットキーバリアハイ
トを高く保って、形成される素子特性を安定化すること
ができる。
いは硫化物の形成が防止され、ショットキーバリアハイ
トを高く保って、形成される素子特性を安定化すること
ができる。
【００１３】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１５】
【実施例】図１乃至図４に示すのは、本発明の一実施例
であるＧａＡｓ半導体装置を製造工程ごとに示す縦断面
図である。
であるＧａＡｓ半導体装置を製造工程ごとに示す縦断面
図である。
【００１６】先ず、ＧａＡｓからなる半絶縁性の半導体
基板１上にイオン注入保護膜としてＳｉＯ2の絶縁膜２
を形成し、ＳｉＯ2絶縁膜２上にホトレジストを塗布
し、このホトレジストをホトリソグラフィによりパター
ニングしてレジストマスク３として、ｎ型キャリアとな
る、Ｓｉ+を、イオン打ち込みエネルギー５０ｋｅＶ、
イオン打ち込み量５×１０12／cm2でイオン打ち込みを
して能動層となるｎ型層４を形成し、次に、Ｍｇ+を、
イオン打ち込みエネルギー２００ｋｅＶ、イオン打ち込
み量１．５×１０12／cm2でイオン打ち込みして能動層
から半導体基板１へのキャリアのしみ出しを抑制するｐ
型層５を形成する。この状態を図１に示す。
基板１上にイオン注入保護膜としてＳｉＯ2の絶縁膜２
を形成し、ＳｉＯ2絶縁膜２上にホトレジストを塗布
し、このホトレジストをホトリソグラフィによりパター
ニングしてレジストマスク３として、ｎ型キャリアとな
る、Ｓｉ+を、イオン打ち込みエネルギー５０ｋｅＶ、
イオン打ち込み量５×１０12／cm2でイオン打ち込みを
して能動層となるｎ型層４を形成し、次に、Ｍｇ+を、
イオン打ち込みエネルギー２００ｋｅＶ、イオン打ち込
み量１．５×１０12／cm2でイオン打ち込みして能動層
から半導体基板１へのキャリアのしみ出しを抑制するｐ
型層５を形成する。この状態を図１に示す。
【００１７】レジストマスク３を除去した後、８００℃
にて２０分間加熱して、ｎ型層４及びｐ型層５のアニー
ルを行なう。次にイオン注入保護のためのＳｉＯ2絶縁
膜２を除去した後、例えばＷＳｉ2膜６をスパッタ法で
膜厚５００〜７００ｎｍに堆積させる。このＷＳｉ2膜
６上にホトレジストを塗布し、このホトレジストをホト
リソグラフィによりパターニングしてレジストマスク７
を形成する。この状態を図２に示す。
にて２０分間加熱して、ｎ型層４及びｐ型層５のアニー
ルを行なう。次にイオン注入保護のためのＳｉＯ2絶縁
膜２を除去した後、例えばＷＳｉ2膜６をスパッタ法で
膜厚５００〜７００ｎｍに堆積させる。このＷＳｉ2膜
６上にホトレジストを塗布し、このホトレジストをホト
リソグラフィによりパターニングしてレジストマスク７
を形成する。この状態を図２に示す。
【００１８】形成したレジストマスク７を用いて、イオ
ウの硫化物を含むＳＦ系の反応ガス、例えばＳＦ6或い
はＳＦ6／ＣＨＦ3を用いたドライエッチング加工を行な
い、加工対象であるＷＳｉ2膜６をパターニング加工し
てゲート電極６ａを形成する。この状態を図３に示す。
ウの硫化物を含むＳＦ系の反応ガス、例えばＳＦ6或い
はＳＦ6／ＣＨＦ3を用いたドライエッチング加工を行な
い、加工対象であるＷＳｉ2膜６をパターニング加工し
てゲート電極６ａを形成する。この状態を図３に示す。
【００１９】このエッチング加工の際にＳＦ系の反応ガ
スに含まれるイオウが、ゲート電極６ａの表面に付着
し、付着したイオウがＧａＡｓの半導体基板１にとって
ｎ型ドーパントであるため、次の４００℃程度の熱処理
工程においてドーピングされ、ゲート電極６ａ周辺に高
濃度ｎ型層が形成され、この高濃度ｎ型層により、順方
向電流が増加し、部分的にゲート電極６ａとＧａＡｓの
半導体基板１との間のショットキーバリアハイトが低下
し、このためしきい値電圧Ｖthが低下してしまう。
スに含まれるイオウが、ゲート電極６ａの表面に付着
し、付着したイオウがＧａＡｓの半導体基板１にとって
ｎ型ドーパントであるため、次の４００℃程度の熱処理
工程においてドーピングされ、ゲート電極６ａ周辺に高
濃度ｎ型層が形成され、この高濃度ｎ型層により、順方
向電流が増加し、部分的にゲート電極６ａとＧａＡｓの
半導体基板１との間のショットキーバリアハイトが低下
し、このためしきい値電圧Ｖthが低下してしまう。
【００２０】また、エッチングが進行し半導体基板１が
部分的に露出した状態になると、反応ガスに含まれるイ
オウが半導体基板１のＧａ或いはＡｓと反応して、半導
体基板１表面にＧａ或いはＡｓの硫化物が形成され、こ
の硫化物のうち特にＡｓの硫化物が以降の処理工程で加
熱された際に分解し、遊離したＡｓ或いはＳによってリ
ーク電流が生じてしまう。
部分的に露出した状態になると、反応ガスに含まれるイ
オウが半導体基板１のＧａ或いはＡｓと反応して、半導
体基板１表面にＧａ或いはＡｓの硫化物が形成され、こ
の硫化物のうち特にＡｓの硫化物が以降の処理工程で加
熱された際に分解し、遊離したＡｓ或いはＳによってリ
ーク電流が生じてしまう。
【００２１】このような問題を回避するために、本実施
例ではこの後、炭素のフッ化物を含むＣＦ系の反応ガ
ス、例えばＣＦ4を反応ガスとしてオーバーエッチング
を行なうことにより、半導体基板１或いはゲート電極６
ａ表面に付着したイオウを再ガス化して除去する。
例ではこの後、炭素のフッ化物を含むＣＦ系の反応ガ
ス、例えばＣＦ4を反応ガスとしてオーバーエッチング
を行なうことにより、半導体基板１或いはゲート電極６
ａ表面に付着したイオウを再ガス化して除去する。
【００２２】このＣＦ4を反応ガスとしたオーバーエッ
チングは、反応ガスをＳＦ系の反応ガスからＣＦ系ガス
に切り換えることによって、前記ＳＦ系の反応ガスによ
るエッチング加工から連続して同一装置内で行なわれ
る。
チングは、反応ガスをＳＦ系の反応ガスからＣＦ系ガス
に切り換えることによって、前記ＳＦ系の反応ガスによ
るエッチング加工から連続して同一装置内で行なわれ
る。
【００２３】この後、更に、例えばＡｕ膜をスパッタ法
によって形成しホトリソグラフィによってパターニング
して、ソース電極・ドレイン電極８を形成する。更に、
例えばＡｕＧｅ，Ｗ，Ｎｉ，Ａｕ膜等をスパッタ法によ
って形成しホトリソグラフィによってパターニングし
て、第１層配線９を形成する。この状態を図４に示す。
によって形成しホトリソグラフィによってパターニング
して、ソース電極・ドレイン電極８を形成する。更に、
例えばＡｕＧｅ，Ｗ，Ｎｉ，Ａｕ膜等をスパッタ法によ
って形成しホトリソグラフィによってパターニングし
て、第１層配線９を形成する。この状態を図４に示す。
【００２４】次に、素子形成領域を囲むようにして半導
体基板１のエッチングを行ない、素子間分離用のアイソ
レーション溝を形成し、ＣＶＤ装置にて、窒素Ｎ2及び
トリメチルアルミニウム（ＣＨ3）3Ａｌを原料ガスとし
て用い、ＡｌＮの絶縁層９ａ，９ｂを半導体基板１の露
出した部分のみに選択的に成長させる。これにより、ゲ
ート電極６ａ、ソース電極・ドレイン電極８及び第１層
配線９等の同層に形成された導体相互の間の同層間分離
及び前記アイソレーション溝の埋込を行なう絶縁層１０
が形成され、この絶縁層１０によって同時に表面の平坦
化が行なわれる。この状態を図５に示す。
体基板１のエッチングを行ない、素子間分離用のアイソ
レーション溝を形成し、ＣＶＤ装置にて、窒素Ｎ2及び
トリメチルアルミニウム（ＣＨ3）3Ａｌを原料ガスとし
て用い、ＡｌＮの絶縁層９ａ，９ｂを半導体基板１の露
出した部分のみに選択的に成長させる。これにより、ゲ
ート電極６ａ、ソース電極・ドレイン電極８及び第１層
配線９等の同層に形成された導体相互の間の同層間分離
及び前記アイソレーション溝の埋込を行なう絶縁層１０
が形成され、この絶縁層１０によって同時に表面の平坦
化が行なわれる。この状態を図５に示す。
【００２５】前記平坦化の行なわれた表面に層間絶縁膜
１１を全面に形成し、層間絶縁膜１１に所定のコンタク
トホールを形成し、例えばＡｕ膜をＣＶＤ法によって形
成しホトリソグラフィによってパターニングして、第２
層配線１２を形成する。この状態を図６に示す。ゲート
電極６ａ、ソース電極・ドレイン電極８或いは第１層配
線９と第２層配線１２とは前記コンタクトホールを通し
て所要の導通を行なっている。
１１を全面に形成し、層間絶縁膜１１に所定のコンタク
トホールを形成し、例えばＡｕ膜をＣＶＤ法によって形
成しホトリソグラフィによってパターニングして、第２
層配線１２を形成する。この状態を図６に示す。ゲート
電極６ａ、ソース電極・ドレイン電極８或いは第１層配
線９と第２層配線１２とは前記コンタクトホールを通し
て所要の導通を行なっている。
【００２６】半導体装置としては、この後、最終保護膜
を被覆する或いは層間絶縁膜と配線層とを積層して最終
保護膜を被覆する等の処理が更に行なわれる。
を被覆する或いは層間絶縁膜と配線層とを積層して最終
保護膜を被覆する等の処理が更に行なわれる。
【００２７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００２９】（１）本発明によれば、ＳＦ系反応ガスに
よるドライエッチングによって表面に付着したイオウ
を、以降の処理工程にて加熱される前に除去することが
できるという効果がある。
よるドライエッチングによって表面に付着したイオウ
を、以降の処理工程にて加熱される前に除去することが
できるという効果がある。
【００３０】（２）本発明によれば、上記効果（１）に
より、イオウの半導体基板ｎ型層への熱拡散を防止でき
るという効果がある。
より、イオウの半導体基板ｎ型層への熱拡散を防止でき
るという効果がある。
【００３１】（３）本発明によれば、上記効果（１）に
より、ショットキーバリアハイトの低下を防止すること
ができるという効果がある。
より、ショットキーバリアハイトの低下を防止すること
ができるという効果がある。
【００３２】（４）本発明によれば、上記効果（３）に
より、トランジスタのしきい値電圧Ｖthが安定化すると
いう効果がある。
より、トランジスタのしきい値電圧Ｖthが安定化すると
いう効果がある。
【００３３】（５）本発明によれば、上記効果（４）に
より、化合物半導体装置の歩留が向上するという効果が
ある。
より、化合物半導体装置の歩留が向上するという効果が
ある。
【図１】本発明の一実施例である化合物半導体を製造工
程ごとに示す縦断面図である。
程ごとに示す縦断面図である。
【図２】本発明の一実施例である化合物半導体を製造工
程ごとに示す縦断面図である。
程ごとに示す縦断面図である。
【図３】本発明の一実施例である化合物半導体を製造工
程ごとに示す縦断面図である。
程ごとに示す縦断面図である。
【図４】本発明の一実施例である化合物半導体を製造工
程ごとに示す縦断面図である。
程ごとに示す縦断面図である。
【図５】本発明の一実施例である化合物半導体を製造工
程ごとに示す縦断面図である。
程ごとに示す縦断面図である。
【図６】本発明の一実施例である化合物半導体を製造工
程ごとに示す縦断面図である。
程ごとに示す縦断面図である。
１…半導体基板、２…絶縁膜、３，７…レジストマス
ク、４…ｎ型層、５…ｐ型層、６…ＷＳｉ2膜、６ａ…
ゲート電極、８…ソース電極・ドレイン電極、９…第１
層配線、１０…絶縁層、１１…層間絶縁膜、１２…第２
層配線。
ク、４…ｎ型層、５…ｐ型層、６…ＷＳｉ2膜、６ａ…
ゲート電極、８…ソース電極・ドレイン電極、９…第１
層配線、１０…絶縁層、１１…層間絶縁膜、１２…第２
層配線。
Claims (4)
- 【請求項１】 ＳＦ系の反応ガスを用いたエッチングを
行なう化合物半導体装置の製造方法であって、 化合物半導体上に形成された加工対象をＳＦ系の反応ガ
スによるエッチング加工を行なう工程と、 前記ＳＦ系の反応ガスによるエッチング加工を行なう工
程の後で、以降の処理にて加熱を受ける以前に、ＣＦ系
の反応ガスによるエッチング加工を行なう工程とを有す
ることを特徴とする化合物半導体装置の製造方法。 - 【請求項２】 前記ＣＦ系の反応ガスによるエッチング
加工が、反応ガスをＳＦ系の反応ガスからＣＦ系ガスに
切り換えることによって、前記ＳＦ系の反応ガスによる
エッチング加工から連続して行なわれることを特徴とす
る請求項１に記載の化合物半導体装置の製造方法。 - 【請求項３】 前記ＳＦ系の反応ガスがＳＦ6であり、
前記ＣＦ系の反応ガスがＣＦ4であることを特徴とする
請求項１又は請求項２に記載の化合物半導体装置の製造
方法。 - 【請求項４】 前記化合物半導体が、ＧａＡｓ化合物半
導体であることを特徴とする請求項１乃至請求項３の何
れか一項に記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841895A JPH0922892A (ja) | 1995-07-04 | 1995-07-04 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841895A JPH0922892A (ja) | 1995-07-04 | 1995-07-04 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922892A true JPH0922892A (ja) | 1997-01-21 |
Family
ID=15867764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16841895A Pending JPH0922892A (ja) | 1995-07-04 | 1995-07-04 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939347B2 (en) | 2008-08-28 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
| WO2020137528A1 (ja) * | 2018-12-25 | 2020-07-02 | 昭和電工株式会社 | 付着物除去方法及び成膜方法 |
-
1995
- 1995-07-04 JP JP16841895A patent/JPH0922892A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2020137528A1 (ja) * | 2018-12-25 | 2020-07-02 | 昭和電工株式会社 | 付着物除去方法及び成膜方法 |
| CN113261081A (zh) * | 2018-12-25 | 2021-08-13 | 昭和电工株式会社 | 附着物除去方法和成膜方法 |
| JPWO2020137528A1 (ja) * | 2018-12-25 | 2021-11-04 | 昭和電工株式会社 | 付着物除去方法及び成膜方法 |
| EP3905309A4 (en) * | 2018-12-25 | 2022-03-16 | Showa Denko K.K. | DEPOSIT REMOVAL METHODS AND FILM FORMING METHODS |
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