JPH0922950A - 完全誘電体分離型ｆｅｔ技術 - Google Patents

完全誘電体分離型ｆｅｔ技術

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JPH0922950A
JPH0922950A JP8133424A JP13342496A JPH0922950A JP H0922950 A JPH0922950 A JP H0922950A JP 8133424 A JP8133424 A JP 8133424A JP 13342496 A JP13342496 A JP 13342496A JP H0922950 A JPH0922950 A JP H0922950A
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JP
Japan
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additional
patterned
dielectric layer
forming
semiconductor material
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JP8133424A
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English (en)
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A Blanchard Richard
エイ． ブランチャード リチャード
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 ラッチアップに対して高い耐久性を有するＣ
ＭＯＳ装置及びその製造方法を提供する。 【解決手段】 単一のパターン形成した薄膜半導体層
が、チャンネル位置（４１０）においては単結晶であり
且つその下側に存在する本体領域（１００）とエピタキ
シャル的に整合すると共にそれから誘電体によって分離
されており、且つチャンネル位置（４１０）に隣接する
ソース／ドレイン位置（４１２）においては多結晶であ
る電界効果トランジスタの構成を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路装置及び
その製造方法に関するものであって、更に詳細には、高
度にラッチアップに対して耐久性を有するＣＭＯＳ装置
及びその製造方法に関するものである。
【０００２】
【従来の技術】ラッチアップはＣＭＯＳ技術の基本的な
問題のうちの一つである。ＰＭＯＳソース領域、その周
りのＮウエル領域、Ｐウエル領域（又はＰ型エピタキシ
ャル層）及びＮＭＯＳソース領域のシーケンスについて
検討する。このシーケンスの領域は、通常のバルクのＣ
ＭＯＳ設計において不可避的に発生し、且つそれはサイ
リスタを画定する。このサイリスタは、意図的に形成さ
れたものではないので「寄生」と呼ばれる。サイリスタ
は極めて低いオン抵抗を有するバイポーラ装置である。
サイリスタがターンオン（即ち「点火」）すると、それ
が最小の保持電流を引き出すことが可能である限りオン
状態を維持する。この挙動は集積回路においては極めて
不所望のものである。なぜならば、この様な寄生サイリ
スタが点火すると、集積回路を破壊する可能性があり
（過剰な電流を引き出すことにより）又は小型システム
のバッテリを迅速に放電させる可能性があり、又は単に
チップを「スタック」状態に止まらせ、電源を切り離す
まで使用不可能な状態とさせる場合があるからである。
【０００３】何れのサイリスタもＰＮＰトランジスタと
ＮＰＮトランジスタとの合体したものとして考えること
が可能であり、このモデルは寄生サイリスタの特性を解
析する上でしばしば便利な方法である。寄生サイリスタ
の利得はバイポーラトランジスタの利得の積に等しく、
従って何れかの寄生バイポーラトランジスタの利得を低
下させることは寄生サイリスタを抑制することに貢献す
る。（サイリスタはトリガされると低インピーダンスに
到達するが、それはトリガ動作を考える上でサイリスタ
の小信号「利得」を解析するのに有用であり、利得が低
いということは、サイリスタをトリガするのに必要とさ
れる入力エネルギが大きいことを意味している。電圧の
過渡的状態は常に存在するので、過渡的状態によるトリ
ガ動作に対するある程度の免疫性の余裕を与えることが
望ましい。）サイリスタの装置レベルの特性にアプロー
チする幾つかの方法が存在しており、即ち、保持電流を
増加させることが可能であるか又は点火電圧を増加させ
ることが可能であり、又は寄生バイポーラトランジスタ
の一方又は両方の利得を低下させることが可能であり、
又は寄生バイポーラトランジスタの一方又は両方をバイ
パスさせるために低抵抗のシャント用要素を付加するこ
とが可能である（従って、一方のトランジスタによって
駆動される電流は他方のベース電流として表われること
はない）。
【０００４】通常のＣＭＯＳ（又はバルク物質内に形成
されるほとんど全てのその他の電界効果トランジスタ）
における基本的な問題の別のものはパンチスルーであ
る。即ち、ソース／ドレイン境界周りの空乏領域が十分
に拡大して接触すると、電流がチャンネル領域をバイパ
スすることが可能となり、即ちソース及びドレインは基
本的に短絡されることとなる。
【０００５】ＭＯＳ処理技術における古い目標は、単に
逆バイアスした接合によるのではなく誘電体層によって
互いに分離されたトランジスタを製造することであっ
た。しかしながら、これを達成することは容易ではな
い。
【０００６】完全誘電体分離の利点の幾つかを得るため
の一つの方法は薄膜トランジスタによるものである。こ
の様なトランジスタはそれらのチャンネル領域を付着形
成した薄膜層（典型的に多結晶Ｓｉ又はＳｉＧｅ）内に
形成されるように製造される。薄膜トランジスタは完全
誘電体分離を与えるものであるが、典型的に、移動度が
低く且つ接合リーク電流が高いという欠点を有してい
る。
【０００７】絶縁体からなる層の上に単結晶シリコンか
らなる層を設けたシリコン・オン・絶縁体（ＳＯＩ）構
造が完全誘電体分離を可能とすることが長い間認識され
ている。１９７０年代以来、ＳＯＩに対する種々の技術
が提案されており、且つ多くの成功した結果が発表され
ているが、これらの技術の何れもが生産のために使用さ
れているものは残存していない。（最も近いアプローチ
は、ＲＣＡ社によって積極的に推進されたシリコン・オ
ン・サファイヤ技術であった。） しかしながら、１９８０年代に開発された新たなアプロ
ーチが１９９０年代半ばにおいて大量生産され始めた。
これは「ＳＩＭＯＸ」アプローチであり、それは未だに
単結晶であるシリコン下側に埋込み型の二酸化シリコン
層を形成するために高いドーズの酸素のイオン注入（次
いで著しいアニール）を使用するものである。このプロ
セスをどの様にして実施するかを示した多くの文献が発
表されている。例えば、Ｉｓｈｉｋａｗａ ｅｔ ａ
ｌ．「低エネルギＳＩＭＯＸにおける転位及びＳｉ島状
部の形成メカニズム（Ｆｏｒｍａｔｉｏｎ ｍａｃｈａ
ｎｉｓｍｓ ｏｆ ｄｉｓｌｏｃａｔｉｏｎ ａｎｄ
Ｓｉ ｉｓｌａｎｄ ｉｎｌｏｗ−ｅｎｅｒｇｙ ＳＩ
ＭＯＸ）」Ｂ９１物理研究における原子核装置及び方法
Ｂ５２０（１９９４）； Ｌｉ ｅｔ ａｌ．「低エネ
ルギＳＩＭＯＸ層に関するドーズ及びターゲット温度の
影響（ｅｆｆｅｃｔｓ ｏｆ ｄｏｓｅ ａｎｄ ｔａ
ｒｇｅｔ ｔｅｍｐｅｒａｔｕｒｅ ｏｎ ｌｏｗ ｅ
ｎｅｒｇｙＳＩＭＯＸ ｌａｙｅｒｓ）」１４０ジャー
ナル・オブ・エレクトロケミカル・ソサエティ１７８０
（１９９３）； Ｎｅｊｉｍ ｅｔ ａｌ．「低エネル
ギ酸素イオン注入による装置に値する薄膜ＳＩＭＯＸ構
成体の直接的形成（Ｄｉｒｅｃｔ ｆｏｒｍａｔｉｏｎ
ｏｆ ｄｅｖｉｃｅ ｗｏｒｔｈｙ ｔｈｉｎ ｆｉ
ｌｍ ｓｉｍｏｘ ｓｔｒｕｃｔｕｒｅｓ ｂｙ ｌｏ
ｗ ｅｎｅｒｇｙ ｏｘｙｇｅｎ ｉｍｐｌａｎｔａｔ
ｉｏｎ）」Ｂ８０−８１物理研究における原子核装置及
び方法Ｂ８２２（１９９３）； Ｌｉ ｅｔ ａｌ．
「低エネルギＳＩＭＯＸ層に関するドーズ及びターゲッ
ト温度の影響（Ｔｈｅ ｅｆｆｅｃｔｓｏｆ ｄｏｓｅ
ａｎｄ ｔａｒｇｅｔ ｔｅｍｐｅｒａｔｕｒｅ ｏ
ｎ ｌｏｗ ｅｎｅｒｇｙ ＳＩＭＯＸ ｌａｙｅｒ
ｓ）」シリコン・オン・絶縁体技術及び装置に関する第
５回国際シンポジウムのプロシーリングズ３６８（１９
９２）； Ｒｅｉｍｂｏｌｄ ｅｔ ａｌ．「１. ３ミ
クロンバルク技術と比較した１. ３ミクロンの部分的に
枯渇させたＳＩＭＯＸ ＳＯＩ技術のｎＭＯＳの経時的
解析（Ａｇｉｎｇ ａｎａｌｙｓｉｓ ｏｆ ｎＭＯＳ
ｏｆ ａ １．３−μｍ ｐａｒｔｉａｌｌｙ ｄｅ
ｐｌｅｔｅｄ ＳＩＭＯＸ ＳＯＩ ｔｅｃｈｎｏｌｏ
ｇｙ ｃｏｍｐａｒｉｓｏｎ ｗｉｔｈ ａ １．３−
μｍ ｂｕｌｋｔｅｃｈｎｏｌｏｇｙ）」４０ＩＥＥＥ
トランズアクションズ・オン・エレクトロン・デバイシ
ーズ３６４（１９９３）； Ｕｓａｍｉ ｅｔ ａｌ．
「深いレベルの過渡的分光測定によるボンディングシリ
コン・オン・絶縁体膜の評価（Ｅｖａｌｕａｔｉｏｎ
ｏｆ ｂｏｎｄｉｎｇ ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓ
ｕｌａｔｏｒ ｆｉｌｍｓ ｗｉｔｈ ｄｅｅｐ−ｌｅ
ｖｅｌ ｔｒａｎｓｉｅｎｔ ｓｐｅｃｔｒｏｓｃｏｐ
ｙ ｍｅａｓｕｒｅｍｅｎｔｓ）」Ｅ７５−ＣＩＥＩＣ
Ｅトランズアクションズ・オン・エレクトロニクス１０
４９（１９９２）； Ｔａｋａｏ ｅｔ ａｌ．「レー
ザ再結晶化ＰチャンネルＳＯＩ ＭＯＳＦＥＴを使用し
た低パワー及び高安定性ＳＲＡＭ技術（Ｌｏｗ−ｐｏｗ
ｅｒ ａｎｄ ｈｉｇｈ−ｓｔａｂｉｌｉｔｙ ＳＲＡ
Ｍ ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ ａ ｌａｓｅ
ｒ−ｒｅｃｒｙｓｔａｌｌｉｚｅｄ Ｐ−ｃｈａｎｎｅ
ｌＳＯＩ ＭＯＳＦＥＴ）」３９ＩＥＥＥトランズアク
ションズ・オン・エレクトロン・デバイシーズ２１４７
（１９９２）； Ｎａｋａｓｈｉｍａ ｅｔ ａｌ．
「低ドーズ酸素イオン注入により形成した埋込み酸化物
層（Ｂｕｒｉｅｄｏｘｉｄｅ ｌａｙｅｒｓ ｆｏｒｍ
ｅｄ ｂｙ ｌｏｗ−ｄｏｓｅ ｏｘｙｇｅｎ ｉｍｐ
ｌａｎｔａｔｉｏｎ）」７ジャーナル・オブ・マテリア
ルズ・リサーチ７８８（１９９２）； Ｂａｒｋｌｉｅ
ｅｔ ａｌ．「シリコン内への酸素のイオン注入によ
り形成した埋込み酸化物層におけるＥ′1中心（Ｅ′1
ｃｅｎｔｒｅｓ ｉｎ ｂｕｒｉｅｄ ｏｘｉｄｅ ｌ
ａｙｅｒｓ ｆｏｒｍｅｄｂｙ ｏｘｙｇｅｎ ｉｏｎ
ｉｍｐｌａｎｔａｔｉｏｎ ｉｎｔｏ ｓｉｌｉｃｏ
ｎ）」Ｂ６５物理研究における原子核装置及び方法Ｂ９
３（１９９２）；Ｂａｅ ｅｔ ａｌ．「ＳＩＭＯＸ
ＳＯＩの特性に関するアニーリング条件の影響（Ｔｈｅ
ｅｆｆｅｃｔｓ ｏｆ ａｎｎｅａｌｉｎｇ ｃｏｎ
ｄｉｔｉｏｎｓ ｏｎ ｔｈｅ ｃｈａｒａｃｔｅｒｉ
ｓｔｉｃｓ ｏｆ ＳＩＭＯＸ ＳＯＩ）」２８Ａジャ
ーナル・オブ・コーリアン・インスティトゥート・オブ
・テレマティックス・アンド・エレクトロニクス５４
（１９９１）； Ｖｉｓｉｔｓｅｒｎｇｔｒａｋｕｌ
ｅｔ ａｌ．「酸素をイオン注入したシリコン・オン・
絶縁体物質における欠陥の形成及び発展メカニズム（Ｍ
ｅｃｈａｎｉｓｍｓ ｏｆ ｄｅｆｅｃｔ ｆｏｒｍａ
ｔｉｏｎ ａｎｄ ｅｖｏｌｕｔｉｏｎ ｉｎｏｘｙｇ
ｅｎ ｉｍｐｌａｎｔｅｄ ｓｉｌｉｃｏｎ−ｏｎ−ｉ
ｎｓｕｌａｔｏｒ ｍａｔｅｒｉａｌ）」マイクロスコ
ピー・オブ・セミコンダクティング・マテリアルズ１９
８９、５５７； Ｌａｃｑｕｅｔ ｅｔ ａｌ．「室温
窒素イオン注入シリコン（ＳＯＩ）の紫外線反射（Ｕｌ
ｔｒａｖｉｏｌｅｔ ｒｅｆｌｅｃｔａｎｃｅ ｏｆ
ｒｏｏｍ ｔｅｍｐｅｒａｔｕｒｅｓ ｎｉｔｒｏｇｅ
ｎｉｍｐｌａｎｔｅｄ ｓｉｌｉｃｏｎ（ＳＯＩ））」
１９８９ＩＥＥＥＳＯＳ／ＳＯＩテクノロジコンフェラ
ンス、１１０； Ｆｅｃｈｎｅｒ ｅｔ ａｌ．「低欠
陥ＳＩＭＯＸ物質の物理的特性（Ｐｈｙｓｉｃａｌ ｃ
ｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｌｏｗ ｄｅ
ｆｅｃｔ ｓｉｎｏｘ ｍａｔｅｒｉａｌｓ）」１９８
９ＩＥＥＥＳＯＳ／ＳＯＩテクノロジコンフェレンス、
７０； Ｄｅ Ｖｅｉｒｍａｎ ｅｔ ａｌ．「高ドー
ズ酸素イオン注入シリコンにおける欠陥（Ｄｅｆｅｃｔ
ｓ ｉｎ ｈｉｇｈ−ｄｏｓｅ ｏｘｙｇｅｎ ｉｍｐ
ｌａｎｔｅｄ ｓｉｌｉｃｏｎ）」３８−４１マテリア
ルズ・サイエンス・フォラム２０７（１９８９）； Ｃ
ｒｉｓｔｏｌｏｖｅａｎｕ「ＳＩＭＯＸ物質及び集積化
装置の電気的評価（Ｅｌｅｃｔｒｉｃａｌ ｅｖａｌｕ
ａｔｉｏｎ ｏｆ ＳＩＭＯＸ ｎａｔｅｒｉａｌ ａ
ｎｄ ｉｎｔｅｇｒａｔｅｄ ｄｅｖｉｃｅｓ）」半導
体におけるシリコン・オン・絶縁体及び埋込み金属、３
３５（Ｓｔｕｒｍ ｅｔ ａｌ．編、１９８８）； Ｓ
ｃａｎｌｏｎ ｅｔ ａｌ．「ＳＩＭＯＸ埋込み酸化物
層内への低温０−１８注入により誘発された酸素ノード
変化に対する証拠（Ｅｖｉｄｅｎｃｅ ｆｏｒ ｏｘｙ
ｇｅｎ ｃｏｎｃｅｎｔｒａｔｉｏｎ ｃｈａｎｇｅｓ
ｉｎｄｕｃｅｄ ｂｙ ｌｏｗ−ｔｅｍｐｅｒａｔｕ
ｒｅ ０−１８ ｉｍｐｌａｎｔａｔｉｏｎ ｉｎｔｏ
ａ ＳＩＭＯＸ ｂｕｒｉｅｄ−ｏｘｉｄｅ ｌａｙ
ｅｒ）」半導体におけるシリコン・オン・絶縁体及び埋
込み金属、１４１（Ｓｔｕｒｍ ｅｔ ａｌ．編、１９
８８）； Ｄｅ Ｖｅｉｒｍａｎ ｅｔ ａｌ．「ＳＩ
ＭＯＸ構造のＨＶＥＭ及び電気的特性（ＨＶＥＭ ａｎ
ｄ ｅｌｅｃｔｒｉｃａｌ ｃｈａｒａｃｔｅｒｉｓａ
ｔｉｏｎ ｏｆ ＳＩＭＯＸ ｓｔｒｕｃｔｕｒｅ
ｓ）」半導体におけるシリコン・オン・絶縁体及び埋込
み金属、１２９（Ｓｔｕｒｍ ｅｔ ａｌ．編、１９８
８）； Ｎｉｅｈ ｅｔ ａｌ．「ＭｅＶ酸素注入シリ
コンにおける埋込み酸化物の形成（Ｆｏｒｍａｔｉｏｎ
ｏｆ ｂｕｒｉｅｄ ｏｘｉｄｅ ｉｎ ＭｅＶ ｏ
ｘｙｇｅｎ ｉｍｐｌａｎｔｅｄ ｓｉｌｉｃｏｎ）」
半導体におけるシリコン・オン・絶縁体及び埋込み金
属、７３（Ｓｔｕｒｍ ｅｔ ａｌ．編、１９８８）；
Ｓｉｏｓｈａｎｓｉ ｅｔ ａｌ．「臨界温度以下のＳ
ＩＭＯＸウエハの処理（Ｐｒｏｃｅｓｓｉｎｇ ＳＩＭ
ＯＸ ｗａｆｅｒ ｂｅｌｏｗ ｔｈｅ ｃｒｙｔｉｃ
ａｌ ｔｅｍｐｅｒａｔｕｒｅ）」半導体におけるシリ
コン・オン・絶縁体及び埋込み金属、６７（Ｓｔｕｒｍ
ｅｔ ａｌ．編、１９８８）； Ｓｔｏｅｍｅｎａｓ
「高ドーズ酸素注入によって得られた絶縁体上のシリコ
ン、微細構造及び形成メカニズム（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ Ｏｂｔａｉｎｅｄ ｂｙ Ｈ
ｉｇｈ Ｄｏｓｅ Ｏｘｙｇｅｎ Ｉｍｐｌａｎｔａｔ
ｉｏｎ， Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ， ａｎｄ
Ｆｏｒｍａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ）」１４２ジ
ャーナル・オブ・エレクトロケミカル・ソサエティ１２
４８（１９９５）； Ａｕｂｅｒｔｏｎ−Ｈｅｒｖ ｅ
ｔ ａｌ．「低パワーＬＳＩ用ＳＯＩ基板（ＳＯＩ ｓ
ｕｂｓｔｒａｔｅｓ ｆｏｒ ｌｏｗ−ｐｏｗｅｒ Ｌ
ＳＩｓ）」ソリッド・ステート・テクノロジ、１９９５
年３月、８７。これらの文献の全て及びそれらの中にお
いて引用されている文献の全ては引用によって本明細書
に導入する。注意すべきことであるが、これらの研究の
うちの幾つかは、埋込み誘電体層を形成するために酸素
ではなく窒素のイオン注入を使用することが可能である
ことを示している。
【０００８】
【発明が解決しようとする課題】薄膜ＭＯＳトランジス
タの製造における基本的な目標のうちの一つは、デバイ
スとデバイスとの間の分離と共に単結晶シリコン内に製
造されたＭＯＳトランジスタの性能を得ることである。
従って、本発明は、これら二つの目標を達成することの
可能な誘電体によって分離された薄膜ＭＯＳトランジス
タ及びその他の装置を製造することを可能とする方法を
提供することである。更に、本発明は、ソース／ドレイ
ン領域及びチャンネル領域を下側に存在するシリコンか
ら完全に誘電体によって分離したＣＭＯＳ装置及びその
製造方法を提供することを目的とする。ソース／ドレイ
ン領域はポリシリコンとすることが可能であり、又は単
結晶物質へ再結晶化させることが可能である。
【０００９】
【課題を解決するための手段】本発明によれば、単結晶
チャンネル領域及びソース／ドレイン領域が基板から誘
電体によって分離されている半導体装置及びその製造方
法を提供している。基板はチャンネル領域の成長又は再
結晶化のための結晶格子を画定しているが、その後に、
完全な誘電体分離を形成する埋込み酸化物層を形成する
酸素のイオン注入によりチャンネル領域から分離され
る。このことは、完全に誘電体によって分離された構成
体を与え、従って接合スパイキング又はラッチアップが
発生する可能性は皆無である。
【００１０】本発明によれば、ソース及びドレインがポ
リシリコンから形成され且つチャンネル領域が単結晶シ
リコンから形成されたＭＯＳトランジスタを形成するこ
とが可能である。この様にして形成したＭＯＳトランジ
スタのチャンネル領域は基板と共通している。しかしな
がら、高ドーズの酸素をイオン注入し、次いで適切なア
ニールステップを行うことによって、二酸化シリコン層
が形成され、それはシリコンチャンネル領域を下側に存
在する基板から分離させる。
【００１１】この技術は、単結晶シリコンの領域内に接
合を有するダイオード及びラテラルバイポーラトランジ
スタを製造するために使用することも可能である。（バ
イポーラトランジスタにおいては、装置がラテラルであ
るという場合には、そのベース領域も単結晶シリコンか
ら形成される。） 本発明技術は、誘電体分離を得るために酸素のイオン注
入を使用する従来のＳＩＭＯＸ技術とは著しく異なって
いる。本発明技術においては、酸素のイオン注入ステッ
プに続いてアニールされねばならないチップ面積の百分
率は比較的低い（第一ポリシリコン層を付着形成する直
前に露出されたシリコンを有する面積のみ）。この再結
晶化を必要とする面積が減少されているということは、
チップが意図した通りに動作する可能性が増加される。
【００１２】本発明技術はディスクリートな装置、集積
回路及びパワー集積回路を製造する種々の処理シーケン
スと結合させることが可能である。本発明の特徴及び利
点としては以下にあげるようなものがある。
【００１３】（１）本発明の構成は、本体とソース及び
ドレインの両方との間の容量を減少させる。
【００１４】（２）拡散ソース／ドレイン領域間の間隔
を減少させることが可能である。なぜならば、これらの
拡散領域はポリシリコン内にあり且つエッチングによっ
て横方向に分離させることが可能だからである。
【００１５】（３）ソース／ドレイン領域を貫通するコ
ンタクトスパイクの発生はもはや懸念事項ではない。な
ぜならば、全てのソース／ドレイン領域はその下側に誘
電体層を有しているからである。
【００１６】（４）ラッチアップ発生の危険性が減少さ
れている。なぜならば、ソース／ドレイン拡散部は本体
領域と接触していないからである。
【００１７】（５）本発明の構成を与えるために使用さ
れる処理ステップは例えばＢｉＣＭＯＳ技術などのより
複雑な処理シーケンス内に含ませることが可能である。
（６）本発明の基本的な構成は、ＮＭＯＳ、ＰＭＯＳ、
ＣＭＯＳ、ＤＭＯＳ、ＪＦＥＴなどの多様な技術におい
て使用することが可能である。
【００１８】注意すべきことであるが、活性領域を画定
する酸化膜の端部は第二ポリシリコン層におけるゲート
に対して自己整合されていない。このことは付加的な設
計パラメータを導入する。例えば、第二ポリシリコンゲ
ートを結晶シリコン領域の幅を画定する酸化膜開口より
も幅広のものとさせることによって、一層軽度にドープ
したシリコンの領域を発生させることの可能な程度のア
ンダーラップ即ち下側の重なり合いが得られ、ドーピン
グはドレインからチャンネルへ行くに従って一層軽度と
なる横方向拡散によって決定され、従って自動的に軽度
にドープしたドレイン分布を与えホットキャリア効果を
減少させる。この種類の操作は従来の側壁酸化膜によっ
て画定されるＬＤＤ領域と結合して使用するか、又は従
来の二重拡散グレイディド（傾斜型）ドレイン（燐と砒
素の差動的拡散によって形成される）と結合させること
も可能である。従来のＬＤＤ及びグレイディドドレイン
技術と異なり、本発明の技術によればトランジスタにお
ける非対称性を可能としており、即ちソース領域とドレ
イン領域とは正確に同一の形状を有することは必要では
ない。従って、ドレイン境界の輪郭はソース側に直列抵
抗を付加することなしに最適化させることが可能であ
る。
【００１９】単結晶シリコン領域の寸法を決定するため
に使用される酸化膜の厚さは臨界的なものではない。従
って、この酸化膜の厚さはその他の考慮事項によって決
定することが可能である。例えば、スマートパワープロ
セスにおいては、酸化物層はＶＤＭＯＳ又はＬＤＭＯＳ
高電圧及び／又は高電流トランジスタのゲート酸化膜に
使用することが可能である。
【００２０】一実施形態においては、本発明の装置構成
はＣＭＯＳ集積回路における装置タイプの単に一つのタ
イプに対して使用することが可能である。例えば、ポリ
１／エピタキシャル層においてＮＭＯＳ装置ではなくＰ
ＭＯＳ装置を形成することによって、ＮＭＯＳ及びＰＭ
ＯＳ装置を実際に互いにオーバーラップ即ち重ね合わせ
ることが可能である。（基板からＰＭＯＳ装置を取除く
ことはラッチアップを防止するのに十分である。）従っ
て、このことは密度即ち集積度において著しい利点を与
えている。
【００２１】コンタクトの不整合に対する公差が改善さ
れていることによって密度即ち集積度におけるさらなる
利点が与えられている。従来の構成においては、活性区
域に対するコンタクトの不整合はフィールド酸化膜の角
部を貫通してエッチングし、チャンネルストップ拡散部
を露出させる場合がある（従って、短絡回路を発生する
可能性がある）。同様に、活性区域上のポリシリコンへ
のコンタクトが不整合であるとソース／ドレイン領域へ
コンタクトする場合がある。通常、この様な不都合が発
生する蓋然性が妥当な程度にないものとさせるために設
計基準が選択されるが、本発明はこの様な設計基準を緩
和することを可能としている（従って、密度即ち集積度
及び／又は歩留りを改善している）。
【００２２】現在好適な実施例においては、結晶性の物
質が成長される箇所においてアパーチャを画定するため
に使用される酸化膜はそれ自身フィールド酸化膜ではな
く、Ｐウエル領域及びＮウエル領域のマージンを被覆す
るＬＯＣＯＳフィールド酸化膜と結合して使用される。
一方、フィールド分離のための種々のその他の技術を使
用することが可能であり、又はフィールド酸化膜を除去
することも可能な場合がある（寄生トランジスタがター
ンオンしないように公知の公式に従ってオンチップ電
圧、ポリシリコンライン下側の誘電体厚さ、及びポリシ
リコンライン下側の基板ドーピングが結合される場
合）。
【００２３】更に別の実施例においては、同一の処理の
流れを自己整合型チャンネルストップイオン注入を行う
ために使用することが可能である。これを行うために、
ポリ２即ち第二ポリシリコン層におけるゲート構成体を
所定位置に構成した後に、チャンネルストップ用のイオ
ン注入を実施する（その場合のエネルギは酸化膜の厚さ
を貫通するように選択される）。チャンネルストップ拡
散部の所望の横方向間隔に依存して、このイオン注入は
ゲート上の側壁スペーサと共に又はなしで実施すること
が可能である。この技術は従来の「厚いフィールド酸化
膜」を全く使用しないプロセスに向けての重要なさらな
るステップを提供している。この様なプロセスはトポグ
ラフィ即ち地形的特徴を減少させ、埋込み層の拡散長さ
を減少させ、且つ処理の複雑さを減少させるという重要
な利点を提供することが可能である。
【００２４】
【発明の実施の形態】図１は単結晶基板１００内にＮウ
エル１０２及びＰウエル１０４を形成した後のＣＭＯＳ
装置構成体の一例を概略的に示してある。図２はＬＯＣ
ＯＳフィールド酸化膜２２０（酸化膜／窒化膜スタック
２２１を使用してパターン形成させたもの）を成長させ
て活性区域２１０Ａ及び２１０Ｂ（それぞれ、ＰＭＯＳ
装置及びＮＭＯＳ装置用）を画定した後の図１の構成体
を概略的に示している。
【００２５】図３は図２の構成体に対して、薄い酸化膜
２２２を活性区域２１０の上に成長させ且つパターン形
成して活性区域２１０Ａ及び２１０Ｂ内にチャンネル区
域３１０Ａ及び３１０Ｂを露出させた状態を概略的に示
している。（これは非標準的なステップであり、且つこ
れらのチャンネル区域の重要性については図４を参照す
ることにより明らかとなる。） 図４は図３の構成体に対して、真性シリコンを付着形成
（例えば、９００℃において１０００Åの厚さ）した後
の状態を概略的に示している。（一方、この層の厚さは
４００乃至４０００Åの範囲内のものとすることが可能
であり、且つ付着温度は８００乃至１０００℃の範囲内
のものとすることが可能である。）（このステップの前
にクリーニングステップがあることは勿論である）この
ステップはチャンネル領域３１０Ａ又は３１０Ｂの上に
単結晶シリコンからなる薄い層４１０Ａ又は４１０Ｂを
エピタキシャル的に付着形成させ、且つその他の箇所に
おいては多結晶シリコン４１２（「ポリ１」）を付着形
成させる。
【００２６】図４Ａは図４の構成体に対して、酸素をイ
オン注入してチャンネル位置３１０Ａ及び３１０Ｂの下
側に浅い埋込み酸化物層４９９を形成した状態を概略的
に示してある。これは、好適には、低ドーズのイオン注
入（例えば、約１乃至約３×１０17／ｃｍ-2の範囲内）
と、それに続く比較的短く且つ低温度でのアニール（例
えば、９００℃で３０分間）を行うものである。この点
に関して、Ｖｅｎａｂｌｅｓ ｅｔ ａｌ．「逐次的酸
素イオン注入及び低温アニールにより製造された低転位
密度シリコン・オン・絶縁体物質（Ｌｏｗ−ｄｉｓｌｏ
ｃａｔｉｏｎ−ｄｅｎｓｉｔｙ ｓｉｌｉｃｏｎ−ｏｎ
−ｉｎｓｕｌａｔｏｒ ｍａｔｅｒｉａｌ ｐｒｏｄｕ
ｃｅｄ ｂｙ ｓｅｑｕｅｎｔｉａｌ ｏｘｙｇｅｎ
ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ ｌｏｗ−ｔｅｍｐ
ｅｒａｔｕｒｅ ａｎｎｅａｌｉｎｇ）」６０アプライ
ド・フィジックス・レターズ３１４７−９（１９９２）
の文献を参照するとよい。このイオン注入はこの文献に
記載されているように高温条件下においてオプション
（且つ効果的）に実施される。
【００２７】図５は図４Ａの構成体に対して、薄いゲー
ト酸化膜４２０を成長させ且つ第二ポリシリコン層４３
０を付着形成した後の状態を概略的に示している。ゲー
ト酸化膜４２０は単結晶チャンネル領域４１０上に例え
ば１００Åの厚さに成長させることが可能であり、且
つ、典型的に、多結晶部分４１２上において僅かに一層
厚く且つ粗雑である。次いで、第二ポリシリコン層４３
０（「ポリ２」）を例えば３５００Åの厚さに付着形成
させる。
【００２８】図６は図５の構成体に対して、ポリ２層を
パターン形成して特にＰＭＯＳゲート部分４３０Ａ及び
ＮＭＯＳゲート部分４３０Ｂを含む構成体を形成した状
態を概略的に示している。この時点において（又は、オ
プションとして、ソース／ドレインイオン注入の後に）
オプションとしてのサリサイドステップを実施して、ポ
リ１領域４１２のシート抵抗を減少させることが可能で
ある（即ち、領域４１２をシリサイドで冠着させる）。
【００２９】図７は図６の構成体に対して、二つのさら
なる処理ステップを実施する期間中における状態を概略
的に示している。即ち、Ｎウエル１０２上の区域に対し
て浅く高度の注入（例えば３０ＫｅＶにおける１０16／
ｃｍ-2のＢＦ2 -）においてＰ型ドーパントを付与し、且
つＰウエル１０４上の区域に対して浅い高度の注入（例
えば２０ＫｅＶにおいての５×１０15／ｃｍ-2のＡ
ｓ+）においてＮ型ドーパントを付与する。注意すべき
ことであるが、これらの注入物はポリ１領域４１２のあ
る部分をＮ＋にドープし且つその他の領域をＰ＋にドー
プさせる。ポリ２層は、Ｎ＋ポリ１からＰ＋ポリへの短
い接続を与えるために使用することが可能である（特
に、上述したようにサリサイドステップを実施する場
合）。
【００３０】ポリ２層もこのイオン注入によってドーピ
ングされる。ドーズを適宜選択することによって、第二
ポリシリコン層をＮＭＯＳチャンネル領域４１０Ｂ上方
においてＮ＋へドープさせ、且つＰＭＯＳチャンネル領
域４１０Ａの上方をＰ＋へドーピングさせることが可能
である。このことは、主にＶＬＳＩ ＰＭＯＳ装置をし
て埋込みチャンネルをゆうさしめる仕事関数差を取除
く。オプションとして、ソース／ドレインアンダーラッ
プを調節するためにポリ２層上に側壁スペーサを形成す
ることが可能である。
【００３１】図８は簡単な酸化（ポリ１及びポリ２層を
密封するため）及び層間誘電体８１０の付着形成（例え
ば、ＴＥＯＳ付着酸化物上にＢＰＳＧ）の最終的ステッ
プの後の構成を概略的に示している。
【００３２】次いで、コンタクト孔の形成、パターン形
成した金属層の形成、保護オーバーコートの形成、及び
ボンドパッド位置を露出させるためのパターン形成など
の処理を継続して行う。オプションとして、このプロセ
スに対して第三のポリシリコン層を付加させることが可
能である。オプションとして、当業者にとって公知の技
術を使用して二つ又はそれ以上のメタリゼーション層を
使用することが可能である。
【００３３】本発明の１側面によれば、集積回路装置の
製造方法が提供され、それは、実質的にモノリシックな
半導体物質を用意し；前記物質の表面の一部をパターン
形成した誘電体層で被覆し、前記パターン形成した誘電
体層は前記物質をトランジスタチャンネル位置において
露出させたままとし、前記トランジスタチャンネル位置
上において単結晶半導体物質として且つその他の箇所に
おいては多結晶半導体物質として付加的な半導体物質を
形成し、前記半導体物質は前記パターン形成した誘電体
層の厚さより大きな厚さに形成し、チャンネル領域内に
埋込み誘電体層を形成するエネルギにおいて酸化用核種
をイオン注入し、且つ前記付加的な物質をパターン形成
してパターン形成した薄膜層を形成し、且つ前記付加的
な物質の上にゲート誘電体を形成し；前記ゲート誘電体
上に付加的なパターン形成した導電性薄膜層を形成し；
前記付加的なパターン形成した導電性薄膜層によって露
出されている箇所において前記付加的な物質内に所望の
導電型のドーパントをイオン注入する；上記各ステップ
を有しており、その場合に、前記付加的なパターン形成
した導電性薄膜層下側の前記付加的な物質の単結晶部分
がトランジスタチャンネル領域を形成し、且つ前記付加
的な物質の多結晶部分がそれに隣接したソース領域及び
ドレイン領域を与えるものである。
【００３４】本発明の別の側面によれば、集積回路装置
の製造方法が提供され、それは、実質的にモノリシック
な半導体物質を用意し；トランジスタチャンネル位置に
おいて前記モノリシックな本体を露出させたままとさせ
るパターン形成した誘電体層で前記物質の表面の一部を
被覆し；前記トランジスタチャンネル位置における前記
モノリシック本体上においてはエピタキシャル的に一致
した単結晶半導体物質として且つその他の箇所において
は多結晶半導体物質として全体的に付加的な半導体物質
を付着形成し、前記半導体物質は前記パターン形成した
誘電体層の厚さより大きな厚さに形成し；チャンネル領
域内に埋込み誘電体層を形成するエネルギにおいて酸化
用核種をイオン注入し、且つ前記付加的な物質をパター
ン形成してパターン形成した薄膜層を形成し、且つ前記
付加的な物質上にゲート誘電体を形成し；前記ゲート誘
電体上に多結晶半導体物質を有する付加的なパターン形
成した導電性薄膜層を形成し；前記付加的なパターン形
成した導電性薄膜層によって露出されている箇所におい
て前記付加的な物質内に所望の導電型のドーパントをイ
オン注入する；上記各ステップを有しており、その場合
に前記付加的なパターン形成した導電性薄膜層下側の前
記付加的な物質の単結晶部分がトランジスタチャンネル
領域を形成し、且つ前記付加的な物質の多結晶部分がそ
れに隣接したソース領域及びドレイン領域を与えるもの
である。
【００３５】本発明の別の側面によれば、ＣＭＯＳ集積
回路装置の製造方法が提供され、それは、少なくとも１
個の第一導電型表面領域と少なくとも１個の第二導電型
表面領域とを具備しており少なくとも一つの半導体物質
からなる実質的にモノリシックな本体を有する基板を用
意し；前記モノリシック本体の表面の一部をパターン形
成した誘電体層で被覆し、前記パターン形成した誘電体
層は前記モノリシックな本体をトランジスタチャンネル
位置において露出させたままとさせ；前記トランジスタ
チャンネル位置における前記モノリシックな本体上にお
いては単結晶半導体物質として且つその他の箇所におい
ては多結晶半導体物質として付加的な半導体物質を形成
し、前記付加的な物質は前記パターン形成した誘電体層
の厚さより大きな厚さに形成し；チャンネル領域内にお
いて埋込み誘電体層を形成するエネルギにおいて酸化用
核種をイオン注入し、且つ前記付加的な物質をパターン
形成してパターン形成した薄膜層を形成し、且つ前記付
加的な物質上にゲート誘電体を形成し；前記ゲート誘電
体上に付加的なパターン形成した導電性薄膜層を形成
し；前記本体の前記第二導電型領域の位置の上に第一導
電型ドーパントをイオン注入し且つ前記本体の前記第一
導電型領域の位置の上に第二導電型ドーパントをイオン
注入して前記付加的なパターン形成した導電性薄膜層に
よって露出されている箇所において前記付加的な物質を
ドーピングする；上記各ステップを有しており、その場
合に前記付加的なパターン形成した導電性薄膜層下側の
前記付加的な物質の単結晶部分がトランジスタチャンネ
ル領域を形成し、且つ前記付加的な物質の多結晶部分が
それに隣接したソース領域及びドレイン領域を与えるも
のである。
【００３６】本発明の別の側面によれば、集積回路電界
効果トランジスタ構成体が提供され、それは、単結晶半
導体チャンネル領域；前記チャンネル領域へ容量結合さ
れている導電性ゲート；前記チャンネル領域の下側に位
置しており且つそれとエピタキシャル的に連続している
単結晶半導体本体領域；前記チャンネル領域の対向する
側部に横方向に隣接しており且つ各々がそこから連続的
に延在している第一及び第二多結晶半導体ソース／ドレ
イン領域；前記ソース／ドレイン領域の下側に位置して
いるが前記チャンネル領域の下側には位置していない第
一パターン形成誘電体層、前記パターン形成誘電体層は
前記半導体ソース／ドレイン領域よりも一層薄く；前記
チャンネル領域の下側に存在しており且つ前記第一パタ
ーン形成誘電体層よりも一層薄い第二パターン形成誘電
体層、を有している。
【００３７】当業者によって理解されるように、本発明
概念は多数の適用場面に対して変形及び修正することが
可能であり、従って本発明の技術的範囲は上述した特定
の実施例の何れかに限定されるべきものではない。例え
ば、当業者に明らかなように、図示した特定の回路構成
に対してその他の回路要素を付加したり又は置換したり
することが可能である。
【００３８】オプションとして、ソース／ドレインイオ
ン注入は、ＬＤＤ領域を形成するために従来行われてい
たように、Ｎ＋注入の自己整合型マスクのために側壁誘
電体を使用して、二つのステップからなるプロセスとし
て実施することが可能である。
【００３９】別の例として、従来のフィールド酸化膜２
２０は所望により削除することが可能である。なぜなら
ば、活性装置は基板へ接続されていないので、基板内の
導通は問題ではないからである。しかしながら、この酸
化膜は容量及び欠陥を減少させる上で利点を与える。
【００４０】別の例としては、高度の酸素イオン注入は
完全にパターン形成しないものとする必要はなく、オプ
ションとして、酸化物又は窒化物のハードマスクを使用
してパターン形成することが可能である。
【００４１】別の例としては、チャンネル端部において
酸化膜をパターン形成するエッチングは、所望により、
垂直でないような端部の輪郭を与えるように調整するこ
とが可能である。
【００４２】別の例としては、横方向エピタキシャル成
長が酸化膜上に結晶性の物質を生成する距離を変化させ
るためにアニール条件を容易に調節することが可能であ
る。別の例としては、チャンネルに対して垂直な第一ポ
リシリコン層の横方向延長部を使用してトランジスタに
対するバックバイアス（本体）接続部を与えることが可
能である。
【００４３】別の例としては、上述した実施例ではＰウ
エル１０４及びＮウエル１０２を使用しているが、これ
らは実際には単にバックバイアスを与えるためのものに
過ぎない（埋込み酸化膜４９９を介しての静電結合に起
因する）。これらのウエルの両方を使用することは必ず
しも必要ではない。なぜならば、一方のドーピングは基
板によって与えることが可能であるからである。しかし
ながら、Ｎウエル、Ｐウエル、又はツインタブプロセス
の選択は全く関係がないことを明らかにするために両方
のウエルが図示されている。背面側コンタクトは、通
常、基板電圧を画定するが、ウエルへのコンタクトを形
成することは必ずしも必要ではない（なぜならば、基板
に関してその接合部のビルトイン電圧に自己バイアスす
るからである）。
【００４４】別の例としては、同一のプロセスでラテラ
ルＮＰＮ及びＰＮＰトランジスタを容易に製造すること
が可能である。
【００４５】別の例としては、他の装置に対して所望さ
れる場合には、バルクのシリコンに対して酸化膜を貫通
するコンタクトを刻設するためにパターン形成したエッ
チングを使用することが可能である。
【００４６】別の例としては、パッド酸化膜上において
窒化物層をパターン形成し、所望により選択的酸化及び
酸化膜イオン注入を与えることが可能である。
【００４７】例えば、代替的に及びより好ましいという
わけではないが、レーザ又は電子ビームアニール再結晶
化方法によってここに開示した構成体を得ることも可能
である。
【００４８】別の例としては、本明細書に開示したエピ
タキシャル部分をトランジスタにのみ使用することが必
要というわけではないことに注意すべきである。ゲート
酸化膜はエピタキシャル部分の上側に存在するので、こ
れらの部分はＭＯＳコンデンサ用にも使用される。
【００４９】それは、カウンタドープ又は従来のＣＭＯ
Ｓプロセスから適合させたその他のマスク節約技術にも
使用することが可能である。
【００５０】更に、埋込み酸化物層の代わりに埋込み窒
化物層を形成するために酸素の代わりに窒素をイオン注
入することも可能である。更に、埋込みＳｉ／ＳｉＣ層
を形成するために炭素をイオン注入することも可能であ
り、そのより幅広のバンドギャップ及び高い欠陥密度は
導通を禁止する。
【００５１】ポリ１をドーピングするＰ＋及びＮ＋注入
を行うと、ポリ１の一部をドーピングさせないままとさ
せるためにマスキングをオプションによって調整するこ
とが可能である。この様な真性物質は非常に高いシート
抵抗を有しており、且つ多様な目的（ＣＭＯＳ構成にお
いてさえも）例えばパワーオン状態の画定、低パワー分
圧器チェーンの供給、非常に低いパワー回路における電
源降下、且つラドハード（ｒａｄ−ｈａｒｄ）ゲート
（ＣＭＯＳラッチの二つのノードの間に介在させて抵抗
を使用するもの）のために使用することが可能である。
【００５２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図２】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図３】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図４】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図４Ａ】 本発明方法に基づいて集積回路装置を製造
する１段階における状態を示した概略断面図。
【図５】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図６】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図７】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【図８】 本発明方法に基づいて集積回路装置を製造す
る１段階における状態を示した概略断面図。
【符号の説明】
１００ 基板 １０２ Ｎウエル １０４ Ｐウエル ２１０Ａ，２１０Ｂ 活性区域 ２２０ ＬＯＣＯＳフィールド酸化膜 ２２１ 酸化膜／窒化膜スタック ２２２ 薄い酸化膜 ３１０Ａ，３１０Ｂ チャンネル区域 ４１２ 多結晶シリコン（「ポリ１」） ４２０ ゲート酸化膜 ４３０ 第二ポリシリコン層（「ポリ２」） ４３０Ａ ＰＭＯＳゲート部分 ４３０Ｂ ＮＭＯＳゲート部分 ４９９ 浅い埋込み酸化物層

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 集積回路装置の製造方法において、
    （ａ）実質的にモノリシックな半導体物質を用意し、
    （ｂ）前記物質の表面の一部をパターン形成した誘電体
    層で被覆し、前記パターン形成した誘電体層は前記物質
    をトランジスタチャンネル位置において露出させたまま
    とし、（ｃ）前記トランジスタチャンネル位置の上に単
    結晶半導体物質として且つその他の箇所においては多結
    晶半導体物質として付加的な半導体物質を形成し、前記
    半導体物質は前記パターン形成した誘電体層の厚さより
    も大きな厚さへ形成し、（ｄ）チャンネル領域内に埋込
    み誘電体層を形成するエネルギにおいて酸化用核種をイ
    オン注入し、且つ前記付加的な物質をパターン形成して
    パターン形成した薄膜層を形成し、且つ前記付加的な物
    質上にゲート誘電体を形成し、（ｅ）前記ゲート誘電体
    の上に付加的なパターン形成した導電性薄膜層を形成
    し、（ｆ）前記付加的なパターン形成した導電性薄膜層
    によって露出されている箇所において前記付加的な物質
    内に所望の導電型のドーパントをイオン注入する、上記
    各ステップを有しており、前記付加的なパターン形成し
    た導電性薄膜層下側の前記付加的な物質の単結晶部分が
    トランジスタチャンネル領域を形成し、且つ前記付加的
    な物質の多結晶部分がそれと隣接したソース領域及びド
    レイン領域を与えることを特徴とする方法。
  2. 【請求項２】 請求項１において、前記半導体物質がシ
    リコンであることを特徴とする方法。
  3. 【請求項３】 請求項１において、前記酸化用核種が酸
    素であることを特徴とする方法。
  4. 【請求項４】 請求項１において、前記酸化用核種が窒
    素であることを特徴とする方法。
  5. 【請求項５】 請求項１において、前記酸化用核種を１
    ０18／ｃｍ-2未満のドーズでイオン注入することを特徴
    とする方法。
  6. 【請求項６】 請求項１において、前記酸化用核種を約
    １乃至約３×１０17／ｃｍ-2の範囲内のドーズでイオン
    注入することを特徴とする方法。
  7. 【請求項７】 請求項１において、前記酸化用核種を、
    前記イオン注入ステップの後に、１１００℃未満のピー
    ク温度でアニールすることを特徴とする方法。
  8. 【請求項８】 請求項１において、前記酸化用核種を、
    前記イオン注入ステップの後に、１１００℃未満のピー
    ク温度において、且つ１時間未満の９００℃を超えるも
    のを包含する全アニール時間の間アニールすることを特
    徴とする方法。
  9. 【請求項９】 請求項１において、前記埋込み誘電体層
    が連続的に前記チャンネル領域下側を延在して前記パタ
    ーン形成した誘電体層と連結し、その際に前記チャンネ
    ル領域の完全な誘電体分離を与えていることを特徴とす
    る方法。
  10. 【請求項１０】 請求項１において、前記パターン形成
    した誘電体層及び前記ゲート誘電体の両方が二酸化シリ
    コンから構成されることを特徴とする方法。
  11. 【請求項１１】 請求項１において、前記イオン注入ス
    テップ（ｆ）の前に前記付加的なパターン形成した導電
    性薄膜層の上に側壁スペーサを形成する付加的なステッ
    プを有することを特徴とする方法。
  12. 【請求項１２】 請求項１において、更に、前記形成す
    るステップ（ｅ）の前に前記付加的な半導体物質をドー
    ピングする付加的なステップを有することを特徴とする
    方法。
  13. 【請求項１３】 請求項１において、更に、前記被覆す
    るステップ（ｂ）の前に少なくとも一つの第一導電型表
    面領域及び少なくとも一つの第二導電型表面領域を形成
    する付加的なステップを有することを特徴とする方法。
  14. 【請求項１４】 請求項１において、更に、前記被覆ス
    テップ（ｂ）の前に、前記パターン形成した誘電体層よ
    り２倍を超えた厚さのパターン形成した厚いフィールド
    誘電体領域を形成する付加的なステップを有することを
    特徴とする方法。
  15. 【請求項１５】 請求項１において、前記付加的なパタ
    ーン形成した導電性薄膜層が多結晶半導体物質を有する
    ことを特徴とする方法。
  16. 【請求項１６】 集積回路装置を製造する方法におい
    て、（ａ）実質的にモノリシックな半導体物質を用意
    し、（ｂ）トランジスタチャンネル位置において前記モ
    ノリシックな本体を露出させたままとするパターン形成
    した誘電体層で前記物質の表面の一部を被覆し、（ｃ）
    前記トランジスタチャンネル位置において前記モノリシ
    ックな本体上においてエピタキシャル的に一致した単結
    晶半導体物質として且つその他の箇所においては多結晶
    半導体物質として全体的に付加的な半導体物質を付着形
    成し、前記半導体物質は前記パターン形成した誘電体層
    の厚さより大きな厚さに形成し、（ｄ）チャンネル領域
    内に埋込み誘電体層を形成するエネルギにおいて酸化用
    核種をイオン注入し、且つ前記付加的な物質をパターン
    形成してパターン形成した薄膜層を形成し、且つ前記付
    加的な物質の上にゲート誘電体を形成し、（ｅ）前記ゲ
    ート誘電体上に多結晶半導体物質を有する付加的なパタ
    ーン形成した導電性薄膜層を形成し、（ｆ）前記付加的
    なパターン形成した導電性薄膜層によって露出されてい
    る箇所において前記付加的な物質内へ所望の導電型のド
    ーパントをイオン注入する、上記各ステップを有してお
    り、前記付加的なパターン形成した導電性薄膜層下側の
    前記付加的な物質の単結晶部分がトランジスタチャンネ
    ル領域を形成し、且つ前記付加的な物質の多結晶部分が
    それと隣接したソース領域及びドレイン領域を与えるこ
    とを特徴とする方法。
  17. 【請求項１７】 請求項１６において、前記酸化用核種
    が酸素であることを特徴とする方法。
  18. 【請求項１８】 請求項１６において、前記酸化用核種
    が窒素であることを特徴とする方法。
  19. 【請求項１９】 請求項１６において、前記酸化用核種
    を１０18／ｃｍ-2未満のドーズにおいてイオン注入する
    ことを特徴とする方法。
  20. 【請求項２０】 請求項１６において、前記酸化用核種
    を約１乃至約３×１０17／ｃｍ-2の範囲内のドーズにお
    いてイオン注入することを特徴とする方法。
  21. 【請求項２１】 請求項１６において、前記酸化用核種
    を、前記イオン注入ステップの後に、１１００℃未満の
    ピーク温度においてアニールすることを特徴とする方
    法。
  22. 【請求項２２】 請求項１６において、前記酸化用核種
    を、前記イオン注入ステップの後に、１１００℃未満の
    ピーク温度において且つ１時間未満の間９００℃を超え
    るものを包含する全アニール時間の間アニールすること
    を特徴とする方法。
  23. 【請求項２３】 請求項１６において、前記埋込み誘電
    体層が前記チャンネル領域下側を連続的に延在して前記
    パターン形成した誘電体層と連結し、その際に前記チャ
    ンネル領域の完全な誘電体分離を与えていることを特徴
    とする方法。
  24. 【請求項２４】 請求項１６において、前記半導体物質
    がシリコンであることを特徴とする方法。
  25. 【請求項２５】 請求項１６において、前記パターン形
    成した誘電体層及び前記ゲート誘電体の両方が二酸化シ
    リコンから構成されていることを特徴とする方法。
  26. 【請求項２６】 請求項１６において、更に、前記イオ
    ン注入ステップ（ｆ）の前に前記付加的なパターン形成
    した導電性薄膜層の上に側壁スペーサを形成する付加的
    なステップを有することを特徴とする方法。
  27. 【請求項２７】 請求項１６において、更に、前記形成
    するステップ（ｅ）の前に前記付加的な半導体物質をド
    ーピングする付加的なステップを有することを特徴とす
    る方法。
  28. 【請求項２８】 請求項１６において、更に、前記被覆
    ステップ（ｂ）の前に少なくとも一つの第一導電型表面
    領域と少なくとも一つの第二導電型表面領域とを形成す
    る付加的なステップを有することを特徴とする方法。
  29. 【請求項２９】 請求項１６において、更に、前記被覆
    ステップ（ｂ）の前に、前記パターン形成した誘電体層
    の２倍を超えた厚さのパターン形成した厚いフィールド
    誘電体領域を形成する付加的なステップを有することを
    特徴とする方法。
  30. 【請求項３０】 請求項１６において、前記付加的なパ
    ターン形成した導電性薄膜層が多結晶半導体物質を有す
    ることを特徴とする方法。
  31. 【請求項３１】 ＣＭＯＳ集積回路装置の製造方法にお
    いて、（ａ）少なくとも一つの第一導電型表面領域と少
    なくとも一つの第二導電型表面領域とを具備しており半
    導体物質からなる少なくとも一つの実質的にモノリシッ
    クな本体を有する基板を用意し、（ｂ）前記モノリシッ
    クな本体の表面の一部をパターン形成した誘電体層で被
    覆し、前記パターン形成した誘電体層はトランジスタチ
    ャンネル位置において前記モノリシックな本体を露出さ
    せたままとし、（ｃ）前記トランジスタチャンネル位置
    における前記モノリシックな本体上においては単結晶半
    導体物質として且つその他の箇所においては多結晶半導
    体物質として付加的な半導体物質を形成し、前記付加的
    な物質は前記パターン形成した誘電体層の厚さよりも厚
    い厚さに形成し、（ｄ）チャンネル領域内に埋込み誘電
    体層を形成するエネルギにおいて酸化用核種をイオン注
    入し、且つ前記付加的な物質をパターン形成してパター
    ン形成した薄膜層を形成し、且つ前記付加的な物質上に
    ゲート誘電体を形成し、（ｅ）前記ゲート誘電体上に付
    加的なパターン形成した導電性薄膜層を形成し、（ｆ）
    前記本体の前記第二導電型領域の位置の上に第一導電型
    ドーパントをイオン注入し、且つ前記本体の前記第一導
    電型領域の位置の上に第二導電型ドーパントをイオン注
    入して、前記付加的なパターン形成した導電性薄膜層に
    よって露出されている箇所において前記付加的な物質を
    ドーピングする、上記各ステップを有しており、前記付
    加的なパターン形成した導電性薄膜層の下側の前記付加
    的な物質の単結晶部分がトランジスタチャンネル領域を
    形成し、且つ前記付加的な物質の多結晶部分がそれと隣
    接したソース領域及びドレイン領域を与えることを特徴
    とする方法。
  32. 【請求項３２】 請求項３１において、前記酸化用核種
    が酸素であることを特徴とする方法。
  33. 【請求項３３】 請求項３１において、前記酸化用核種
    が窒素であることを特徴とする方法。
  34. 【請求項３４】 請求項３１において、前記酸化用核種
    を１０18／ｃｍ-2未満のドーズにおいてイオン注入する
    ことを特徴とする方法。
  35. 【請求項３５】 請求項３１において、前記酸化用核種
    を約１乃至約３×１０17／ｃｍ-2の範囲内のドーズにお
    いてイオン注入させることを特徴とする方法。
  36. 【請求項３６】 請求項３１において、前記酸化用核種
    を、前記イオン注入ステップの後に、１１００℃未満の
    ピーク温度においてアニールすることを特徴とする方
    法。
  37. 【請求項３７】 請求項３１において、前記酸化用核種
    を、前記イオン注入ステップの後において、１１００℃
    未満のピーク温度において、且つ１時間未満の９００℃
    を超えるものを包含する全アニール時間の間アニールさ
    せることを特徴とする方法。
  38. 【請求項３８】 請求項３１において、前記埋込み誘電
    体層が前記チャンネル領域下側を連続的に延在して前記
    パターン形成した誘電体層と連結し、その際に前記チャ
    ンネル領域の完全な誘電体分離を与えることを特徴とす
    る方法。
  39. 【請求項３９】 請求項３１において、前記半導体物質
    がシリコンであることを特徴とする方法。
  40. 【請求項４０】 請求項３１において、前記パターン形
    成した誘電体層及び前記ゲート誘電体の両方が二酸化シ
    リコンから構成されていることを特徴とする方法。
  41. 【請求項４１】 請求項３１において、更に、前記イオ
    ン注入ステップ（ｆ）の前に、前記付加的なパターン形
    成した導電性薄膜層上に側壁スペーサを形成する付加的
    なステップを有することを特徴とする方法。
  42. 【請求項４２】 請求項３１において、更に、前記形成
    するステップ（ｅ）の前に、前記付加的な半導体物質を
    ドーピングする付加的なステップを有することを特徴と
    する方法。
  43. 【請求項４３】 請求項３１において、更に、前記被覆
    ステップ（ｂ）の前に少なくとも一つの第一導電型表面
    領域及び少なくとも一つの第二導電型表面領域を形成す
    る付加的なステップを有することを特徴とする方法。
  44. 【請求項４４】 請求項３１において、更に、前記被覆
    ステップ（ｂ）の前に、前記パターン形成した誘電体層
    の２倍を超えた厚さのパターン形成した厚いフィールド
    誘電体領域を形成する付加的なステップを有することを
    特徴とする方法。
  45. 【請求項４５】 集積回路電界効果トランジスタ構成体
    において、 単結晶半導体チャンネル領域、 前記チャンネル領域へ容量結合されている導電性ゲー
    ト、 前記チャンネル領域の下側に存在しており且つそれとエ
    ピタキシャル的に連続な単結晶半導体本体領域、 前記チャンネル領域の対向した側部に横方向に隣接して
    おり且つ各々がそこから連続的に延在している第一及び
    第二多結晶半導体ソース／ドレイン領域、 前記ソース／ドレイン領域の下側に存在しているが前記
    チャンネル領域の下側には存在していない第一のパター
    ン形成した誘電体層であって前記半導体ソース／ドレイ
    ン領域よりも薄い第一のパターン形成した誘電体層、 前記チャンネル領域の下側に位置しており且つ前記第一
    のパターン形成した誘電体層よりも薄い第二のパターン
    形成した誘電体層、を有することを特徴とする構成体。
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