JPH0923099A - 半導体部品およびその実装方法 - Google Patents
半導体部品およびその実装方法Info
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- JPH0923099A JPH0923099A JP7191212A JP19121295A JPH0923099A JP H0923099 A JPH0923099 A JP H0923099A JP 7191212 A JP7191212 A JP 7191212A JP 19121295 A JP19121295 A JP 19121295A JP H0923099 A JPH0923099 A JP H0923099A
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- semiconductor component
- electrodes
- semiconductor package
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/11—Printed elements for providing electric connections to or between printed circuits
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
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-
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- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】
【目的】 半導体部品をプリント配線板に実装するとき
の位置ずれを防止する。 【構成】 半導体パッケージ５の下面に補助電極２ａ，
２ｂを形成する。補助電極２ａは、電極１ａの引き出し
方向と平行に、補助電極２ｂは、電極１ｂの引き出し方
向と平行に配置する。一方、プリント配線板には、補助
電極２ａ，２ｂに対応する位置に、実装パッドを他の回
路パターンとともに形成する。半導体パッケージ５をプ
リント配線板に実装する際には、プリント配線板上の実
装パッドにはんだペーストを印刷し、半導体パッケージ
５を搭載した後、全体を加熱する。この加熱によって、
はんだが溶融し、補助電極２ａ，２ｂと実装パッドとの
間において、はんだの表面張力により位置が修正される
ため、半導体パッケージの位置ずれを防止することがで
きる。
の位置ずれを防止する。 【構成】 半導体パッケージ５の下面に補助電極２ａ，
２ｂを形成する。補助電極２ａは、電極１ａの引き出し
方向と平行に、補助電極２ｂは、電極１ｂの引き出し方
向と平行に配置する。一方、プリント配線板には、補助
電極２ａ，２ｂに対応する位置に、実装パッドを他の回
路パターンとともに形成する。半導体パッケージ５をプ
リント配線板に実装する際には、プリント配線板上の実
装パッドにはんだペーストを印刷し、半導体パッケージ
５を搭載した後、全体を加熱する。この加熱によって、
はんだが溶融し、補助電極２ａ，２ｂと実装パッドとの
間において、はんだの表面張力により位置が修正される
ため、半導体パッケージの位置ずれを防止することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体部品および
その実装方法に関し、特に、半導体部品の位置ずれ防止
を施した、半導体部品およびその実装方法に関する。
その実装方法に関し、特に、半導体部品の位置ずれ防止
を施した、半導体部品およびその実装方法に関する。
【０００２】
【従来の技術】従来の半導体部品は、外部電極のみをは
んだ付けに用いていた。また実装時の位置ずれ防止策と
しては、半導体部品をプリント配線板上に位置決めする
ための溝、穴、突起などを形成するものが提案されてい
る（例えば、特開平４−１７９２１１号、特開平２−１
２２５５１号、特開平２−８９３９０号、特開平１−３
２１６８１号、特開昭６３−２６９５５１号、特開昭５
８−１２１６５４号、実開昭６１−２７２７２号、各公
報参照）。
んだ付けに用いていた。また実装時の位置ずれ防止策と
しては、半導体部品をプリント配線板上に位置決めする
ための溝、穴、突起などを形成するものが提案されてい
る（例えば、特開平４−１７９２１１号、特開平２−１
２２５５１号、特開平２−８９３９０号、特開平１−３
２１６８１号、特開昭６３−２６９５５１号、特開昭５
８−１２１６５４号、実開昭６１−２７２７２号、各公
報参照）。
【０００３】
【発明が解決しようとする課題】この従来の位置ずれ防
止の方法は、プリント配線板に溝または突起を設ける場
合に加工にコストがかかるという問題点があった。ま
た、プリント配線板に穴をあける場合でも穴の位置精度
や余裕（ゆとり）により必ずしも位置ずれ防止の効果が
十分ではない。
止の方法は、プリント配線板に溝または突起を設ける場
合に加工にコストがかかるという問題点があった。ま
た、プリント配線板に穴をあける場合でも穴の位置精度
や余裕（ゆとり）により必ずしも位置ずれ防止の効果が
十分ではない。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、本発明においては、半導体部品を実装するプリント
基板に対向する面に、信号線を外部に引き出す電極の他
に、はんだ付け可能な位置決め部材を設けるようにし
た。
め、本発明においては、半導体部品を実装するプリント
基板に対向する面に、信号線を外部に引き出す電極の他
に、はんだ付け可能な位置決め部材を設けるようにし
た。
【０００５】また、半導体部品を実装するプリント基板
上には、位置決め部材に対応する位置に取付部を設け、
位置決め部材と前記取付部とをはんだ付けして、半導体
部品の位置決めを行う。
上には、位置決め部材に対応する位置に取付部を設け、
位置決め部材と前記取付部とをはんだ付けして、半導体
部品の位置決めを行う。
【０００６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は、日本電子器材工業会にて、ＱＦＰ
(Quat Flat Package)と呼ばれる半導体パッケージ５に
本発明を適用した例の平面図である。また図２は、図１
のＡ−Ａ断面図を示している。従来のＱＦＰの電極は、
信号線を引き出すための電極１ａ、１ｂのみであった
が、本発明では、位置ずれ防止のため、位置決め部材と
しての補助電極２ａ，２ｂを配置している。
て説明する。図１は、日本電子器材工業会にて、ＱＦＰ
(Quat Flat Package)と呼ばれる半導体パッケージ５に
本発明を適用した例の平面図である。また図２は、図１
のＡ−Ａ断面図を示している。従来のＱＦＰの電極は、
信号線を引き出すための電極１ａ、１ｂのみであった
が、本発明では、位置ずれ防止のため、位置決め部材と
しての補助電極２ａ，２ｂを配置している。
【０００７】補助電極２ａ，２ｂは、はんだ付けができ
る材質、例えば、銅フレームに錫めっきを施したもの等
で形成される。補助電極２ａは、電極１ａの引き出し方
向と平行に（図１のＸ方向）細長く配置され、図１の例
では、パッケージ５の上下に１本ずつ配置されている。
また、補助電極２ｂは、電極１ｂの引き出し方向と平行
に（図１のＹ方向）細長く配置され、図１の例では、パ
ッケージ５の左右に１本ずつ配置されている。補助電極
２ａ、２ｂは、電極１ａ，１ｂと同様に、パッケージ５
に樹脂封止等によって配設される。
る材質、例えば、銅フレームに錫めっきを施したもの等
で形成される。補助電極２ａは、電極１ａの引き出し方
向と平行に（図１のＸ方向）細長く配置され、図１の例
では、パッケージ５の上下に１本ずつ配置されている。
また、補助電極２ｂは、電極１ｂの引き出し方向と平行
に（図１のＹ方向）細長く配置され、図１の例では、パ
ッケージ５の左右に１本ずつ配置されている。補助電極
２ａ、２ｂは、電極１ａ，１ｂと同様に、パッケージ５
に樹脂封止等によって配設される。
【０００８】一方、プリント配線板６には、図２に示す
ように、電極１ａに対応した実装パッド３が形成される
とともに、補助電極２ｂに対応する位置に取付部として
の実装パッド４が補助電極２ｂとほぼ同じ長さにわたっ
て形成される。実装パッド４は、他の回路パターン（図
２の実装パッド３等）とともに、印刷技術を使って形成
されるので、高い位置決め精度をもって基板６上に形成
される。図面においては、説明のため、補助電極２ａ，
２ｂ、実装パッド４の厚さをやや誇張して示している
（図４および図５においても同じ）。
ように、電極１ａに対応した実装パッド３が形成される
とともに、補助電極２ｂに対応する位置に取付部として
の実装パッド４が補助電極２ｂとほぼ同じ長さにわたっ
て形成される。実装パッド４は、他の回路パターン（図
２の実装パッド３等）とともに、印刷技術を使って形成
されるので、高い位置決め精度をもって基板６上に形成
される。図面においては、説明のため、補助電極２ａ，
２ｂ、実装パッド４の厚さをやや誇張して示している
（図４および図５においても同じ）。
【０００９】以上のような構成で、半導体パッケージ５
をプリント配線板６に実装する際にはリフローはんだ付
けで行う。すなわち、プリント配線板６の上のパッド
３、４に、はんだペーストを印刷し、半導体パッケージ
５を搭載した後、全体を加熱する。この加熱によっては
んだが溶融し、補助電極２と実装パッド４の間がはんだ
の表面張力により位置が修正される。これにより、半導
体パッケージ５は正しく位置決めされる。すなわち、は
んだが溶触した際にその表面張力により、Ｙ方向の位置
ずれに対しては補助電極２ａによって、またＸ方向の位
置ずれに対しては補助電極２ｂにより位置ずれが直され
て、半導体パッケージ５は正しい位置に位置決めされて
取付けられる。
をプリント配線板６に実装する際にはリフローはんだ付
けで行う。すなわち、プリント配線板６の上のパッド
３、４に、はんだペーストを印刷し、半導体パッケージ
５を搭載した後、全体を加熱する。この加熱によっては
んだが溶融し、補助電極２と実装パッド４の間がはんだ
の表面張力により位置が修正される。これにより、半導
体パッケージ５は正しく位置決めされる。すなわち、は
んだが溶触した際にその表面張力により、Ｙ方向の位置
ずれに対しては補助電極２ａによって、またＸ方向の位
置ずれに対しては補助電極２ｂにより位置ずれが直され
て、半導体パッケージ５は正しい位置に位置決めされて
取付けられる。
【００１０】補助電極２ａ，２ｂがはんだ付けされる実
装パッド４は上述したように、位置精度が高いので、し
たがって、半導体パッケージ５も従来よりも高い精度で
パターン配線板６上に位置決めされる。
装パッド４は上述したように、位置精度が高いので、し
たがって、半導体パッケージ５も従来よりも高い精度で
パターン配線板６上に位置決めされる。
【００１１】図３は、本発明を、ＳＯＰ(Small Outline
Package)とよばれる半導体パッケージに適用した例を
示している。図４、図５はそれぞれ図３のＢ−Ｂ断面図
およびＣ−Ｃ断面図である。
Package)とよばれる半導体パッケージに適用した例を
示している。図４、図５はそれぞれ図３のＢ−Ｂ断面図
およびＣ−Ｃ断面図である。
【００１２】表面実装型の半導体部品である半導体パッ
ケージ５はプリント基板６に実装されるが、そのプリン
ト基板６に対向する面に、はんだ付け可能な位置決め部
材である補助電極７が取付けられている。補助電極７
は、半導体パッケージ５の信号線を外部に引き出す電極
１の引き出し方向と平行に、図３のパッケージ５の上下
端部にそれぞれ１本ずつ設けられている。補助電極７の
材質、形成方法は図１の例と同様である。
ケージ５はプリント基板６に実装されるが、そのプリン
ト基板６に対向する面に、はんだ付け可能な位置決め部
材である補助電極７が取付けられている。補助電極７
は、半導体パッケージ５の信号線を外部に引き出す電極
１の引き出し方向と平行に、図３のパッケージ５の上下
端部にそれぞれ１本ずつ設けられている。補助電極７の
材質、形成方法は図１の例と同様である。
【００１３】プリント配線板６には、図４，５に示すよ
うに、補助電極７に対応する位置に取付部としての実装
パッド８が補助電極７とほぼ同じ長さにわたって形成さ
れている。
うに、補助電極７に対応する位置に取付部としての実装
パッド８が補助電極７とほぼ同じ長さにわたって形成さ
れている。
【００１４】以上のような構成で、上記例と同様に、補
助電極７と実装パッド８とを、りフローはんだ付けす
る。補助電極７は、電極１の引き出し方向と平行に配置
されているので、電極１の配列（図３の上下方向）を規
制し、高い精度で、位置決めができる。
助電極７と実装パッド８とを、りフローはんだ付けす
る。補助電極７は、電極１の引き出し方向と平行に配置
されているので、電極１の配列（図３の上下方向）を規
制し、高い精度で、位置決めができる。
【００１５】なお、本発明において、位置決め部材は、
上記例に限らず、すなわち半導体部品の電極の引き出し
方向に沿って配置される必要はなく、半導体パッケージ
上にどのような形状、形態で配置してもよい（例えばパ
ッケージの対角線上に配置してもよい）。
上記例に限らず、すなわち半導体部品の電極の引き出し
方向に沿って配置される必要はなく、半導体パッケージ
上にどのような形状、形態で配置してもよい（例えばパ
ッケージの対角線上に配置してもよい）。
【００１６】さらに、上記補助電極２ａ，２ｂ，７をグ
ランドとして利用することにより、ノイズに強い設計と
することができる。
ランドとして利用することにより、ノイズに強い設計と
することができる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
表面実装型の半導体部品の、プリント配線板に対向する
面に、はんだ付け可能な位置決め部材を設け、この位置
決め部材をプリントにはんだ付けすることによって、半
導体装置をプリント配線板上に正確に位置付けすること
ができる。
表面実装型の半導体部品の、プリント配線板に対向する
面に、はんだ付け可能な位置決め部材を設け、この位置
決め部材をプリントにはんだ付けすることによって、半
導体装置をプリント配線板上に正確に位置付けすること
ができる。
【図１】本発明をＱＦＰに適用した例を示す平面図
【図２】図１のＡ−Ａ断面図
【図３】本発明をＳＯＰに適用した例を示す平面図
【図４】図３のＢ−Ｂ断面図
【図５】図３のＣ−Ｃ断面図
１ａ，１ｂ 電極 ２ａ，２ｂ 補助電極 ３ パッド ４ パッド ５ 半導体パッケージ ６ プリント配線板
Claims (4)
- 【請求項１】 表面実装型の半導体部品の、前記半導体
部品を実装するプリント基板に対向する面に、はんだ付
け可能な位置決め部材を設けたことを特徴とする半導体
部品。 - 【請求項２】 前記位置決め部材は、前記半導体部品の
信号線を外部に引き出す電極の付近に、その電極の引き
出し方向と平行に細長く配置した部材である請求項１に
記載の半導体部品。 - 【請求項３】 表面実装型の半導体部品の、前記半導体
部品を実装するプリント基板に対向する面に、はんだ付
け可能な位置決め部材を設け、前記プリント基板には、
前記位置決め部材に対応する位置に取付部を形成し、前
記位置決め部材と前記取付部とをはんだ付けして、前記
半導体部品の位置決めを行うことを特徴とする半導体部
品の実装方法。 - 【請求項４】 前記はんだ付けがリフローはんだ付けで
ある請求項３に記載の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191212A JP2725646B2 (ja) | 1995-07-04 | 1995-07-04 | 半導体部品およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191212A JP2725646B2 (ja) | 1995-07-04 | 1995-07-04 | 半導体部品およびその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923099A true JPH0923099A (ja) | 1997-01-21 |
| JP2725646B2 JP2725646B2 (ja) | 1998-03-11 |
Family
ID=16270778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7191212A Expired - Fee Related JP2725646B2 (ja) | 1995-07-04 | 1995-07-04 | 半導体部品およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725646B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107113963A (zh) * | 2014-12-19 | 2017-08-29 | 麦伦·沃克 | 用以改善集成电路封装的自我对位及焊锡性的辐条式焊垫 |
| JP2018500752A (ja) * | 2014-12-19 | 2018-01-11 | ウォーカー マイロンWALKER, Myron | 集積回路パッケージのはんだ付け性及び自己整合性を改良するスポーク付きはんだパッド |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175275A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体チップの実装方法および実装構造 |
| JPH05327291A (ja) * | 1992-05-21 | 1993-12-10 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法 |
-
1995
- 1995-07-04 JP JP7191212A patent/JP2725646B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175275A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体チップの実装方法および実装構造 |
| JPH05327291A (ja) * | 1992-05-21 | 1993-12-10 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107113963A (zh) * | 2014-12-19 | 2017-08-29 | 麦伦·沃克 | 用以改善集成电路封装的自我对位及焊锡性的辐条式焊垫 |
| JP2018500752A (ja) * | 2014-12-19 | 2018-01-11 | ウォーカー マイロンWALKER, Myron | 集積回路パッケージのはんだ付け性及び自己整合性を改良するスポーク付きはんだパッド |
| US10134696B2 (en) | 2014-12-19 | 2018-11-20 | Myron Walker | Spoked solder pad to improve solderability and self-alignment of integrated circuit packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2725646B2 (ja) | 1998-03-11 |
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