JPH0923123A - デジタルオーディオ信号の減衰装置 - Google Patents
デジタルオーディオ信号の減衰装置Info
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- JPH0923123A JPH0923123A JP8204672A JP20467296A JPH0923123A JP H0923123 A JPH0923123 A JP H0923123A JP 8204672 A JP8204672 A JP 8204672A JP 20467296 A JP20467296 A JP 20467296A JP H0923123 A JPH0923123 A JP H0923123A
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- audio signal
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Abstract
(57)【要約】
【課題】 デジタルオーディオ信号をデジタルフィルタ
でフィルタする際に用いるフィルタ内の乗算器をミュー
ティング時のフェードイン、フェードアウト時の乗算器
に兼用し、ミューティングオフ時にはデジタルオーディ
オ信号を出力側に直接取り出して再量子化を行わない様
にする。 【解決手段】 入力デジタルオーディオ信号をデジタル
フィルタ内の乗算回路３に供給し、ソフトミュート信号
が供給されるアップダウンカウンタ２からミューティン
グ或はポース時等のフェードイン又はフェードアウトを
行わせる係数信号を乗算回路３に供給して乗算すると共
にミューティング或はポーズオフ時には入力デジタルオ
ーディオ信号をスイッチング手段５を介して直接プレー
ヤ等に出力させる。
でフィルタする際に用いるフィルタ内の乗算器をミュー
ティング時のフェードイン、フェードアウト時の乗算器
に兼用し、ミューティングオフ時にはデジタルオーディ
オ信号を出力側に直接取り出して再量子化を行わない様
にする。 【解決手段】 入力デジタルオーディオ信号をデジタル
フィルタ内の乗算回路３に供給し、ソフトミュート信号
が供給されるアップダウンカウンタ２からミューティン
グ或はポース時等のフェードイン又はフェードアウトを
行わせる係数信号を乗算回路３に供給して乗算すると共
にミューティング或はポーズオフ時には入力デジタルオ
ーディオ信号をスイッチング手段５を介して直接プレー
ヤ等に出力させる。
Description
【０００１】
【発明の属する技術分野】本発明はＣＤ（コンパクト・
ディスク）プレーヤやＤＡＴ（デジタル・オーディオ・
テープ）用磁気記録再生装置等に用いて好適なデジタル
オーディオ信号減衰装置に関する。
ディスク）プレーヤやＤＡＴ（デジタル・オーディオ・
テープ）用磁気記録再生装置等に用いて好適なデジタル
オーディオ信号減衰装置に関する。
【０００２】
【従来の技術】音楽等の連続したアナログオーディオ信
号の再生中に、その信号が中断した場合に、図５Ａに示
すように、再生信号１がポーズ或は停止状態となされた
時刻ｔ 1 と、ポーズ或は停止が解除されて再生信号１が
再び再生される時刻ｔ2 、即ち、立ち下り時と立ち上り
時に再生信号レベルが大きいとクリック音を発生する。
号の再生中に、その信号が中断した場合に、図５Ａに示
すように、再生信号１がポーズ或は停止状態となされた
時刻ｔ 1 と、ポーズ或は停止が解除されて再生信号１が
再び再生される時刻ｔ2 、即ち、立ち下り時と立ち上り
時に再生信号レベルが大きいとクリック音を発生する。
【０００３】更に、信号切換時、即ち図５Ｂに示すよう
に第１の再生信号１ａを時刻ｔ3 で第２の再生信号１ｂ
に切り換えた瞬間に同じく、クリック音が発生する。こ
の様なクリック発生を防止させるためにフェードイン，
フェードアウトを行なうことで、再生信号を漸減，漸増
させることは良く知られている。
に第１の再生信号１ａを時刻ｔ3 で第２の再生信号１ｂ
に切り換えた瞬間に同じく、クリック音が発生する。こ
の様なクリック発生を防止させるためにフェードイン，
フェードアウトを行なうことで、再生信号を漸減，漸増
させることは良く知られている。
【０００４】
【発明が解決しようとする課題】上述の如く、アナログ
信号をフェードイン、或はフェードアウトする場合、可
変抵抗器等を用いて比較的簡単に、これを行なうことが
可能である。然し、近似、多く利用し始められているＣ
ＤプレーヤやＤＡＴ用磁気記録再生装置等のデジタル−
アナログ変換回路に入力される前のデジタル段階で信号
中の中断，切り換えで生ずるクリックを減衰させる場合
には、多くの部品を必要とする欠点があった。
信号をフェードイン、或はフェードアウトする場合、可
変抵抗器等を用いて比較的簡単に、これを行なうことが
可能である。然し、近似、多く利用し始められているＣ
ＤプレーヤやＤＡＴ用磁気記録再生装置等のデジタル−
アナログ変換回路に入力される前のデジタル段階で信号
中の中断，切り換えで生ずるクリックを減衰させる場合
には、多くの部品を必要とする欠点があった。
【０００５】本発明は叙上の欠点に鑑みてなされたもの
であり、本発明はＣＤプレーヤ等でデジタルフィルタに
用いる規模の大きい乗算回路をデジタル信号の中断時等
に漸減或は漸増させる乗算回路に兼用させると共に入力
データの再量子化を行なうことなくコスト低減とスペー
スの省略を図ろうとするものである。
であり、本発明はＣＤプレーヤ等でデジタルフィルタに
用いる規模の大きい乗算回路をデジタル信号の中断時等
に漸減或は漸増させる乗算回路に兼用させると共に入力
データの再量子化を行なうことなくコスト低減とスペー
スの省略を図ろうとするものである。
【０００６】
【課題を解決するための手段】本発明のデジタルオーデ
ィオ信号減衰装置は、図１の原理的な系統図に示すよう
に、乗算回路３と、係数が漸次増大或は減少するように
なされた係数信号発生用のアップダウンカウンタ２を有
し、乗算回路３はデジタルフィルタの乗算回路と兼用さ
れて、この乗算回路３に加えられる入力デジタルオーデ
ィオ信号８とアップダウンカウンタ２からの係数信号２
ａとを乗算すると共に、ミューティングオフ時には前記
入力デジタルオーディオ信号を前記乗算回路を介するこ
となく、直接出力するようにしたものである。
ィオ信号減衰装置は、図１の原理的な系統図に示すよう
に、乗算回路３と、係数が漸次増大或は減少するように
なされた係数信号発生用のアップダウンカウンタ２を有
し、乗算回路３はデジタルフィルタの乗算回路と兼用さ
れて、この乗算回路３に加えられる入力デジタルオーデ
ィオ信号８とアップダウンカウンタ２からの係数信号２
ａとを乗算すると共に、ミューティングオフ時には前記
入力デジタルオーディオ信号を前記乗算回路を介するこ
となく、直接出力するようにしたものである。
【０００７】本発明のデジタルオーディオ信号減衰装置
は、デジタルフィルタの乗算回路３を共用して入力デジ
タルオーディオ信号８とアップダウンカウンタ２から係
数信号２ａを乗算して出力することで、デジタル信号の
中断或は切換え時のクリック音をフェードイン或はフェ
ードアウトすることが可能となり、ミューティングオフ
時の入力データを再量子化することなく直接出力端子に
供給可能となる。
は、デジタルフィルタの乗算回路３を共用して入力デジ
タルオーディオ信号８とアップダウンカウンタ２から係
数信号２ａを乗算して出力することで、デジタル信号の
中断或は切換え時のクリック音をフェードイン或はフェ
ードアウトすることが可能となり、ミューティングオフ
時の入力データを再量子化することなく直接出力端子に
供給可能となる。
【０００８】
【発明の実施の形態】以下、本発明の１実施例を図１及
び図２について詳記する。図１は本発明のデジタルオー
ディオ信号減衰装置の系統図であり、図２は波形説明図
である。
び図２について詳記する。図１は本発明のデジタルオー
ディオ信号減衰装置の系統図であり、図２は波形説明図
である。
【０００９】図１において、２は係数信号発生用のアッ
プダウンカウンタ回路で、その１つの入力端子Ｔ14に
は、ソフトミューティング用のソフトミュート信号６が
加えられる。このソフトミュート信号６は“オフ”でカ
ウンタ回路をアップカウントし、“オン”でダウンカウ
ントする。
プダウンカウンタ回路で、その１つの入力端子Ｔ14に
は、ソフトミューティング用のソフトミュート信号６が
加えられる。このソフトミュート信号６は“オフ”でカ
ウンタ回路をアップカウントし、“オン”でダウンカウ
ントする。
【００１０】更に他の入力端子はクロック端子ＣＫであ
るが、直接クロック信号を与えずオアゲート回路ＯＲを
通すことによってミューティング時間を外部制御出来る
様にしている。即ち、オアゲート回路ＯＲの一方の入力
端子Ｔ24にはタイミング発振回路（図４の２２参照）か
らのカウントクロック信号４６を加え、他方の入力端子
Ｔ15にはミューティング時間を変更したり、変化の緩や
かなフェーダ制御が出来るようにホールド信号７を加え
て、カウントクロック４６を適宜周期に変更したクロッ
ク信号がアップダウンカウンタ２のクロンク端子ＣＫに
加えられる。
るが、直接クロック信号を与えずオアゲート回路ＯＲを
通すことによってミューティング時間を外部制御出来る
様にしている。即ち、オアゲート回路ＯＲの一方の入力
端子Ｔ24にはタイミング発振回路（図４の２２参照）か
らのカウントクロック信号４６を加え、他方の入力端子
Ｔ15にはミューティング時間を変更したり、変化の緩や
かなフェーダ制御が出来るようにホールド信号７を加え
て、カウントクロック４６を適宜周期に変更したクロッ
ク信号がアップダウンカウンタ２のクロンク端子ＣＫに
加えられる。
【００１１】アップダウンカウンタ２の出力端子からは
ミュート信号に対応した係数信号２ａ（係数Ｋ＝１，
２，３‥‥）が出力されて乗算回路３に加えられる。
ミュート信号に対応した係数信号２ａ（係数Ｋ＝１，
２，３‥‥）が出力されて乗算回路３に加えられる。
【００１２】この乗算回路３はデジタルフィルタの乗算
回路を兼用したもので、これは入力端子Ｔ2 を介して入
力デジタルオーディオ信号８（以下データと記す）が入
力され、このデータＤinと係数信号ＫはＤout ＝Ｋ×Ｄ
inの様に乗算回路３で乗算され、スイッチング手段５の
接点ｂに加えられる。接点ｃはデータＤinが加えられる
入力端子Ｔ2 に接続され、コモン接点ａは出力データＤ
out の出力される出力端子Ｔ20に接続されている。
回路を兼用したもので、これは入力端子Ｔ2 を介して入
力デジタルオーディオ信号８（以下データと記す）が入
力され、このデータＤinと係数信号ＫはＤout ＝Ｋ×Ｄ
inの様に乗算回路３で乗算され、スイッチング手段５の
接点ｂに加えられる。接点ｃはデータＤinが加えられる
入力端子Ｔ2 に接続され、コモン接点ａは出力データＤ
out の出力される出力端子Ｔ20に接続されている。
【００１３】この出力端子Ｔ20はＣＤプレーヤ等のデジ
タル−アナログ変換回路（図示せず）に接続される。
タル−アナログ変換回路（図示せず）に接続される。
【００１４】スイッチング手段５の可動接片ａはアップ
ダウンカウンタ２でのミューティングが“オフ”時に制
御回路４を介して制御され接片をｃ側に倒してデータＤ
inを直接出力端子Ｔ20に加えるように構成する。このこ
とでデータＤinは再量子化が防げるようになっている。
ダウンカウンタ２でのミューティングが“オフ”時に制
御回路４を介して制御され接片をｃ側に倒してデータＤ
inを直接出力端子Ｔ20に加えるように構成する。このこ
とでデータＤinは再量子化が防げるようになっている。
【００１５】この様なデジタルオーディオ信号減衰装置
によれば、図２Ａに示す様に出力端子Ｔ20からの
Ｄout 、即ち再生信号１のレベルは“オフ”から“オ
ン”に至るポーズ（ミューティング）或は停止時点ｔ1
で直ちに零に達せず Ｄout ＝Ｋ×Ｄin（Ｋ＝１，２，３‥‥） の様に乗算回路３で乗算されてｔ1-1 に至るまでデータ
Ｄinに応じて漸次減衰して零レベルに至り、ｔ2 で示す
ポーズ解除時にも、再生波形１の所定レベルに直ちに達
することなく、ｔ2 からｔ2-1 に至る期間内にデータＤ
inに応じて漸次増加して所定レベルに達するようにな
る。
によれば、図２Ａに示す様に出力端子Ｔ20からの
Ｄout 、即ち再生信号１のレベルは“オフ”から“オ
ン”に至るポーズ（ミューティング）或は停止時点ｔ1
で直ちに零に達せず Ｄout ＝Ｋ×Ｄin（Ｋ＝１，２，３‥‥） の様に乗算回路３で乗算されてｔ1-1 に至るまでデータ
Ｄinに応じて漸次減衰して零レベルに至り、ｔ2 で示す
ポーズ解除時にも、再生波形１の所定レベルに直ちに達
することなく、ｔ2 からｔ2-1 に至る期間内にデータＤ
inに応じて漸次増加して所定レベルに達するようにな
る。
【００１６】図２Ｂに示す、第１及び第２の再生信号１
ａ，１ｂの切換え時にも、切換え時点ｔ3 からｔ3-1 に
至る間、第１の再生信号１ａであるデータＤinに順次減
少する係数信号Ｋが掛け合わされて漸次に減衰し、ｔ
3-1 の時点で第２の再生信号１ｂであるデータＤinに順
次増加する係数信号Ｋが掛け合わされて漸次に増加し
て、ｔ3-2 に至って第２の再生信号の切換がなされる様
になるため滑らかな動きをするＤout が得られる。
ａ，１ｂの切換え時にも、切換え時点ｔ3 からｔ3-1 に
至る間、第１の再生信号１ａであるデータＤinに順次減
少する係数信号Ｋが掛け合わされて漸次に減衰し、ｔ
3-1 の時点で第２の再生信号１ｂであるデータＤinに順
次増加する係数信号Ｋが掛け合わされて漸次に増加し
て、ｔ3-2 に至って第２の再生信号の切換がなされる様
になるため滑らかな動きをするＤout が得られる。
【００１７】上述のアップダウンカウンタ２はカウント
出力が１又は零になるとカウント動作を停止する様にな
されるのでＣＤプレーヤ等を図２Ａに示すように停止す
る場合には係数信号Ｋ＝１であり、中断（ポーズ又はミ
ューティング）ではＫ＝１→０となり、ミューティング
が解除される時はＫ＝０→１となり、図２Ｂに示す様な
切換え時にはＫ＝１→０→１となる。
出力が１又は零になるとカウント動作を停止する様にな
されるのでＣＤプレーヤ等を図２Ａに示すように停止す
る場合には係数信号Ｋ＝１であり、中断（ポーズ又はミ
ューティング）ではＫ＝１→０となり、ミューティング
が解除される時はＫ＝０→１となり、図２Ｂに示す様な
切換え時にはＫ＝１→０→１となる。
【００１８】上述のデジタルオーディオ信号の減衰装置
の乗算回路３はオーバサンプリングフィルタ用の集積回
路中に配置されている乗算回路を利用するため図３及び
図４を用いてオーバーサンプリングフィルタ特性と、オ
ーバーサンプリングフィルタを構成する集積回路（Ｉ
Ｃ）の系統図を説明する。
の乗算回路３はオーバサンプリングフィルタ用の集積回
路中に配置されている乗算回路を利用するため図３及び
図４を用いてオーバーサンプリングフィルタ特性と、オ
ーバーサンプリングフィルタを構成する集積回路（Ｉ
Ｃ）の系統図を説明する。
【００１９】ＣＤプレーヤではステレオの左右チャンネ
ル信号を標本化周波数ｆｓ＝４４．１ｋＨｚで標本化す
ると、図３Ａに示す様に原信号１０の他にｆｓ，２ｆ
ｓ，３ｆｓ，４ｆｓ‥‥を中心とする基本波並びに奇数
及び偶数倍の高周波１１，１２，１３，１４‥‥が発生
する。
ル信号を標本化周波数ｆｓ＝４４．１ｋＨｚで標本化す
ると、図３Ａに示す様に原信号１０の他にｆｓ，２ｆ
ｓ，３ｆｓ，４ｆｓ‥‥を中心とする基本波並びに奇数
及び偶数倍の高周波１１，１２，１３，１４‥‥が発生
する。
【００２０】これら高周波１１，１２，１３，１４をフ
ィルタリングするためには図３Ｂに示す様に８３次の第
１のオーバーサンプリングフィルタによって基本波（４
４．１ｋＨｚ）１１と、第３次の高調波（４４．１ｋＨ
ｚ×３）１３の奇数次高調波をエリミネートする。
ィルタリングするためには図３Ｂに示す様に８３次の第
１のオーバーサンプリングフィルタによって基本波（４
４．１ｋＨｚ）１１と、第３次の高調波（４４．１ｋＨ
ｚ×３）１３の奇数次高調波をエリミネートする。
【００２１】この第１のオーバーサンプリングフィルタ
とカスゲート接続された２１次の第２のオーバーサンプ
リングフィルタによって、図２Ｃの様に第２次高調波
（４４．１ｋＨｚ×２）１２の偶数次高調波をエリミネ
ートする。
とカスゲート接続された２１次の第２のオーバーサンプ
リングフィルタによって、図２Ｃの様に第２次高調波
（４４．１ｋＨｚ×２）１２の偶数次高調波をエリミネ
ートする。
【００２２】ここで第４次高調波（４４．１ｋＨｚ×
４）１４はデジタル−アナログ変換した後に付加する図
３Ｄの破線１５で示すアナログ用の低域通過フィルタが
有する周波数特性によってエリミネートされるため、こ
こでは除去しない。
４）１４はデジタル−アナログ変換した後に付加する図
３Ｄの破線１５で示すアナログ用の低域通過フィルタが
有する周波数特性によってエリミネートされるため、こ
こでは除去しない。
【００２３】即ち、第１及び第２のオーバーサンプリン
グフィルタによって図３Ｄに示すように基本波及び第
２，第３次高調波はアッテネート或はエリミネートされ
る。
グフィルタによって図３Ｄに示すように基本波及び第
２，第３次高調波はアッテネート或はエリミネートされ
る。
【００２４】この様なデジタルフィルタＩＣは図４の１
６に示される。Ｔ1 〜Ｔ23はＩＣの入出力端子を示すも
ので、入力回路１７には入力端子Ｔ2 からデータＤin８
がシリアルに入力されてエクスクルーシブ・オアゲート
回路ＥＯＲの一方の入力端子に加えられ、入力端子Ｔ1
には位相反転用制御信号１８が加えられ、エクスクルー
シブ・オアゲート回路ＥＯＲの他方の入力端に加えられ
る。
６に示される。Ｔ1 〜Ｔ23はＩＣの入出力端子を示すも
ので、入力回路１７には入力端子Ｔ2 からデータＤin８
がシリアルに入力されてエクスクルーシブ・オアゲート
回路ＥＯＲの一方の入力端子に加えられ、入力端子Ｔ1
には位相反転用制御信号１８が加えられ、エクスクルー
シブ・オアゲート回路ＥＯＲの他方の入力端に加えられ
る。
【００２５】エクスクルーシブ・オアゲート回路ＥＯＲ
の出力は、位相反転制御信号１８が“Ｈ”レベルなら反
転、“Ｌ”レベルなら非反転と言う様に極性が変えられ
る。
の出力は、位相反転制御信号１８が“Ｈ”レベルなら反
転、“Ｌ”レベルなら非反転と言う様に極性が変えられ
る。
【００２６】デジタルフィルタＩＣ１６の出力端子Ｔ20
に接続されるデジタル−アナログ変換回路（以下Ｄ／Ａ
と記す）は電圧出力タイプと電源出力タイプがあり、電
圧出力タイプのＤ／Ａを用いてデータＤinが正相となる
様なシステムで電流出力タイプのＤ／Ａを用いると出力
が逆相となり、その逆も同様となるためにＤ／Ａの選択
に制約があったが、この入力端子Ｔ1 を付加することで
Ａ／Ｄの選択制約がなくなる。
に接続されるデジタル−アナログ変換回路（以下Ｄ／Ａ
と記す）は電圧出力タイプと電源出力タイプがあり、電
圧出力タイプのＤ／Ａを用いてデータＤinが正相となる
様なシステムで電流出力タイプのＤ／Ａを用いると出力
が逆相となり、その逆も同様となるためにＤ／Ａの選択
に制約があったが、この入力端子Ｔ1 を付加することで
Ａ／Ｄの選択制約がなくなる。
【００２７】ＣＤプレーヤ等ではすべてのビットが０或
は１の場合になるべく零の大きさに近い表現となる「２
の補数」（２'S compliment ）と呼ぶ２進数表示が行な
われているために、全てのビットを反転すればデータの
極性が反転される性質を利用することで、オーディオ出
力の極性が位相反転用制御信号で簡単に切換えが出来る
様になされている。
は１の場合になるべく零の大きさに近い表現となる「２
の補数」（２'S compliment ）と呼ぶ２進数表示が行な
われているために、全てのビットを反転すればデータの
極性が反転される性質を利用することで、オーディオ出
力の極性が位相反転用制御信号で簡単に切換えが出来る
様になされている。
【００２８】エクスクルーシブ・オアゲート回路ＥＯＲ
からのシリアルデータは直列−並列変換回路ＳＰを通じ
てパラレルデータとしてエラー訂正回路２１に与えられ
る。
からのシリアルデータは直列−並列変換回路ＳＰを通じ
てパラレルデータとしてエラー訂正回路２１に与えられ
る。
【００２９】尚、入力回路１７の入力端子Ｔ3 ，Ｔ4 に
はビットクロック１９と入力デジタルオーディオ信号中
の左右信号判別クロック２０が加えられている。この左
右信号判別クロック２０はタイミング発振回路２２にも
加えられている。
はビットクロック１９と入力デジタルオーディオ信号中
の左右信号判別クロック２０が加えられている。この左
右信号判別クロック２０はタイミング発振回路２２にも
加えられている。
【００３０】エラー訂正回路２１の入力端子Ｔ5 からは
エラーフラグ２３が与えられて、データ８はエラー訂正
が行われるが実際には乗算回路／アキュムレータ３で乗
算して種々のエラー補正がなされる。
エラーフラグ２３が与えられて、データ８はエラー訂正
が行われるが実際には乗算回路／アキュムレータ３で乗
算して種々のエラー補正がなされる。
【００３１】第１のスイッチング手段２５は接点ａ，
ｂ，ｃが示されているが電子スイッチを可とし、一方の
切換通路ｂ−ａを通じてデータを記憶するメモリ（ＲＡ
Ｍ）２４に入力される。
ｂ，ｃが示されているが電子スイッチを可とし、一方の
切換通路ｂ−ａを通じてデータを記憶するメモリ（ＲＡ
Ｍ）２４に入力される。
【００３２】このデータＲＡＭ２４は８３次用のデータ
ＲＡＭ２４ａと２１次用のデータＲＡＭ２４ｂを有し、
これらのデータＲＡＭ出力は図１で述べた乗算回路３に
加えられる。
ＲＡＭ２４ａと２１次用のデータＲＡＭ２４ｂを有し、
これらのデータＲＡＭ出力は図１で述べた乗算回路３に
加えられる。
【００３３】この乗算回路３にはアキュムレータを含
み、係数ＲＯＭ２６からの係数Ｋ1 ，Ｋ2 列が第２のス
イッチング手段２７の一方の切換通路ｂ−ａを介して乗
算回路３のアキュムレータに入力される。
み、係数ＲＯＭ２６からの係数Ｋ1 ，Ｋ2 列が第２のス
イッチング手段２７の一方の切換通路ｂ−ａを介して乗
算回路３のアキュムレータに入力される。
【００３４】係数ＲＯＭ２６内にも８３次用と２１次用
の係数ＲＯＭ２６ａ，２６ｂを有する。
の係数ＲＯＭ２６ａ，２６ｂを有する。
【００３５】係数ＲＯＭ２６には周波数特性の補正の有
無に応じて二種類の係数Ｋ1 ，Ｋ2列が用意されてい
て、これら係数を切り換える係数切換信号２８，２９が
必要に応じて端子Ｔ16，Ｔ17に加えられ係数ＲＯＭ２６
内にメモリされた係数を切り換える様になされている。
無に応じて二種類の係数Ｋ1 ，Ｋ2列が用意されてい
て、これら係数を切り換える係数切換信号２８，２９が
必要に応じて端子Ｔ16，Ｔ17に加えられ係数ＲＯＭ２６
内にメモリされた係数を切り換える様になされている。
【００３６】又、乗算回路／アキュムレータ３には入力
端子Ｔ18，Ｔ19を有し、入力端子Ｔ 18にはオフセット用
信号３０が入力され、入力端子Ｔ19には零レベル±１％
オフセット信号３１が加えられる。
端子Ｔ18，Ｔ19を有し、入力端子Ｔ 18にはオフセット用
信号３０が入力され、入力端子Ｔ19には零レベル±１％
オフセット信号３１が加えられる。
【００３７】乗算回路／アキュムレータ３の出力はパラ
レル出力としてオーバーロードリミッタ回路３２に加え
られて、オーバーシュートが抑圧されて出力回路３３に
加えられる。
レル出力としてオーバーロードリミッタ回路３２に加え
られて、オーバーシュートが抑圧されて出力回路３３に
加えられる。
【００３８】オーバーロードリミッタ回路３２の出力
は、ライン３４を通じ第１のスイッチング手段２５の他
の切換通路ｃ→ａを介してデータＲＡＭ２４に戻され
る。
は、ライン３４を通じ第１のスイッチング手段２５の他
の切換通路ｃ→ａを介してデータＲＡＭ２４に戻され
る。
【００３９】出力回路３３の入力端子Ｔ6 にはミュート
信号３５が、入力端子Ｔ7 にはシリアル／パラレルデー
タ切換信号３６が、入力端子Ｔ8 にはフォーマット切換
信号３７が、入力端子Ｔ9 には１６ビット／１８ビット
切換信号３８が夫々加えられる様になされている。
信号３５が、入力端子Ｔ7 にはシリアル／パラレルデー
タ切換信号３６が、入力端子Ｔ8 にはフォーマット切換
信号３７が、入力端子Ｔ9 には１６ビット／１８ビット
切換信号３８が夫々加えられる様になされている。
【００４０】又、出力回路３３の出力端子Ｔ20にはＤ1
〜Ｄ16で示すデータとビットクロック及びワードクロッ
ク３９が、出力端子Ｔ21には左右（Ｌ，Ｒ）クロック４
０が、出力端子Ｔ22には左アパーチャクロック４１が、
出力端子Ｔ23には右アパーチャクロック４２が夫々出力
される。
〜Ｄ16で示すデータとビットクロック及びワードクロッ
ク３９が、出力端子Ｔ21には左右（Ｌ，Ｒ）クロック４
０が、出力端子Ｔ22には左アパーチャクロック４１が、
出力端子Ｔ23には右アパーチャクロック４２が夫々出力
される。
【００４１】ここで、左右アパーチャクロック４１，４
２にはサンプリングホールド回路を制御するためのクロ
ックであり、ワードクロックはＬＲクロック周波数の２
倍である。
２にはサンプリングホールド回路を制御するためのクロ
ックであり、ワードクロックはＬＲクロック周波数の２
倍である。
【００４２】尚、タイミング発振回路２２の入力端子Ｔ
10は電源投入時に入出力、ＬＲクロックの位相合わせの
ための初期化信号４２が、入力端子Ｔ13には水晶入力信
号４５が入力され、出力端子Ｔ11にはシステムクロック
４３が、出力端子Ｔ12には水晶出力信号４４が取り出せ
る。
10は電源投入時に入出力、ＬＲクロックの位相合わせの
ための初期化信号４２が、入力端子Ｔ13には水晶入力信
号４５が入力され、出力端子Ｔ11にはシステムクロック
４３が、出力端子Ｔ12には水晶出力信号４４が取り出せ
る。
【００４３】更に図１で述べたアップダウンカウンタ回
路２が設けられて第２のスイッチング手段２７の他の切
換通路ｃ→ａを通じて係数信号２ａが乗算回路／アキュ
ムレータ３に加えられ、入力端子Ｔ14からソフトミュー
ト信号６がアップダウンカウンタ２に加えられ、入力端
子Ｔ15からのホールド信号７はオアゲート回路ＯＲの一
方の入力に加えられる。更にオアゲート回路ＯＲの他方
の入力にはタイミング発生回路２２からのカウントクロ
ック４６が加えられる。
路２が設けられて第２のスイッチング手段２７の他の切
換通路ｃ→ａを通じて係数信号２ａが乗算回路／アキュ
ムレータ３に加えられ、入力端子Ｔ14からソフトミュー
ト信号６がアップダウンカウンタ２に加えられ、入力端
子Ｔ15からのホールド信号７はオアゲート回路ＯＲの一
方の入力に加えられる。更にオアゲート回路ＯＲの他方
の入力にはタイミング発生回路２２からのカウントクロ
ック４６が加えられる。
【００４４】オアゲート回路ＯＲの出力はアップダウン
カウンタ２のクロック端子ＣＫに加えられている。
カウンタ２のクロック端子ＣＫに加えられている。
【００４５】叙上の構成に於いて、デジタルフィルタと
しての機能を行なう場合は第１及び第２のスイッチング
手段２５，２７は一方の切換通路ａ−ｂ側に接し、デー
タ８は乗算回路／アキュムレータ３を用いて前のプロセ
スでエラー訂正が施されて、データＲＡＭ２４に蓄積し
たデータについて第８３次のフィルタリングを行なうた
めに８３次ＲＡＭ２４ａの出力を乗算回路３に加え、係
数ＲＯＭの８３次用係数Ｋ1 列をこのデータに掛け合わ
せてＬ，Ｒのデータ信号について夫々２２回、計４４回
の乗算を行なう。この結果図３Ｂの如きフィルタリング
が行われる。
しての機能を行なう場合は第１及び第２のスイッチング
手段２５，２７は一方の切換通路ａ−ｂ側に接し、デー
タ８は乗算回路／アキュムレータ３を用いて前のプロセ
スでエラー訂正が施されて、データＲＡＭ２４に蓄積し
たデータについて第８３次のフィルタリングを行なうた
めに８３次ＲＡＭ２４ａの出力を乗算回路３に加え、係
数ＲＯＭの８３次用係数Ｋ1 列をこのデータに掛け合わ
せてＬ，Ｒのデータ信号について夫々２２回、計４４回
の乗算を行なう。この結果図３Ｂの如きフィルタリング
が行われる。
【００４６】この様な乗算結果をライン３４と、第１の
スイッチ手段２５の他の切換通路ｃ−ａを通じてデータ
ＲＡＭ２４に加え、更に、２１次ＲＡＭ２４ａ出力を乗
算回路／アキュムレータ３に加えて２１次係数ＲＯＭに
記憶させている係数列と再び乗算を行なう。
スイッチ手段２５の他の切換通路ｃ−ａを通じてデータ
ＲＡＭ２４に加え、更に、２１次ＲＡＭ２４ａ出力を乗
算回路／アキュムレータ３に加えて２１次係数ＲＯＭに
記憶させている係数列と再び乗算を行なう。
【００４７】この乗算もＬ，Ｒのデータ信号について夫
々２２回、計４４回行なわれて、図３Ｃに示す如きフィ
ルタリングが行なわれ、出力回路３３出力には図３Ｄに
示す様な特性を有するデータが得られる。
々２２回、計４４回行なわれて、図３Ｃに示す如きフィ
ルタリングが行なわれ、出力回路３３出力には図３Ｄに
示す様な特性を有するデータが得られる。
【００４８】上述の乗算回路／アキュムレータ３はＣＤ
のデータ１周期である２２μｓの間に９６回の乗算が可
能であり、９６−８８＝８回の乗算を行なう余裕があ
る。
のデータ１周期である２２μｓの間に９６回の乗算が可
能であり、９６−８８＝８回の乗算を行なう余裕があ
る。
【００４９】本発明のソフトミューティング動作を行な
う場合にはＬ，Ｒのデータを各１回、計２回乗算させる
だけでよく、第２のスイッチング手段２７を他方の切換
通路ｃ−ａ側となし、アップダウンカウンタ２に加えら
れるソフトミュート信号６により、アップ又はダウンカ
ウントの切換がなされる。
う場合にはＬ，Ｒのデータを各１回、計２回乗算させる
だけでよく、第２のスイッチング手段２７を他方の切換
通路ｃ−ａ側となし、アップダウンカウンタ２に加えら
れるソフトミュート信号６により、アップ又はダウンカ
ウントの切換がなされる。
【００５０】クロック信号によって漸減或は漸増する係
数信号２ａに対応するカウントダウン又はカウントアッ
プするカウント値を出力する。
数信号２ａに対応するカウントダウン又はカウントアッ
プするカウント値を出力する。
【００５１】この様な係数信号２ａはＬ，Ｒデータと掛
け合わされて、図２Ａ，Ｂに示す様なＬ，Ｒのデータに
応じたフェードイン或はフェードアウトがなされてオー
バーロードリミット回路３２及び出力回路３３を通じて
出力端子Ｔ20にデータが出力され、図示しないＤ／Ａに
よりアナログ変換されてアナログ段に設けた低域通過濾
波器により図３Ｄに示す第４次の周波数スペクトラム成
分が除去される。
け合わされて、図２Ａ，Ｂに示す様なＬ，Ｒのデータに
応じたフェードイン或はフェードアウトがなされてオー
バーロードリミット回路３２及び出力回路３３を通じて
出力端子Ｔ20にデータが出力され、図示しないＤ／Ａに
よりアナログ変換されてアナログ段に設けた低域通過濾
波器により図３Ｄに示す第４次の周波数スペクトラム成
分が除去される。
【００５２】この様に本発明ではフィルタリング或はエ
ラー訂正用の乗算回路／アキュムレータをミューティン
グ時のフェードイン或はフェードアウト等に兼用して利
用出来るためにミューティング時のクリック除去と同時
に乗算回路の共用によりスペースの省略化、コストの低
減化が大きく、更にソフトミューティングオフ時には図
１で詳記した様に入力データは係数と乗算せずにパイパ
スさせることが簡単に行なえるので再量子化が防げる。
ラー訂正用の乗算回路／アキュムレータをミューティン
グ時のフェードイン或はフェードアウト等に兼用して利
用出来るためにミューティング時のクリック除去と同時
に乗算回路の共用によりスペースの省略化、コストの低
減化が大きく、更にソフトミューティングオフ時には図
１で詳記した様に入力データは係数と乗算せずにパイパ
スさせることが簡単に行なえるので再量子化が防げる。
【００５３】尚、本発明は上述の実施例に限定されずに
本発明の要旨を逸脱しない範囲で種々の変形が可能であ
ることは勿論である。
本発明の要旨を逸脱しない範囲で種々の変形が可能であ
ることは勿論である。
【００５４】
【発明の効果】本発明は叙上の如く構成したので、デジ
タルオーディオ機器に於いて、信号の中断、再生開始時
或は切換え時に発生するクリック音をデジタルデータ経
路で防止することが出来る。
タルオーディオ機器に於いて、信号の中断、再生開始時
或は切換え時に発生するクリック音をデジタルデータ経
路で防止することが出来る。
【００５５】然もデジタルフィルタＩＣに用いられてい
る乗算回路を利用することが出来るのでスペースの省略
化、コストの低減化が大きく、ソフトミューティングオ
フ時には再量子化が防止出来る等多くの特徴を有する。
る乗算回路を利用することが出来るのでスペースの省略
化、コストの低減化が大きく、ソフトミューティングオ
フ時には再量子化が防止出来る等多くの特徴を有する。
【図１】本発明のデジタルオーディオ信号減衰装置の系
統図である。
統図である。
【図２】図１の構成で得られる本発明のオーディオ信号
波形図である。
波形図である。
【図３】本発明のデジタルオーディオ信号減衰装置を説
明するためのオーバーサンプリングフィルタ特性図であ
る。
明するためのオーバーサンプリングフィルタ特性図であ
る。
【図４】本発明に用いるデジタルフィルタ集積回路の系
統図である。
統図である。
【図５】従来のデータの中断又は切換時のオーディオ信
号波形図である。
号波形図である。
２ アップダウンカウンタ、３ 乗算回路、４ 制御回
路、５ スイッチング手段、ＯＲ オアゲート回路、６
ソフトミュート信号、７ ホールド信号、８入力デジ
タルオーディオ信号、４６ カウントクロック
路、５ スイッチング手段、ＯＲ オアゲート回路、６
ソフトミュート信号、７ ホールド信号、８入力デジ
タルオーディオ信号、４６ カウントクロック
Claims (1)
- 【請求項１】 乗算回路と、 係数が漸次増大或は減少する様になされた係数信号発生
用のアップ・ダウンカウンタとを有し、 上記乗算回路はデジタルフィルタの乗算回路を兼用して
成り、 上記乗算回路において、入力デジタルオーディオ信号と
上記アップ・ダウンカウンタの係数信号とを乗算すると
共に、ミューティングオフ時には前記入力デジタルオー
ディオ信号を前記乗算回路を介することなく、直接出力
するようにしたことを特徴とするデジタルオーディオ信
号の減衰装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204672A JPH0923123A (ja) | 1996-08-02 | 1996-08-02 | デジタルオーディオ信号の減衰装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204672A JPH0923123A (ja) | 1996-08-02 | 1996-08-02 | デジタルオーディオ信号の減衰装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189437A Division JPH0777331B2 (ja) | 1986-08-12 | 1986-08-12 | デジタルオ−デイオ信号の減衰装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923123A true JPH0923123A (ja) | 1997-01-21 |
Family
ID=16494392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204672A Pending JPH0923123A (ja) | 1996-08-02 | 1996-08-02 | デジタルオーディオ信号の減衰装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0923123A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19724673A1 (de) * | 1997-06-11 | 1998-12-17 | Siemens Ag | Verfahren und Schaltungsanorndung zur Verminderung von Störgeräuschen in elektro-akustischen Wandlern |
| EP0821478A3 (de) * | 1996-07-26 | 1999-10-13 | Sgs-Thomson Microelectronics Gmbh | Elektrische Stummsteuerschaltung |
| JP2001223588A (ja) * | 2000-02-10 | 2001-08-17 | Sony Corp | 送受信装置 |
| JPWO2005099304A1 (ja) * | 2004-04-06 | 2008-03-06 | ローム株式会社 | 音量制御回路、半導体集積回路および音源機器 |
| JP2011066604A (ja) * | 2009-09-16 | 2011-03-31 | Clarion Co Ltd | 音量制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669910A (en) * | 1979-11-12 | 1981-06-11 | Mitsubishi Electric Corp | Level adjustor for pcm signal |
| JPS57129515A (en) * | 1981-02-05 | 1982-08-11 | Victor Co Of Japan Ltd | Digital equalizer |
| JPS5917017B2 (ja) * | 1975-10-20 | 1984-04-19 | 株式会社日立製作所 | エレベ−タ非常通報装置 |
| JPS6151195A (ja) * | 1984-08-21 | 1986-03-13 | 株式会社東芝 | デジタル式音程シフト装置 |
-
1996
- 1996-08-02 JP JP8204672A patent/JPH0923123A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE19724673C2 (de) * | 1997-06-11 | 1999-05-12 | Siemens Ag | Verfahren und Schaltungsanorndung zur Verminderung von Störgeräuschen in elektro-akustischen Wandlern |
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| JP2011066604A (ja) * | 2009-09-16 | 2011-03-31 | Clarion Co Ltd | 音量制御装置 |
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