JPH0631785Y2 - Ｄａ変換器のディグリッチ回路 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案はＤＡ変換器のディグリッチ回路に係り、とく
にサンプル・ホールド回路を含むＤＡ変換器のディグリ
ッチ回路に関する。

〔従来の技術〕

ＤＡ変換器では、入力データがラッチされた際、出力が
ステップ上に変化せず、初めに振動成分のグリッチが生
じるタイプがある。

このとき、ＤＡ変換器の出力変化をステップ上にするた
め、ディグリッチ回路を設ける必要がある。

第４図は、ＣＤプレーヤなどのディジタルオーディオ機
器の再生系に設けられたＤＡ変換器の前後の回路構成を
示すブロック図であり、第５図は第４図の動作を示すタ
イムチャートである。

図示しないディジタル信号処理回路から出力されたサン
プリング周波数Ｆｓ＝44.1kHz、１６ビットのオーディ
オサンプルデータは、ディジタルフィルタ１０により、
例えば８倍のオーバーサンプリングがなされて、オーデ
ィオサンプルデータDATA（シリアル単位データ列DATA1,
DATA2,DATA3,……から成る）として、DATA端子から電流
出力形のＤＡ変換器１２のDATA端子へ出力される。

ディジタルフィルタ１０からは、CK端子からビットクロ
ックＣＫ、LE端子からラッチイネーブル信号ＬＥがＤＡ
変換器１２のCK端子，WDCK端子に出力される。

ＤＡ変換器１２は、ビットクロックＣＫ、ラッチイネー
ブル信号ＬＥに従い８Ｆｓのサンプリング周波数で、オ
ーディオサンプルデータDATAを１単位分ずつＤＡ変換
し、出力端子I-OUTから出力する。

このＤＡ変換器１２の出力にはＤＡ変換器１２の入力デ
ータが、ラッチイネーブル信号ＬＥの立ち下がりで１単
位分ラッチされる毎に、第５図に示すように振動成分の
グリッチが生じる。

このためＤＡ変換器１２の出力側にはディグリッチ回路
１４が設けられており、グリッチの除去がなされる。

このディグリッチ回路１４は、サンプル・ホールド回路
ヒローパスフィルタとで構成されており、具体的にはＤ
Ａ変換器１２の出力側に並列に設けられたアナログスイ
ッチＳＷ１，ＳＷ２と、これらのアナログＳＷ１，ＳＷ
２の出力側が各々反転入力端子、非反転入力端子と接続
されたオペアンプ１６と、オペアンプ１６の出力側と反
転入力端子間に、互いに並列接続された抵抗Ｒ，コンデ
ンサＣとから成る。

アナログスイッチＳＷ１，ＳＷ２の制御端子はディジタ
ルフィルタ１０のDG端子と接続されており、周波数が８
Ｆｓで所定のデューティ比（第５図では５０％）のディ
グリッチ信号ＤＧがサンプルロックとして入力される。

アナログスイッチＳＷ１は、ディグリッチ信号ＤＧが
「Ｌ」のとき開き「Ｈ」のとき閉じる。

逆にアナログスイッチＳＷ２は、ディグリッチ信号ＤＧ
が「Ｌ」のとき閉じ「Ｈ」のとき開く。

ディグリッチ信号ＤＧは、ラッチイネーブル信号ＬＥよ
り短時間ｔだけ前に立ち下がり、一定時間経過してから
「Ｈ」となり、そして次に入力データをラッチする前に
「Ｌ」となる。

ディグリッチ信号ＤＧが「Ｈ」の間はサンプル期間で、
アナログスイッチＳＷ１が閉じ、ＳＷ２が開き、そのと
きＤＡ変換器１２から出力されている電流値に抵抗Ｒを
乗じた電圧まで、コンデンサＣのオペアンプ１６の出力
側が充電されてサンプリングがなされる。

逆に、ディグリッチ信号ＤＧが「Ｌ」の間はホールド期
間で、アナログスイッチＳＷ１が開き、ＳＷ２が閉じ、
コンデンサＣの充電電圧がホールドされる。

よって、ＤＡ変換器１２の出力の変化時に生じる振動成
分のグリッチが除去されることになる（第５図参照）。

ディグリッチ回路１４の出力側にはローパスフィルタ１
８が接続されており、ディグリッチ１４の出力Ｖ_１から
高域成分が除去されてアナログオーディオ信号Ｖ_２が形
成される。

〔考案が解決しようとする課題〕

しかし、上記した従来のディグリッチ回路１４では、ア
ナログスイッチＳＷ１，ＳＷ２の開閉でスイッチングノ
イズが発生し、ディグリッチ回路１４のアナログ出力に
スイッチングノイズＶ_Ｎとして乗る（第５図に、オーデ
ィオサンプルデータDATAが零のときディグリッチ回路１
４から出力されるスイッチングノイズＶ_Ｎを示す）。

このスイッチングノイズＶ_Ｎの周波数スペクトラムはＤ
Ａ変換器１２の動作周波数と同じ８Ｆｓであり、後段の
ローパスフィルタ１８で或る程度減少されるものの、Ｓ
／Ｎ比が悪化し、また、信号歪が生じてしまう（第６図
参照）。

若し、ローパスフィルタ１８でスイッチングノイズＶ_Ｎ
を除去しようとすると、かなり急崚なローパスフィルタ
を組む必要があり、コスト的な負担が大きくなってしま
う。

この考案は上記した従来技術の問題に鑑み、少ないコス
ト的負担で、スイッチングノイズによる信号劣化を改善
できるＤＡ変換器のディグリッチ回路を提供すること
を、その目的とする。

〔課題を解決するための手段〕

この考案のＤＡ変換器のディグリッチ回路は、ＤＡ変換
器の出力側に設けられ，ＤＡ変換器の出力の変化時はホ
ールド期間となるサンプルクロックに従いＤＡ変換器の
出力をサンプルホールドするサンプル・ホールド回路
と、該サンプル・ホールド回路の出力から高域成分を除
去するローパスフィルタとを備えたＤＡ変換器のディグ
リッチ回路において、ＤＡ変換器のサンプリング周波数
のｎ倍（ｎは２以上の整数）の周波数のサンプルロック
を発生させ、サンプル・ホールド回路に出力するサンプ
ルクロック発生回路を設けたこと、を特徴としている。

〔実施例〕

第１図に基づいてこの考案の１つの実施例を説明する。

第１図は、この考案に係るＣＤプレーヤの再生系のＤＡ
変換器前後の構成を示すブロック図である。

なお、第４図と同一の構成部分には、同一の符号を付
す。

周波数が16.9344MHzのマスタクロックMCKがサンプルク
ロック発生回路２０に入力されて、周波数が705.6kHz
（＝16Ｆｓ）のサンプルクロックSCKが形成され、サン
プル・ホールド回路２１に出力されるようになってい
る。

サンプル・ホールド回路２１は第４図のディグリッチ回
路１４と全く同様の構成であり、サンプルクロック発生
回路２０とともにディグリッチ回路を構成する。

サンプルクロック発生回路２０は、マスタクロックMCK
を１／２４に分周する分周回路２２と、この分周回路２
２に対し初期リセットを掛けるリセット回路２４とから
成る。

分周回路２２は、２つのＤ−フリップフロップ（以下、
単に「Ｄ−Ｆ／Ｆ」と称す）２６，２８と、１つとのＮ
ＡＮＤ回路３０とからなる１／３分周器３２と、各々１
つのＤ−Ｆ／Ｆから成る３つの１／２分周器３４〜３８
が縦続接続されて成る。

リセット回路２４は、Ｄ−Ｆ／Ｆ４２と遅延回路４４と
から成る。

遅延回路４４には外部からシステムリセット信号RSTが
入力される。

そして、この遅延回路４４の出力側がＤ−Ｆ／Ｆ４２の
リセット端子Ｒと接続されている。

Ｄ−Ｆ／Ｆ４２はＲ端子に「Ｌ」レベルが入力されると
リセットが掛かり、Ｑ出力を「Ｌ」とする。

システムリセット信号RSTは、「Ｌ」レベルのときＣＤ
プレーヤシステム全体にリセットを掛けるためのもので
ある。

Ｄ−Ｆ／Ｆ４２のＤ端子には、「Ｈ」レベルが入力され
ており、クロック端子Ｃはディジタルフィルタ１０のDG
端子と接続されている。

そしてＤ−Ｆ／Ｆ４２のＱ端子が分周回路２２の各Ｄ−
Ｆ／Ｆ４２のリセット端子Ｒと接続されており、「Ｌ」
レベルでリセットが掛かり、各Ｄ−Ｆ／ＦのＱ出力が
「Ｌ」に落ちるようになっている。

その他の構成部分は第４図と全く同様に構成されてい
る。

次にこの実施例の動作を第２図のタイムチャートを参照
して説明する。

ＣＤプレーヤの電源ＳＷがオンされると、所定のシステ
ムリセット回路より、「Ｌ」レベルのシステムリセット
信号RSTがシステム各部に入力されてシステム全体に対
し所定の初期設定処理がなされる。

システムリセット信号RSTは、電源ＳＷオン後一定時間
経過し、システム各部の動作が安定したところで「Ｈ」
レベルとなる。

このシステムリセット信号RSTは、サンプルクロック発
生回路２０の遅延回路４４に入力されて所定の遅延時間
τだけ遅延されたのち、Ｄ−Ｆ／Ｆ４２のＲ端子に入力
される。

よって、シスタムリセット信号RSTが「Ｈ」になったあ
とτ経過するまでは、Ｄ−Ｆ／Ｆ４２のＱ出力は「Ｌ」
のままであり、リセット信号Ｒとして分周回路２２の角
Ｄ−Ｆ／Ｆ４２に出力されて、リセットが掛けられる。

このため１／３分周器３２、１／２分周器３４〜３８の
出力はいずれも「Ｌ」となり、サンプルクロックSCKは
「Ｌ」のままである。

システムリセット信号RSTが「Ｈ」レベルになると、デ
ィジタルフィルタ１０、ＤＡ変換器１２が所定のフィル
タリング動作とＤＡ変換動作を開始する。

このときディジタルフィルタ１０はDG端子からディグリ
ッチ信号ＤＧをサンプルクロック発生回路２０へ出力す
る。

システムリセット信号RSTの立ち上がり変化からτ経過
し、遅延回路４４の出力が「Ｈ」になったあと、ディグ
リッチ信号ＤＧの立ち上がりでＤ−Ｆ／Ｆ４２のＱ出力
が「Ｈ」になり、分周回路２２のリセット状態が解除さ
れる。

分周回路２２は、その後入力するシステムクロックMCK
を１／２４分周し、１６ＦｓのサンプルクロックSCKと
して出力する。

このとき、分周回路２２のリセット解除後、システムク
ロックMCKの１周期Ｔ_０だけ遅れてから分周が開始さ
れ、１／（３２Ｆｓ）経過する毎に「Ｌ」と「Ｈ」が周
期的に変化するので、ＤＡ変換動作の１周期Ｔ_１分の動
作に関し、ディジタルフィルタ１０から出力されるラッ
チイネーブル信号ＬＥが立ち下がるよりｔ−Ｔ_０前にサ
ンプルクロックSCKが「Ｌ」に落ち、Ｔ_１−４の間
「Ｌ」となる。

よって、ＤＡ変換器１２の出力が変化しグリッチが生じ
ている間、サンプル・ホールド回路２１はホールド動作
を行い、出力側にグリッチノイズが現れるのを防ぐ。

続いて、サンプルクロックSCKはＴ_１／４の間「Ｈ」と
なり、サンプル・ホールド回路２１は、出力安定後のＤ
Ａ変換器１２に対しサンプル動作を行い、次のＴ_１／４
の間再び「Ｌ」となりホールド動作を行い、最後のＴ_１
−４の間「Ｈ」となりサンプル動作を行う。

なお、この実施例ではＤＡ変換器１２の動作の１周期Ｔ
_１の内、１回目サンプル動作でＤＡ変換器１２の出力の
サンブリングが完了するようになっている。

但し、アナログスイッチＳＷ１，ＳＷ２が開閉制御され
る周期は１６Ｆｓとなるので、サンプル・ホールド回路
２１から洩れるスイッチングノイズＶ_Ｎ′の周波数も１
６Ｆｓとなり、第４図に較べて２倍の周波数となる。

１６Ｆｓにおけるローパスフィルタ１８の減衰率は８Ｆ
ｓに較べて極めて大きく、アナログオーティオ信号Ｖ_２
に残るスイッチングノイズ成分は非常に小さくなり、Ｓ
／Ｎ比が向上すると同時に、信号歪が非常に小さくなる
（第３図の周波数スペクトラム参照）。

この実施例によれば、簡単なディジタル回路で構成でき
るサンプルクロック発生回路２０で、ＤＡ変換器１２の
出力が変化しグリッチが生じている間は「Ｌ」レベルと
なり、ＤＡ変換器１２の動作周波数の２倍の周波数のサ
ンプルクロックSCKを発生させてサンプル・ホールド回
路２１へ出力し、アナログスイッチＳＷ１，ＳＷ２の開
閉制御を行わせたことにより、スイッチングノイズ成分
の周波数を２倍に高めることができ、後段のローパスフ
ィルタ１８の遮断特性を急崚にしなくても極めて大きな
減衰率で減衰させることができ、少ないコストでＳ／Ｎ
比と信号歪の改善が可能となる。

また、分周によりサンプルクロックSCKが形成されるシ
ステムクロックMCKは、通常、高精度な水晶発振器で発
声されるため周波数安定度が極めて高く、ディジタルフ
ィルタ１０のラッチイネーブル信号ＬＥにジッタが生
じ、ＤＡ変換器１２の出力にジッタが生じていても、デ
ィグリッチ回路の出力のジッタがかなり小さくなり、精
度の高いアナログディオ信号Ｖ_２を得ることができる。

なお、上記した実施例ではＤＡ変換器は８Ｆｓのサンプ
リング周波数で動作する場合を例に挙げたが、４Ｆｓや
１Ｆｓなど他の周波数で動作する場合にも適用できる。

また、サンプルクロックの周波数を、ＤＡ変換器１２の
動作周波数の２倍としたが、３倍以上の整数倍としても
よい。

また、サンプルクロック発生回路２０の回路構成も、第
１図の例に限定されない。

〔考案の効果〕

この考案にかかるＤＡ変換器のディグリッチ回路によれ
ば、ＤＡ変換器のサンプリング周波数のｎ倍（ｎは２以
上の整数）の周波数のサンプルクロックを発生させ、サ
ンプル・ホールド回路に出力するサンプルクロック発生
回路を設けたことにより、スイッチングノイズ成分の周
波数をｎ倍に高めることができ、ローパスフィルタの遮
断特性を急崚にしなくても極めて大きな減衰率で減衰さ
せることができ、少ないコストでＳ／Ｎ比と信号歪の改
善が可能となる。

【図面の簡単な説明】

第１図はこの考案の１つの実施例に係るＣＤプレーヤの
再生系のＤＡ変換器の前後の構成を示すブロック図、第
２図は第１図の動作を示すタイムチャート、第３図は第
１図のディグリッチ回路から出力されるスイッチングノ
イズの周波数スペクトラムである。 第４図は従来のＣＤプレーヤの再生系のＤＡ変換器の前
後の構成を示すブロック図、第５図は第４図の動作を示
すタイムチャート、第６図は第４図のディグリッチ回路
から出力されるスイッチングノイズの周波数スペクトラ
ムである。 １２：ＤＡ変換器、１８：ローパスフィルタ、 ２０：サンプルクロック発生回路、 ２１：サンプル・ホールド回路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】ＤＡ変換器の出力側に設けられ、ＤＡ変換
   器の出力の変化時はホールド期間となるサンプルクロッ
   クに従いＤＡ変換器の出力をサンプルホールドするサン
   プル・ホールド回路と、該サンプル・ホールド回路の出
   力から高域成分を除去するローパスフィルタとを備えた
   ＤＡ変換器のディグリッチ回路において、 ＤＡ変換器のサンプリング周波数のｎ倍（ｎは２以上の
   整数）の周波数のサンプルロックを発生させ、サンプル
   ・ホールド回路に出力するサンプルクロック発生回路を
   設けたこと、 を特徴とするＤＡ変換器のディグリッチ回路。