JPH09231744A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 アクセスするモード設定が必要なメモリ装置
に関し，モード設定を外部から容易に設定および変更で
きるようにすることを目的とする。 【解決手段】 メモリを組み込む対象の装置の外部もし
くは該装置に組み込まれない状態において外部から入力
されるモード設定データを保持するモード設定用レジス
タを備え，モード設定用レジスタのモード設定データを
メモリに設定することによりメモリのアクセスモードを
外部から設定可能にする構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクセスモードの設
定が必要なメモリ装置に関する。従来の半導体メモリは
電源が投入されてから，一定時間のダミーサイクルを実
行することにより書き込み，読み出しのアクセスが可能
になった。しかし，最近アクセスモードの設定を必要す
る半導体メモリ（ＳＤＲＡＭ）が開発され，このメモリ
装置はメモリにモード設定をすることにより期待するア
クセスが可能になるものである。例えば，１クロックで
読み出しもしくは書き込みを行うビット数を定めるバー
ストレングス（Burst Length),シーケンシャルもしくは
インターリーブ等の読み出し，書き込み方法を定めるラ
ップタイプ，ＣＡＳ信号が入力されてからデータの読み
出し，書き込みを行うまでのクロック数を定めるキャス
ラテンシ（CAS Latency)等のモードを設定してから通常
の読み出し，書き込みを開始するものである。

【０００２】モード設定を必要としないメモリ装置で
は，メモリテストは容易であったが，モード設定するメ
モリの場合には，固定的に設定されているモード設定デ
ータがシステムの側から与えられるので，その変更は容
易ではなく，メモリテストを容易に行うことができな
い。特に，メモリ装置を組み込む対象の装置（以後，シ
ステムと称する）に組み込まれていない状態ではテスト
は不可能であった。

【０００３】

【従来の技術】図７は従来のモード設定に必要なメモリ
装置の構成を示す。図７において，１１０はメモリ装置
である。

【０００４】１１１はＣＰＵである。１１２は制御プロ
グラムである。１１２’は監視プログラムであって，メ
モリにモード設定をするものである。

【０００５】１１３はメモリアクセスコントローラであ
って，コマンドに従ってメモリアクセスの制御をするも
のである。１１４はタイミング信号生成回路であって，
ＣＡＳ（カラムアドレスストローブ信号），ＲＡＳ（ロ
ーアドレスストローブ信号），ＷＥ（ライトイネーブル
信号），ＣＳ（チップセレクト信号）の各信号を発生す
るものである。

【０００６】１１５はアドレス生成回路であって，モー
ド設定をするアドレスをするために必要なアドレスを生
成するものである。モード設定データがメモリに設定す
るためのアドレスになっている。

【０００７】１１６はメモリであって半導体メモリであ
る。１２１はモード設定部であって，メモリの動作モー
ドを定めるモード設定データを保持する部分である。

【０００８】図７の構成の動作を説明する。メモリ装置
１１０，ＣＰＵ１１１，制御プログラム１１２を備える
システムを使用するために電源が投入されると，制御プ
ログラム１１２とＣＰＵ１１１により動作が開始され，
監視プログラム１１２’に従って，メモリにモード設定
をするコマンドが発行され，メモリアクセスコントロー
ラ１１３はそのコマンドに従ってタイミング信号生成回
路１１４およびアドレス生成回路１１５を制御する。タ
イミング信号生成回路１１４はメモリ１１６にモード設
定をするために必要なＲＡＳ，ＣＡＳ，ＷＥ，ＣＳの信
号を発生する。また，アドレス生成回路１１５はモード
設定部１２１にモード設定するのに必要なアドレスを発
生する。そのアドレスはモード設定データであって，ア
ドレス生成回路１１５で発生するＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＣＳの信号に従って，そのモード設定データがモー
ド設定部１２１に書き込まれ，モード設定がされる。

【０００９】

【発明が解決しようとする課題】上記のように，メモリ
に対するモード設定はメモリ装置を使用するシステムの
監視プログラムでなされるようになっている。そのた
め，モード設定の変更は容易でなく，しかもシステム
（メモリ装置を組み込む対象の装置）にメモリ装置が組
み込まれていない状態では，メモリ装置にモード設定を
することができず，システムに組み込まれていない状態
でメモリ装置のテスト等をすることができなかった。

【００１０】本発明は，モード設定を外部から容易に設
定および変更できるようにするとともに，システムに組
み込まれない状態でもメモリ装置に対してモード設定で
きるようにし，メモリ装置のテストを容易に行うことが
できるメモリ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は，アクセスする
モード設定が必要なメモリ装置において，メモリを組み
込む対象の装置の外部もしくは該装置に組み込まれない
状態において外部から入力されるモード設定データを保
持するモード設定用レジスタを備え，モード設定用レジ
スタのモード設定データをメモリに設定することにより
メモリのアクセスモードを外部から設定可能にした。

【００１２】図１は本発明の基本構成を示す（請求項２
に対応する）。図１において，１はメモリ装置である。

【００１３】２は入力手段であって，モード設定データ
を入力するものである。３はモード設定入力制御部であ
って，モード設定用レジスタ５にモード設定データを入
力するための制御を行うものである。

【００１４】４はアクセス制御回路であって，通常の動
作においてメモリ１０のアクセス制御をするものであ
る。５はモード設定用レジスタであって，入力手段２か
ら入力されるモード設定データを保持するものである。

【００１５】６は選択回路であって，テストモードにお
いて，モード設定用レジスタ５の内容を選択して，メモ
リ１０に転送し，通常の動作モードにおいて，アクセス
制御回路４の内容を選択してメモリ１０に転送するもの
である。

【００１６】１０はモード設定を必要とするメモリであ
る。１１はモード保持部であって，モード設定データを
保持するものである。図１の本発明の基本構成の動作を
説明する。

【００１７】通常の動作においては，テストモード選択
信号はオフであって，選択回路６においてアクセス制御
回路４の出力およびシステムクロックが選択される。電
源が投入されると，システム側よりモード設定コマンド
等の通常制御信号がアクセス制御回路４に転送される。
アクセス制御回路４はモード設定するための制御信号と
アドレスを生成する。そして，その制御信号とアドレス
は選択回路６により選択され，メモリ１０に転送され
る。メモリ１０において，アクセス制御回路４で発生さ
れた制御信号により制御されてアドレスの内容（モード
設定データ）がモード保持部１１に書き込まれる。

【００１８】テストモードにおいては，テストモード信
号がオンになり，選択回路６はモード設定用レジスタ５
の内容および外部クロックを選択する。外部の入力手段
２によりモード設定データが入力され，モード設定入力
制御部３によりモード設定用レジスタ５に保持される。
モード設定用レジスタ５の内容はモード設定のために必
要な制御データとモード設定データ（アドレス）であ
る。

【００１９】選択回路６はモード設定用レジスタ５と外
部クロックを選択する。そして，外部クロックおよびモ
ード設定用レジスタ５に設定されている制御データ（例
えばＣＡＳ，ＲＡＳ，ＷＥ，ＣＳ等）により，そのアド
レスのデータがモード保持部１１に書き込まれる。

【００２０】本発明によれば，メモリのモード設定およ
び変更を容易に行うことができる。また，基板等に搭載
されたメモリ装置が，システムに組み込まれていない状
態のために，モード設定もしくはモード変更ができない
状態においても，容易にモード設定，モード変更を行う
ことができる。そのため，メモリ装置をシステムに組み
込まない状態においてもメモリ装置の試験を容易に行う
ことができるようになる。

【００２１】

【発明の実施の形態】図２は本発明の構成の実施例１で
ある。図２において，２１はＣＰＵである。

【００２２】２２はメモリ装置である。２３は入力手段
である。２４はモード設定入力制御部である。

【００２３】３２はモード設定用レジスタである。３３
はアクセス制御回路である。３５はメモリアクセスコン
トローラであって，ＣＰＵ２１からコマンドを受け取っ
て，メモリ４０へのアクセス制御をするものである。

【００２４】３６はタイミング信号生成回路であって，
メモリ４０にアクセスするための制御信号（ＣＡＳ，Ｒ
ＡＳ，ＷＥ，ＣＳ等）を生成するものである。３７はア
ドレス生成回路であって，メモリ４０にモード設定する
アドレスを生成するものである（生成されたアドレスは
モード設定データである）。

【００２５】４０はメモリであって，モード設定して使
用されるものである。４１はモード保持部であって，メ
モリ４０のモード設定データを保持するものである。

【００２６】５０は選択回路である。５１はインバータ
であって，テストモード信号（１ｅ）を入力して反転す
るものである。

【００２７】５２はアンド回路であって，インバータ５
１により反転されたテストモード信号（１ｅ）とシステ
ムクロック（１ａ）を入力して論理積をとるものであ
る。５３はアンド回路であって，テストモード信号（１
ｅ）と外部クロックを入力して論理積をとるものであ
る。

【００２８】５４はオア回路であって，アンド回路５２
とアンド回路５３の出力の論理和をとるものである。５
５はアンド回路であって，テストモード信号とモード設
定用レジスタ３２の内容を入力して論理積をとり，モー
ド設定用の制御信号（ＣＡＳ，ＲＡＳ，ＷＥ，ＣＳが全
てアクティブ）となる信号（４ビット）を出力するもの
である。

【００２９】５６はアンド回路であって，テストモード
信号の否定論理とタイミング信号生成回路３６の生成し
たモード設定用の制御信号（ＣＡＳ，ＲＡＳ，ＷＥ，Ｃ
Ｓが全てアクティブ（４ビット））を入力して，論理積
をとり，通常の使用状態においてモード設定用の制御信
号を出力するものである。

【００３０】５７はオア回路であって，アンド回路５５
とアンド回路５６の出力の論理和をとるものである。５
８はアンド回路であって，テストモード信号とモード設
定用レジスタ３２の内容を入力して論理積をとり，テス
トモードにおいてモード設定用のアドレス（モード保持
部４１の保持領域を指定するものであって，モード設定
データである）を出力するものである。

【００３１】５９はアンド回路であって，テスト信号の
否定論理とアドレス生成回路３７のモード設定用のアド
レス（モード設定データ）を入力して，論理積をとり，
通常の使用状態において，アドレスを出力するものであ
る。

【００３２】６０はオア回路であって，アンド回路５８
とアンド回路５９の論理和をとるものである。図３は本
発明で使用するメモリ装置のモード設定方法の説明図で
ある。

【００３３】図３において，図３ (a)はモード設定用レ
ジスタの説明図であって，３２はモード設定用レジスタ
である。

【００３４】本発明のモード設定用レジスタは４ビット
の制御データと１２ビットのモード設定データ（アドレ
ス）を保持し，外部からデータの内容を随時に変更でき
るものである。

【００３５】制御データはＣＡＳ，ＲＡＳ，ＷＥ，ＣＳ
をアクティブとする４ビットのデータである。モード設
定データはモード設定の内容（図３ (b)参照）を表す１
２ビットのデータである。モード設定データは，例えば
１２ビットで構成され，下位３ビットはＢＬ（バースト
レングス），次の１ビットはＷＴ（ラップタイプ），次
の３ビットはＬＴＭＯＤＥである。

【００３６】４０はメモリである。４１はモード保持部
であって，１２ビットのモード設定データを保持するも
のである。

【００３７】６１は通常使用領域であって，通常の書き
込み，読み出しに使用する領域である。６２はモード設
定データであって，アドレス生成回路３７もしくはモー
ド設定用レジスタ３２の出力である。

【００３８】６３は制御データであって，タイミング信
号生成回路３６もしくはモード設定用レジスタ３２の出
力である。モード設定データ６２はテストモードにおい
てはモード設定用レジスタ３２から取り出されたデータ
であり，通常の動作においてはアドレス生成回路３７か
ら出力されるデータである。メモリ４０へのモード設定
は，制御データ６３に基づいて制御されるＲＡＳ，ＣＡ
Ｓ，ＷＥ，ＣＳよりなる制御信号によりモード設定デー
タ６２がメモリ４０のモード保持部４１に設定される。

【００３９】図４は本発明の実施例１の動作のタイムチ
ャートである。図４において，１ａ，１ｂ等の符号は図
２のそれぞれに対応する。１ｅはテストモード信号であ
って，メモリテストを行う時にＨとなるものである。

【００４０】１ａはシステムクロックであって，本発明
のメモリ装置を使用するシステムのシステムクロックで
ある。１ｂは外部入力クロックであって，モード設定用
レジスタ３２にデータをセットし，モード設定用レジス
タ３２に保持されているモード設定データをメモリに設
定するためのクロックである。

【００４１】１ｃは外部入力データであって，モード設
定用レジスタ３２にセットするために外部から与えられ
るデータである。１ｆはモード設定用の制御信号であっ
て，テストにおいては，モード設定用レジスタ３２から
出力される制御データに基づいて生成される制御信号で
あり，通常動作においては，タイミング信号生成回路３
６，アドレス生成回路３７の出力である。

【００４２】＊ＣＡＳ，＊ＲＡＳ，＊ＷＥ，＊ＣＳはそ
れぞれローアクティブのＣＡＳ信号，ＲＡＳ信号，ＷＥ
信号，ＣＳ信号を表す。アドレスはモード設定データで
ある。

【００４３】メモリをテストする時はテストモード信号
がＨになる。Ｈのテストモード信号はアンド回路５３，
アンド回路５５，アンド回路５８に入力され，外部入力
クロック１ｂ，モード設定用レジスタ３２の制御データ
とアドレスのデータが選択され，それぞれオア回路５
７，オア回路６０を介してメモリ４０に入力される。テ
ストモード信号はインバータ５１で反転され，テストの
時はインバータ５１の出力はＬである。そのＬの信号は
アンド回路５２，アンド回路５６，アンド回路５９に入
力されるので，テストモードの時はシステムクロック１
ａ，タイミング信号生成回路３６の出力（１ｄ−１），
アドレス生成回路３７の出力（１ｄ−２）は選択され
ず，メモリ４０に入力されることはない。

【００４４】テストモードにおいて，外部よりモード設
定データを入力する。このとき４ビットの制御データは
＊ＣＡＳ，＊ＲＡＳ，＊ＷＥ，＊ＣＳがＬとなるように
セットする。外部データはモード設定入力制御部２４に
より外部入力クロック（１ｂ）に従って，モード設定用
レジスタ３２に設定される（時刻ｔ₁ ）。

【００４５】テストにおいては，Ｌアクティブの＊ＣＡ
Ｓ，＊ＲＡＳ，＊ＷＥ，＊ＣＳとなる制御データがモー
ド設定用レジスタ３２から出力され，外部クロックによ
りそのデータがメモリ４０に与えられ，メモリ４０はそ
の制御データに従ってモード保持部４１にモード設定デ
ータを書き込む（時刻ｔ₂ ）。モード設定が終了した
ら，外部クロックに従って，モード設定用レジスタ３２
の内容を制御データ＊ＣＡＳ，＊ＲＡＳ，＊ＷＥ，＊Ｃ
ＳがＨになるようにセットする（時刻ｔ₃ ）。

【００４６】通常のモードにおいては，テストモード信
号はＬであり，アンド回路５３，アンド回路５５，アン
ド回路５８のテスト信号の入力側はＬであるので，外部
入力クロック１ｂ，モード設定用レジスタ３２のデータ
は選択されない。その時，インバータ５１の出力はＨで
あり，それはアンド回路５２，アンド回路５６，アンド
回路５９に入力される。そのため，アンド回路５２，ア
ンド回路５６，アンド回路５９の他方の入力信号である
システムクロック１ａ，タイミング信号生成回路３６の
出力１ｄ−１，アドレス生成回路３７の出力１ｄ−２が
選択され，メモリ４０に入力される。そして，タイミン
グ信号生成回路３６の出力する＊ＣＡＳ，＊ＲＡＳ，＊
ＷＥ，＊ＣＳのＬの信号に制御され，アドレス生成回路
３７の出力するモード設定データがメモリのモード保持
領域に設定される。

【００４７】図５は本発明の構成の実施例２である。図
５は，通常動作においてモード設定するのに使用するレ
ジスタをテストにおけるモード設定用レジスタとして使
用するものである。

【００４８】図５において，２１はＣＰＵである。２２
はメモリ装置である。

【００４９】２３は入力手段である。２４はモード設定
入力制御部である。３２はモード設定用レジスタであっ
て，通常の動作においてモード設定に使用されるレジス
タである。また，テストモード設定以外にも使用できる
ものである。

【００５０】３３はアクセス制御回路である。３５はメ
モリアクセスコントローラである。３６はタイミング信
号生成回路である。

【００５１】３７はアドレス生成回路である。４０はメ
モリである。４１はモード保持部である。

【００５２】７１はインバータであって，テスト信号を
入力して反転して出力するものである。７２はアンド回
路であって，システムクロック２ａとテストモード信号
２ｅを反転したインバータ７１の出力の論理積をとるも
のである。

【００５３】７３はアンド回路であって，テストモード
信号２ｅと外部入力クロック２ｂを入力して論理積をと
るものである。７４はアンド回路であって，テストモー
ド信号２ｅと外部入力データ２ｄを入力して論理積をと
るものである。

【００５４】７５はアンド回路であって，起動タイミン
グ信号発生回路８０の起動信号２ｇと外部起動モード設
定信号２ｈの出力の論理積をとるものである。７６はオ
ア回路であって，アンド回路７５とモード設定用レジス
タ３２の論理和をとるものである。

【００５５】８０は起動タイミング信号発生回路であっ
て，起動入力信号２ｆにより起動信号２ｇを発生し，モ
ード設定用レジスタ３２の内容をメモリ４０のモード保
持部４１に設定するための起動信号を発生するものであ
る。

【００５６】２ａはシステムクロックである。２ｂは外
部入力クロックである。２ｃは制御信号であって，ＣＡ
Ｓ，ＲＡＳ，ＷＥ，ＣＳ信号，アドレスである。

【００５７】２ｄは外部入力データである。２ｅはテス
トモードの信号である。２ｆは起動入力信号であって，
起動タイミング信号発生回路８０から起動信号２ｇを発
生するタイミングを与える信号である。

【００５８】２ｇは起動信号であって，モード設定用レ
ジスタ３２の内容をメモリ４０に取り込むタイミングを
与える信号である。図６は本発明の実施例２のタイムチ
ャートである。

【００５９】図６を参照して図５の構成の動作を説明す
る。テストモードにおいて，テストモード信号２ｅがＨ
になる。そのＨの信号はアンド回路７３，アンド回路７
４に入力され，外部入力クロック２ｂ，外部入力データ
２ｄが選択されモード設定用レジスタ３２に設定され
る。外部から与えるモード設定データは，外部の入力手
段２３を使用して入力し，モード設定入力制御部２４に
より入力制御されてモード設定用レジスタ３２に設定さ
れる。モード設定データがモード設定用レジスタ３２に
セットされたら，モードテスト信号をＬとする。モード
テスト信号がＬになったタイミングで外部起動モード設
定信号２ｈをＨとする。

【００６０】モードテスト信号がＬになった結果，イン
バータ７１の出力はＨになり，アンド回路７２によりシ
ステムクロック２ａが選択される。モード設定用レジス
タ３２はシステムクロックで動作する。そこで起動入力
信号２ｆを外部から与え，起動タイミング信号発生回路
８０から起動信号２ｇを発生させる。アンド回路の一方
の入力２ｈはＨであるので，起動信号２ｇはアンド回路
７５，オア回路７６を通過してメモリ４０に入力され
る。起動信号２ｇがメモリ４０に入力されたことによ
り，モード設定用レジスタ３２の内容が取り出され，そ
の制御信号（Ｌでアクティブな＊ＣＡＳ，＊ＲＡＳ，＊
ＷＥ，＊ＣＳ）によりモード設定データ（アドレス）が
メモリ４０のモード保持部４１に設定される。モード設
定データがメモリ４０に設定されたら外部起動モード設
定信号をＬとして，モード設定以外にモード設定用レジ
スタ３２が使用された場合に，その内容がメモリ４０に
設定することを妨げないようにする。

【００６１】通常動作では、テストモード信号２ｅはＬ
である。そのため，そのＬの信号を入力するアンド回路
７３，アンド回路７４の他方の入力である外部クロッ
ク，外部データは選択されない。一方，インバータ７１
はテストモード信号２ｅを反転してＨとし，アンド回路
７２に入力する。そのため，アンド回路７２の他方の入
力であるシステムクロック２ａが選択され，モード設定
用レジスタ３２はタイミング信号生成回路３６とアドレ
ス生成回路３７の出力２ｃ−１，２ｃ−２を入力する。
そして，通常のモード設定データがモード設定用レジス
タ３２に入力される。

【００６２】そこで，起動トリガ信号を発生させて起動
タイミング信号発生回路８０より起動信号を発生させ，
モード設定用レジスタの内容を取り出す。そして，その
制御信号（Ｌでアクティブな＊ＣＡＳ，＊ＲＡＳ，＊Ｗ
Ｅ，＊ＣＳ）によりモード設定データであるアドレスが
メモリ４０のモード保持部４１に設定される。そこで，
外部起動モード設定信号２ｈをＬとして，モード設定以
外にモード設定用レジスタ３２を使用した場合のモード
設定用レジスタ３２の内容をメモリ４０に設定すること
を妨げないようにする。

【００６３】

【発明の効果】本発明によれば，モード設定の必要なメ
モリにおいて，モード設定をメモリに装着するシステム
を外部からモード設定できるので，システムの動作とは
無関係にモード設定を容易にすることができる。また，
そのため，メモリのテストにおける操作性が向上し，メ
モリテストの能率を大幅に向上させることができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の構成の実施例１を示す図である。

【図３】モード設定の必要なメモリのモード設定方法の
説明図である。

【図４】本発明の実施例１のタイムチャートを示す図で
ある。

【図５】本発明の構成の実施例２を示す図である。

【図６】本発明の実施例２のタイムチャートを示す図で
ある。

【図７】従来のモード設定の必要なメモリ装置を示す図
である。

【符号の説明】

１：メモリ装置 ２：入力手段 ３：モード設定入力制御部 ４：アクセス制御回路 ５：モード設定用レジスタ ６：選択回路 １０：メモリ １１：モード保持部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アクセスするモード設定が必要なメモリ
   装置において，メモリを組み込む対象の装置の外部もし
   くは該装置に組み込まれない状態において外部から入力
   されるモード設定データを保持するモード設定用レジス
   タを備え，モード設定用レジスタのモード設定データを
   メモリに設定することによりメモリのアクセスモードを
   外部から設定可能にしたことを特徴とするメモリ装置。
2. 【請求項２】 メモリ装置は通常の動作においてメモリ
   にモード設定するアクセス制御回路と，該アクセス制御
   回路の出力とモード設定用レジスタの出力を選択する選
   択回路を備え，選択回路は，テストモード信号に基づい
   て通常の動作においてはアクセス制御回路の出力を選択
   し，テストモードにおいてはモード設定用レジスタの出
   力を選択することによりモード設定することを特徴とす
   る請求項１に記載のメモリ装置。
3. 【請求項３】 モード設定用レジスタは，通常の動作に
   おいてメモリにモード設定するアクセス制御回路からの
   出力を保持し，テストにおいて外部から与えられるモー
   ド設定データを保持するものであって，モード設定用レ
   ジスタに保持されたモード設定データを起動信号により
   メモリに設定することを特徴とする請求項１に記載のメ
   モリ装置。
4. 【請求項４】 モード設定用レジスタに保持するデータ
   はモード設定データをメモリに設定するのに必要な制御
   データとモード設定データであることを特徴とする請求
   項１，２もしくは３に記載のメモリ装置。
5. 【請求項５】 入力手段により外部から与えられるデー
   タをモード設定用レジスタに書き込むためのモード設定
   入力制御部を備えることを特徴とする請求項１，２，３
   もしくは４に記載のメモリ装置。