JPH09232335A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09232335A JPH09232335A JP8033886A JP3388696A JPH09232335A JP H09232335 A JPH09232335 A JP H09232335A JP 8033886 A JP8033886 A JP 8033886A JP 3388696 A JP3388696 A JP 3388696A JP H09232335 A JPH09232335 A JP H09232335A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- opening
- etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】ゲート電極をソース電極側へオフセットして形
成することができるオフセットゲート構造を再現性よく
寄生容量の増大を伴なうことなく形成すること。 【解決手段】半導体基板の表面にパターニングした第１
の絶縁膜１０１−１を設け、エッチングレートの大きな
異なる種類の第２の絶縁膜１０１−２を設けパターニン
グした第１の絶縁膜１０１−１の端が内側に設置される
ような位置に開口を有するレジスト層を設けて第２の絶
縁膜を前記半導体基板表面に沿って所望の距離だけエッ
チングし、露出した半導体基板表面をエッチングしてリ
セスを形成し、ゲート金属を蒸着し、前記レジスト層と
共に除去してゲート電極１０５を形成する。
成することができるオフセットゲート構造を再現性よく
寄生容量の増大を伴なうことなく形成すること。 【解決手段】半導体基板の表面にパターニングした第１
の絶縁膜１０１−１を設け、エッチングレートの大きな
異なる種類の第２の絶縁膜１０１−２を設けパターニン
グした第１の絶縁膜１０１−１の端が内側に設置される
ような位置に開口を有するレジスト層を設けて第２の絶
縁膜を前記半導体基板表面に沿って所望の距離だけエッ
チングし、露出した半導体基板表面をエッチングしてリ
セスを形成し、ゲート金属を蒸着し、前記レジスト層と
共に除去してゲート電極１０５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に超高周波帯で動作するショットキーバ
リアゲート電界効果トランジスタ等においてゲート電極
をソース電極側へオフセットして形成するオフセットゲ
ートの形成方法に関する。
方法に関し、特に超高周波帯で動作するショットキーバ
リアゲート電界効果トランジスタ等においてゲート電極
をソース電極側へオフセットして形成するオフセットゲ
ートの形成方法に関する。
【０００２】
【従来の技術】図７（ａ）〜（ｄ）は従来のオフセット
ゲートの形成方法について説明するための工程順断面図
である。まず、図７（ａ）に示すように、ＧａＡｓ基体
２００−１に動作層２００−２を設けたＧａＡｓ基板上
に絶縁膜２０１を設ける。次いでフォトレジスト層２０
２を被着後、図７（ｂ）に示すように、後にいわゆるリ
セスと呼ばれるくぼみの幅に相当する開口幅を持つよう
に、光学露光法によってパターニングし、絶縁膜２０１
をエッチングして除去する。次に、この絶縁膜２０１を
マスクとしてエッチングを行い、リセス２０３を形成す
る。更に、ゲート電極をリセス内でソース側にオフセッ
トさせて形成するために図７（ｃ）に示すように、フォ
トレジスト層２０４を位置決めしてパターン形成する。
この時、ゲート長は通常の光学露光法によるときは０．
５μｍ程度が限界であるのでさらに微細なパターンを形
成するには電子ビーム露光等の手段を用いる必要があ
る。第２のフォトレジスト層２０４を開口した後、ゲー
ト金属を蒸着し、メチルエチルケトンによってフォトレ
ジスト層２０４と共に除去して（本工程、手法をリフト
オフという）、図６（ｄ）に示すように、ゲート電極２
０５を形成する。この場合、ゲート電極をソース電極側
にオフセットするのには、目合精度としては±０．０２
μｍ程度の高精度が要求される。光学露光で用いるｉ線
ステッパーや電子ビーム露光で用いる電子ビーム露光器
の目合精度は共に±０．０５μｍ程度であり、オフセッ
トゲートを精度よく形成するには不十分である。
ゲートの形成方法について説明するための工程順断面図
である。まず、図７（ａ）に示すように、ＧａＡｓ基体
２００−１に動作層２００−２を設けたＧａＡｓ基板上
に絶縁膜２０１を設ける。次いでフォトレジスト層２０
２を被着後、図７（ｂ）に示すように、後にいわゆるリ
セスと呼ばれるくぼみの幅に相当する開口幅を持つよう
に、光学露光法によってパターニングし、絶縁膜２０１
をエッチングして除去する。次に、この絶縁膜２０１を
マスクとしてエッチングを行い、リセス２０３を形成す
る。更に、ゲート電極をリセス内でソース側にオフセッ
トさせて形成するために図７（ｃ）に示すように、フォ
トレジスト層２０４を位置決めしてパターン形成する。
この時、ゲート長は通常の光学露光法によるときは０．
５μｍ程度が限界であるのでさらに微細なパターンを形
成するには電子ビーム露光等の手段を用いる必要があ
る。第２のフォトレジスト層２０４を開口した後、ゲー
ト金属を蒸着し、メチルエチルケトンによってフォトレ
ジスト層２０４と共に除去して（本工程、手法をリフト
オフという）、図６（ｄ）に示すように、ゲート電極２
０５を形成する。この場合、ゲート電極をソース電極側
にオフセットするのには、目合精度としては±０．０２
μｍ程度の高精度が要求される。光学露光で用いるｉ線
ステッパーや電子ビーム露光で用いる電子ビーム露光器
の目合精度は共に±０．０５μｍ程度であり、オフセッ
トゲートを精度よく形成するには不十分である。
【０００３】この第１の従来例における問題を解決する
ために次に述べる２種類の方法が提案されている。
ために次に述べる２種類の方法が提案されている。
【０００４】まず特開平４−６８３８号公報に記載され
ている第２の従来例について説明する。まず図８（ａ）
に示すように、ＧａＡｓ基板３００上に絶縁膜３０１−
１をプラズマＣＶＤ法により堆積し、反応性イオンエッ
チング法でパターニングする。次に、図８（ｂ）に示す
ように絶縁膜３００が完全に覆われるように光学露光法
によってパターニングした第１のフォトレジスト層３０
２を形成する。このパターンをマスクにして、エッチン
グを行ない、図８（ｃ）に示すように、第１のリセス３
０３−１を形成する。次に、図８（ｄ）に示すように、
絶縁膜３０１−２を蒸着法或いはＥＣＲ−ＣＶＤ法など
により堆積する。次に、図８（ｅ）に示すように、フォ
トレジスト層３０２とその上の絶縁膜３０１−２を除去
する。リセス部に絶縁膜３０１−２がダミーパターンと
して残る。次に、図８（ｆ）に示すように、全面に絶縁
膜３０６を堆積する。次に、図８（ｇ）に示すように、
フォトレジスト層３０７のパターンを形成し、フォトレ
ジスト層３０７で覆われていない部分の側壁部にのみ絶
縁膜３０６を残し、第１のリセス３０３−１内に第２の
リセス３０３−２を形成する。次に、図８（ｈ）に示す
ように、フォトレジスト層３０７を利用してリフトオフ
法によりＴ型のゲート電極３０５を形成する。
ている第２の従来例について説明する。まず図８（ａ）
に示すように、ＧａＡｓ基板３００上に絶縁膜３０１−
１をプラズマＣＶＤ法により堆積し、反応性イオンエッ
チング法でパターニングする。次に、図８（ｂ）に示す
ように絶縁膜３００が完全に覆われるように光学露光法
によってパターニングした第１のフォトレジスト層３０
２を形成する。このパターンをマスクにして、エッチン
グを行ない、図８（ｃ）に示すように、第１のリセス３
０３−１を形成する。次に、図８（ｄ）に示すように、
絶縁膜３０１−２を蒸着法或いはＥＣＲ−ＣＶＤ法など
により堆積する。次に、図８（ｅ）に示すように、フォ
トレジスト層３０２とその上の絶縁膜３０１−２を除去
する。リセス部に絶縁膜３０１−２がダミーパターンと
して残る。次に、図８（ｆ）に示すように、全面に絶縁
膜３０６を堆積する。次に、図８（ｇ）に示すように、
フォトレジスト層３０７のパターンを形成し、フォトレ
ジスト層３０７で覆われていない部分の側壁部にのみ絶
縁膜３０６を残し、第１のリセス３０３−１内に第２の
リセス３０３−２を形成する。次に、図８（ｈ）に示す
ように、フォトレジスト層３０７を利用してリフトオフ
法によりＴ型のゲート電極３０５を形成する。
【０００５】次に特開昭６４−２３７２号公報に記載さ
れている第３の従来例について説明する。まず図９
（ａ）に示すように、ＧａＡｓ基体４００−１に動作層
４００−２を形成したＧａＡｓ基板表面に、第１薄膜
（窒化シリコン膜４０１−１），第２薄膜（ＳｉＯ2 膜
４０１−２）、第３薄膜（Ａｌ膜４０８）を順次被着後
フォトレジスト層４０２を塗布してパターニングする。
第２薄膜４０１−２と第３薄膜４０８をフォトレジスト
層４０２をマスクにしてエッチングして段差部を設け
る。次に、図９（ｂ）に示すように、フォトレジスト層
４０９を塗布する。次に、Ｏ2 ガスを使用した反応性イ
オンエッチングによってフォトレジスト層４０９を徐々
に処理して、図９（ｃ）に示すように、段差部Ａに第３
薄膜４０８が露出する時点で終了とし、フォトレジスト
層４０９の大部分は今だ残った状態にある。次に、図９
（ｄ）に示すように、この露出した第３薄膜４０８をエ
ッチングし、さらに第２薄膜４０１−２を同様にエッチ
ングし、さらに最終の第一薄膜４０１−１はドライエッ
チングによって処理してからフォトレジスト層４０９を
溶解除去する。この第１薄膜４０１−１の除去によって
生じる開口部に露出する動作層４００−２をエッチング
して、図９（ｅ）に示すように、リセス４０３を形成
後、図９（ｆ）に示すように、ゲート電極となるＡｌ膜
４１１を蒸着する。さらにフォトレジスト層を再度塗布
してＯ2 ガスを使用した反応性イオンエッチング処理に
よってその頂部から徐々にエッチングして、図９（ｇ）
に示すように、空隙部４１０だけにフォトレジスト層４
１２を残存させる（エッチバック工程）。この結果リセ
ス４０３部のＡｌ膜４１１はこのフォトレジスト層４１
２で保護されており、この状態で第１薄膜４０１−１上
のＡｌ膜４１１，第１薄膜４０１−１をエッチングで除
去し、最終的にはフォトレジスト層４１２を除去して、
図９（ｈ）に示すようにゲート電極４０５を形成する。
れている第３の従来例について説明する。まず図９
（ａ）に示すように、ＧａＡｓ基体４００−１に動作層
４００−２を形成したＧａＡｓ基板表面に、第１薄膜
（窒化シリコン膜４０１−１），第２薄膜（ＳｉＯ2 膜
４０１−２）、第３薄膜（Ａｌ膜４０８）を順次被着後
フォトレジスト層４０２を塗布してパターニングする。
第２薄膜４０１−２と第３薄膜４０８をフォトレジスト
層４０２をマスクにしてエッチングして段差部を設け
る。次に、図９（ｂ）に示すように、フォトレジスト層
４０９を塗布する。次に、Ｏ2 ガスを使用した反応性イ
オンエッチングによってフォトレジスト層４０９を徐々
に処理して、図９（ｃ）に示すように、段差部Ａに第３
薄膜４０８が露出する時点で終了とし、フォトレジスト
層４０９の大部分は今だ残った状態にある。次に、図９
（ｄ）に示すように、この露出した第３薄膜４０８をエ
ッチングし、さらに第２薄膜４０１−２を同様にエッチ
ングし、さらに最終の第一薄膜４０１−１はドライエッ
チングによって処理してからフォトレジスト層４０９を
溶解除去する。この第１薄膜４０１−１の除去によって
生じる開口部に露出する動作層４００−２をエッチング
して、図９（ｅ）に示すように、リセス４０３を形成
後、図９（ｆ）に示すように、ゲート電極となるＡｌ膜
４１１を蒸着する。さらにフォトレジスト層を再度塗布
してＯ2 ガスを使用した反応性イオンエッチング処理に
よってその頂部から徐々にエッチングして、図９（ｇ）
に示すように、空隙部４１０だけにフォトレジスト層４
１２を残存させる（エッチバック工程）。この結果リセ
ス４０３部のＡｌ膜４１１はこのフォトレジスト層４１
２で保護されており、この状態で第１薄膜４０１−１上
のＡｌ膜４１１，第１薄膜４０１−１をエッチングで除
去し、最終的にはフォトレジスト層４１２を除去して、
図９（ｈ）に示すようにゲート電極４０５を形成する。
【０００６】
【発明が解決しようとする課題】前述した第１の従来例
の問題点を解決するために提案された第２の従来例では
ゲート電極３０５の庇下に絶縁膜が存在している。特に
ゲート電極のドレイン側の絶縁膜はゲート−ドレイン間
容量を増加させるため、最大発振周波数の低下につなが
り、利得の低下を引き起こす。
の問題点を解決するために提案された第２の従来例では
ゲート電極３０５の庇下に絶縁膜が存在している。特に
ゲート電極のドレイン側の絶縁膜はゲート−ドレイン間
容量を増加させるため、最大発振周波数の低下につなが
り、利得の低下を引き起こす。
【０００７】また、第３の従来例は工程が煩雑であり、
段差部Ａに第３薄膜を露出させる度合によって第３薄膜
と第２薄膜のエッチングひいてはリセス寸法が影響を受
け、リセス寸法及びゲート長がばらついてしまい再現性
が悪い。
段差部Ａに第３薄膜を露出させる度合によって第３薄膜
と第２薄膜のエッチングひいてはリセス寸法が影響を受
け、リセス寸法及びゲート長がばらついてしまい再現性
が悪い。
【０００８】本発明の目的は、寄生容量の増大を伴なう
ことなく高精度に再現性よくオフセットゲート構造を実
現できる半導体装置の製造方法を提供することにある。
ことなく高精度に再現性よくオフセットゲート構造を実
現できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面部に選択的に活性領域を形
成する工程と、第１の絶縁膜を堆積したのちパターニン
グして前記活性領域上に第１の開口を設ける工程と、所
定のエッチング手段に対して前記第１の絶縁膜よりエッ
チングレートの大きな第２の絶縁膜を堆積する工程と、
前記第１の開口の縁端を境にしてその両側上の前記第２
の絶縁膜を露出させる第２の開口を有するレジスト層を
形成する工程と、前記レジスト層をマスクとして前記第
２の絶縁膜を前記エッチング手段により除去することに
より前記第２の開口より大きな第３の開口を形成する工
程と、前記第１の開口と第３の開口の重なった部分に露
出した前記活性領域をエッチングしてリセスを形成する
工程と、前記活性領域とショットキー接合をなす導電膜
を堆積したのち前記レジスト層を剥離するリフトオフ法
によりゲート電極を形成する工程とを有するというもの
である。
造方法は、半導体基板の表面部に選択的に活性領域を形
成する工程と、第１の絶縁膜を堆積したのちパターニン
グして前記活性領域上に第１の開口を設ける工程と、所
定のエッチング手段に対して前記第１の絶縁膜よりエッ
チングレートの大きな第２の絶縁膜を堆積する工程と、
前記第１の開口の縁端を境にしてその両側上の前記第２
の絶縁膜を露出させる第２の開口を有するレジスト層を
形成する工程と、前記レジスト層をマスクとして前記第
２の絶縁膜を前記エッチング手段により除去することに
より前記第２の開口より大きな第３の開口を形成する工
程と、前記第１の開口と第３の開口の重なった部分に露
出した前記活性領域をエッチングしてリセスを形成する
工程と、前記活性領域とショットキー接合をなす導電膜
を堆積したのち前記レジスト層を剥離するリフトオフ法
によりゲート電極を形成する工程とを有するというもの
である。
【００１０】この場合、第１の絶縁膜及び第２の絶縁膜
をそれぞれ窒化シリコン膜及び酸化シリコン膜とし、エ
ッチング手段をＨＦ系エッチャントによるウェットエッ
チングとすることができる。
をそれぞれ窒化シリコン膜及び酸化シリコン膜とし、エ
ッチング手段をＨＦ系エッチャントによるウェットエッ
チングとすることができる。
【００１１】あるいは、第１の絶縁膜及び第２の絶縁膜
をそれぞれ環状オレフィン系樹脂膜をベースとする低誘
電率膜及び酸化シリコン膜とし、エッチング手段をＨＦ
系エッチャントによるウェットエッチングとしてもよ
く、更に低誘電率膜をポリオレフィン膜とすることがで
きる。
をそれぞれ環状オレフィン系樹脂膜をベースとする低誘
電率膜及び酸化シリコン膜とし、エッチング手段をＨＦ
系エッチャントによるウェットエッチングとしてもよ
く、更に低誘電率膜をポリオレフィン膜とすることがで
きる。
【００１２】半導体基板の表面を第１の開口を有する第
１の開口を有する第１の絶縁膜で覆い、エッチングレー
トの大きな第２の絶縁膜を積層し、前記第１の開口とず
らして第３の開口を有するレジスト層をマスクにして前
記第２の絶縁膜に第２の開口を形成し、第１，第２の開
口の重なった部分の半導体基板にリセスを形成する。更
に前記レジスト膜を利用してリフトオフ法によりゲート
電極を形成するので、ゲート電極がリセスとオフセット
を有して設けられ、第２の絶縁膜と接触せずかつ第１の
絶縁膜とは片側でのみ接触するようにできる。
１の開口を有する第１の絶縁膜で覆い、エッチングレー
トの大きな第２の絶縁膜を積層し、前記第１の開口とず
らして第３の開口を有するレジスト層をマスクにして前
記第２の絶縁膜に第２の開口を形成し、第１，第２の開
口の重なった部分の半導体基板にリセスを形成する。更
に前記レジスト膜を利用してリフトオフ法によりゲート
電極を形成するので、ゲート電極がリセスとオフセット
を有して設けられ、第２の絶縁膜と接触せずかつ第１の
絶縁膜とは片側でのみ接触するようにできる。
【００１３】
【発明の実施の形態】まず、本発明の第１の実施の形態
について説明する。
について説明する。
【００１４】図１（ａ），（ｂ）に示すように、半絶縁
性のＧａＡｓ基体１００−１の表面にＮ型ＧａＡｓ層で
なる動作層１００−２を形成したＧａＡｓ基板を準備
し、動作層１００−２をパターニングして、平面形状が
長方形のメサ１１２（活性領域）を形成する。次に、プ
ラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜１
０１−１（第１の絶縁膜）を堆積し、第１の開口１１３
を形成する。第１の開口１１３は例えば長方形状とし、
メサ１１２と交差させる。以下の説明から明らかとなる
ように、第１の開口１１３下部にリセスが形成される。
性のＧａＡｓ基体１００−１の表面にＮ型ＧａＡｓ層で
なる動作層１００−２を形成したＧａＡｓ基板を準備
し、動作層１００−２をパターニングして、平面形状が
長方形のメサ１１２（活性領域）を形成する。次に、プ
ラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜１
０１−１（第１の絶縁膜）を堆積し、第１の開口１１３
を形成する。第１の開口１１３は例えば長方形状とし、
メサ１１２と交差させる。以下の説明から明らかとなる
ように、第１の開口１１３下部にリセスが形成される。
【００１５】次に、図２（ａ），（ｂ）に示すように、
厚さ１００ｎｍの酸化シリコン（ＳｉＯ2 ）膜１０１−
２（第２の絶縁膜）をＣＶＤ法により堆積する。次に、
電子ビーム露光用のレジスト層１０２を形成し、電子ビ
ーム露光を行ない、現像を行なって第２の開口１１４を
形成する。第２の開口１１４は活性領域（１１２）上方
で第１の開口１１３の縁端部上に重なるようにする。第
２の開口１１４下部の第１の開口１１３でゲート長が定
まる。次に、図３（ａ），（ｂ）に示すように第２の絶
縁膜（１０１−２）をＨＦ系エッチャントにてエッチン
グする。このとき、サイドエッチを利用して第２の開口
１１４より大きな第３の開口１１５を形成する。第１の
絶縁膜である窒化シリコン膜１０１−１はＨＦ系エッチ
ャントに対してエッチングレートが第２の絶縁膜である
酸化シリコン膜１０１−２に比べて遅いために、除去さ
れずにＧａＡｓ基板上に残っている。この後、図４
（ａ），（ｂ）に示すように、第１の絶縁膜と第２の絶
縁膜に挟まれたＧａＡｓ基板表面をＨ2 ＳＯ4 とＨ2 Ｏ
2 の混合液によってエッチングし、リセス１０３を形成
する。その後、レジスト層１０２をマスクにＧａＡｓと
ショットキー接合をなすゲート金属を蒸着法によって堆
積し、メチルエチルケトンによってレジスト層１０２と
とも除去することによって、図５（ａ），（ｂ）に示す
ようにゲート電極１０５を形成する。次に、図６
（ａ），（ｂ）に示すように、コンタクト用の開口１１
６−１，１１６−２を設け、ソース電極１１７−１，ド
レイン電極１１７−２を形成する。
厚さ１００ｎｍの酸化シリコン（ＳｉＯ2 ）膜１０１−
２（第２の絶縁膜）をＣＶＤ法により堆積する。次に、
電子ビーム露光用のレジスト層１０２を形成し、電子ビ
ーム露光を行ない、現像を行なって第２の開口１１４を
形成する。第２の開口１１４は活性領域（１１２）上方
で第１の開口１１３の縁端部上に重なるようにする。第
２の開口１１４下部の第１の開口１１３でゲート長が定
まる。次に、図３（ａ），（ｂ）に示すように第２の絶
縁膜（１０１−２）をＨＦ系エッチャントにてエッチン
グする。このとき、サイドエッチを利用して第２の開口
１１４より大きな第３の開口１１５を形成する。第１の
絶縁膜である窒化シリコン膜１０１−１はＨＦ系エッチ
ャントに対してエッチングレートが第２の絶縁膜である
酸化シリコン膜１０１−２に比べて遅いために、除去さ
れずにＧａＡｓ基板上に残っている。この後、図４
（ａ），（ｂ）に示すように、第１の絶縁膜と第２の絶
縁膜に挟まれたＧａＡｓ基板表面をＨ2 ＳＯ4 とＨ2 Ｏ
2 の混合液によってエッチングし、リセス１０３を形成
する。その後、レジスト層１０２をマスクにＧａＡｓと
ショットキー接合をなすゲート金属を蒸着法によって堆
積し、メチルエチルケトンによってレジスト層１０２と
とも除去することによって、図５（ａ），（ｂ）に示す
ようにゲート電極１０５を形成する。次に、図６
（ａ），（ｂ）に示すように、コンタクト用の開口１１
６−１，１１６−２を設け、ソース電極１１７−１，ド
レイン電極１１７−２を形成する。
【００１６】第２の開口１１４下部に第１の開口１１３
の縁端部がくるようにしなければならないが、電子ビー
ム露光器の目合精度は±０．０５μｍ程度であり、第２
の開口１１４の幅が０．２μｍ以上で露光する場合は十
分マージンがある。ソース側におけるゲート電極の接合
面とリセスとの相対位置関係は露光器の目合精度ではな
く、リセスを形成するためのエッチングする量によって
決定される。エッチングの精度は狙い値に対し、リセス
を形成するためのエッチングする量によって決定され
る。エッチングの精度は狙い値に対し、±０．０２μｍ
程度であり、目合でゲートを形成する方法（第１の従来
例）と比較して精度が高い。第２の従来例によると、ゲ
ート電極３０５のドレイン側に絶縁膜３０１−２が残る
のでゲート−ドレイン間容量が大きくなるが、図６
（ｂ）から分るように、本実施の形態によるときは、ゲ
ート電極１０５は第２の絶縁膜１０１−２と離れている
のでゲート−ドレイン間容量は小さい。これにより、最
大発振周波数を例えば１２０ＧＨｚから１６０ＧＨｚ程
度に向上できる。又、第３の従来例で必要な第２の薄膜
とフォトレジスト層４１２の形成を行なわないので工程
が簡略となる。更に、第３の従来例ではゲート長は残っ
た第２薄膜の寸法（図９（ｄ）〜図９（ｆ））に依存す
るので制御性が悪いが、本実施の形態では、第１の開口
と第２の開口の目合せ精度できまるという相違がある。
の縁端部がくるようにしなければならないが、電子ビー
ム露光器の目合精度は±０．０５μｍ程度であり、第２
の開口１１４の幅が０．２μｍ以上で露光する場合は十
分マージンがある。ソース側におけるゲート電極の接合
面とリセスとの相対位置関係は露光器の目合精度ではな
く、リセスを形成するためのエッチングする量によって
決定される。エッチングの精度は狙い値に対し、リセス
を形成するためのエッチングする量によって決定され
る。エッチングの精度は狙い値に対し、±０．０２μｍ
程度であり、目合でゲートを形成する方法（第１の従来
例）と比較して精度が高い。第２の従来例によると、ゲ
ート電極３０５のドレイン側に絶縁膜３０１−２が残る
のでゲート−ドレイン間容量が大きくなるが、図６
（ｂ）から分るように、本実施の形態によるときは、ゲ
ート電極１０５は第２の絶縁膜１０１−２と離れている
のでゲート−ドレイン間容量は小さい。これにより、最
大発振周波数を例えば１２０ＧＨｚから１６０ＧＨｚ程
度に向上できる。又、第３の従来例で必要な第２の薄膜
とフォトレジスト層４１２の形成を行なわないので工程
が簡略となる。更に、第３の従来例ではゲート長は残っ
た第２薄膜の寸法（図９（ｄ）〜図９（ｆ））に依存す
るので制御性が悪いが、本実施の形態では、第１の開口
と第２の開口の目合せ精度できまるという相違がある。
【００１７】以上電子ビーム露光による場合について説
明したが、ｉ線を利用したフォトリソグラフィーによっ
てもよい。ｉ線ステッパーの目合精度は±０．０５μｍ
程度であり、第２の開口１１４の幅が０．５μｍ以上で
露光する場合は十分マージンがある。その外は電子ビー
ム露光による場合と同じである。
明したが、ｉ線を利用したフォトリソグラフィーによっ
てもよい。ｉ線ステッパーの目合精度は±０．０５μｍ
程度であり、第２の開口１１４の幅が０．５μｍ以上で
露光する場合は十分マージンがある。その外は電子ビー
ム露光による場合と同じである。
【００１８】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００１９】第１の実施の形態との相違点について説明
する。第１の絶縁膜としては、環状オレフィン系樹脂を
ベースとした低誘電膜、例えば厚さ５０ｎｍのポリオレ
フィン膜を形成し、フォトリソグラフィー法によりエッ
チャントとしてキシレンを使用して第１の開口を設け
る。それ以降の工程は第１の実施の形態と同じである。
ポリオレフィン膜はＨＦ系のエッチャントにはエッチン
グされない。窒化シリコン膜の誘電率５に比べてポリオ
レフィン膜の誘電率は２．４と低いのでゲート寄生容量
を更に小さくでき、例えば、第１の実施の形態によるＦ
ＥＴの遮断周波数が２０ＧＨｚであるとすると、３０Ｇ
Ｈｚ程度に向上できる。
する。第１の絶縁膜としては、環状オレフィン系樹脂を
ベースとした低誘電膜、例えば厚さ５０ｎｍのポリオレ
フィン膜を形成し、フォトリソグラフィー法によりエッ
チャントとしてキシレンを使用して第１の開口を設け
る。それ以降の工程は第１の実施の形態と同じである。
ポリオレフィン膜はＨＦ系のエッチャントにはエッチン
グされない。窒化シリコン膜の誘電率５に比べてポリオ
レフィン膜の誘電率は２．４と低いのでゲート寄生容量
を更に小さくでき、例えば、第１の実施の形態によるＦ
ＥＴの遮断周波数が２０ＧＨｚであるとすると、３０Ｇ
Ｈｚ程度に向上できる。
【００２０】以上、半導体材料としてＧａＡｓを用いた
ものについて説明したが、ＩｎＰやＧａ−Ｉｎ−Ａｓな
どＦＥＴとして使用される他の半導体材料を用いたもの
についても本発明を適用できることは明らかである。
ものについて説明したが、ＩｎＰやＧａ−Ｉｎ−Ａｓな
どＦＥＴとして使用される他の半導体材料を用いたもの
についても本発明を適用できることは明らかである。
【００２１】
【発明の効果】以上説明したように本発明は、半導体基
板の表面を第１の開口を有する第１の絶縁膜で覆い、エ
ッチングレートの大きな第２の絶縁膜を積層し、前記第
１の開口とずらして第３の開口を有するレジスト層をマ
スクにして前記第２の絶縁膜に第２の開口を形成し、第
１，第２の開口の重なった部分の半導体基板にリセスを
形成する。更に前記レジスト膜を利用してリフトオフ法
によりゲート電極を形成するので、ゲート電極がリセス
とオフセットを有して設けられ、第２の絶縁膜と接触せ
ずかつ第１の絶縁膜とは片側でのみ接触するようにでき
る。従って、第２の従来例に比べてゲート電極の寄生容
量を低減でき、最大発振周波数を大きくできる。又、第
３の従来例における第３薄膜の形成やリセット部を埋め
るフォトレジスト膜の形成を必要としないだけ工程が簡
略になり、リセットやゲート長を再現性よく形成でき
る。すなわち、第２の従来例及び第３の従来例がそれぞ
れ有している欠点を除去してオフセットゲート構造を精
度よく形成できる。
板の表面を第１の開口を有する第１の絶縁膜で覆い、エ
ッチングレートの大きな第２の絶縁膜を積層し、前記第
１の開口とずらして第３の開口を有するレジスト層をマ
スクにして前記第２の絶縁膜に第２の開口を形成し、第
１，第２の開口の重なった部分の半導体基板にリセスを
形成する。更に前記レジスト膜を利用してリフトオフ法
によりゲート電極を形成するので、ゲート電極がリセス
とオフセットを有して設けられ、第２の絶縁膜と接触せ
ずかつ第１の絶縁膜とは片側でのみ接触するようにでき
る。従って、第２の従来例に比べてゲート電極の寄生容
量を低減でき、最大発振周波数を大きくできる。又、第
３の従来例における第３薄膜の形成やリセット部を埋め
るフォトレジスト膜の形成を必要としないだけ工程が簡
略になり、リセットやゲート長を再現性よく形成でき
る。すなわち、第２の従来例及び第３の従来例がそれぞ
れ有している欠点を除去してオフセットゲート構造を精
度よく形成できる。
【図１】本発明の第１の実施の形態について説明するた
めの平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断
面図（図１（ｂ））である。
めの平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断
面図（図１（ｂ））である。
【図２】図１に続いて示す平面図（図２（ａ））及び図
２（ａ）のＸ−Ｘ線断面図（図２（ｂ））である。
２（ａ）のＸ−Ｘ線断面図（図２（ｂ））である。
【図３】図２に続いて示す平面図（図３（ａ））及び図
３（ａ）のＸ−Ｘ線断面図（図３（ｂ））である。
３（ａ）のＸ−Ｘ線断面図（図３（ｂ））である。
【図４】図３に続いて示す平面図（図４（ａ））及び図
４（ａ）のＸ−Ｘ線断面図（図４（ｂ））である。
４（ａ）のＸ−Ｘ線断面図（図４（ｂ））である。
【図５】図４に続いて示す平面図（図５（ａ））及び図
５（ａ）のＸ−Ｘ線断面図（図５（ｂ））である。
５（ａ）のＸ−Ｘ線断面図（図５（ｂ））である。
【図６】図５に続いて示す平面図（図６（ａ））及び図
６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。
６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。
【図７】第１の従来例について説明するための（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図８】第２の従来例について説明するための（ａ）〜
（ｈ）に分図して示す工程順断面図である。
（ｈ）に分図して示す工程順断面図である。
【図９】第３の従来例について説明するための（ａ）〜
（ｈ）に分図して示す工程順断面図である。
（ｈ）に分図して示す工程順断面図である。
【符号の説明】 １００−１，２００−１，４００−１ ＧａＡｓ基体 １００−２，２００−２，４００−２ 動作層 ３００ ＧａＡｓ基板 １０１−１，４０１−１ 窒化シリコン膜（第１の絶
縁膜） １０１−２，４０１−２ 酸化シリコン膜（第２の絶
縁膜） ２０１ 絶縁膜 １０２，２０２，３０２，４０２ レジスト層 １０３，２０３，３０３−１，３０３−２ リセス ２０４ レジスト層 １０５，２０５，３０５，４０５ ゲート電極 ３０６ 絶縁膜 ３０７ フォトレジスト層 ４０８ Ａｌ膜（第３薄膜） ４０９ フォトレジスト層 ４１０ 空隙部 ４１１ Ａｌ膜 ４１２ フォトレジスト層 １１３ 第１の開口 １１４ 第２の開口 １１５ 第３の開口 １１６−１，１１６−７ コンタクト用の開口 １１７−１ ソース電極 １１７−２ ドレイン電極
縁膜） １０１−２，４０１−２ 酸化シリコン膜（第２の絶
縁膜） ２０１ 絶縁膜 １０２，２０２，３０２，４０２ レジスト層 １０３，２０３，３０３−１，３０３−２ リセス ２０４ レジスト層 １０５，２０５，３０５，４０５ ゲート電極 ３０６ 絶縁膜 ３０７ フォトレジスト層 ４０８ Ａｌ膜（第３薄膜） ４０９ フォトレジスト層 ４１０ 空隙部 ４１１ Ａｌ膜 ４１２ フォトレジスト層 １１３ 第１の開口 １１４ 第２の開口 １１５ 第３の開口 １１６−１，１１６−７ コンタクト用の開口 １１７−１ ソース電極 １１７−２ ドレイン電極
Claims (4)
- 【請求項１】 半導体基板の表面部に選択的に活性領域
を形成する工程と、第１の絶縁膜を堆積したのちパター
ニングして前記活性領域上に第１の開口を設ける工程
と、所定のエッチング手段に対して前記第１の絶縁膜よ
りエッチングレートの大きな第２の絶縁膜を堆積する工
程と、前記第１の開口の縁端を境にしてその両側上の前
記第２の絶縁膜を露出させる第２の開口を有するレジス
ト層を形成する工程と、前記レジスト層をマスクとして
前記第２の絶縁膜を前記エッチング手段により除去する
ことにより前記第２の開口より大きな第３の開口を形成
する工程と、前記第１の開口と第３の開口の重なった部
分に露出した前記活性領域をエッチングしてリセスを形
成する工程と、前記活性領域とショットキー接合をなす
導電膜を堆積したのち前記レジスト層を剥離するリフト
オフ法によりゲート電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 第１の絶縁膜及び第２の絶縁膜がそれぞ
れ窒化シリコン膜及び酸化シリコン膜であり、エッチン
グ手段がＨＦ系エッチャントによるウェットエッチング
である請求項１記載の半導体装置の製造方法。 - 【請求項３】 第１の絶縁膜及び第２の絶縁膜がそれぞ
れ環状オレフィン系樹脂膜をベースとする低誘電率膜及
び酸化シリコン膜であり、エッチング手段がＨＦ系エッ
チャントによるウェットエッチングである請求項１記載
の半導体装置の製造方法。 - 【請求項４】 低誘電率膜がポリオレフィン膜である請
求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033886A JP2798041B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033886A JP2798041B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232335A true JPH09232335A (ja) | 1997-09-05 |
| JP2798041B2 JP2798041B2 (ja) | 1998-09-17 |
Family
ID=12399016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8033886A Expired - Lifetime JP2798041B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798041B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200853B1 (en) | 1998-10-08 | 2001-03-13 | Nec Corporation | Method of manufacturing semiconductor device having capacitor contact holes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191019A (ja) * | 1995-11-09 | 1997-07-22 | Matsushita Electron Corp | 電界効果トランジスタの製造方法及び半導体装置 |
-
1996
- 1996-02-21 JP JP8033886A patent/JP2798041B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191019A (ja) * | 1995-11-09 | 1997-07-22 | Matsushita Electron Corp | 電界効果トランジスタの製造方法及び半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200853B1 (en) | 1998-10-08 | 2001-03-13 | Nec Corporation | Method of manufacturing semiconductor device having capacitor contact holes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798041B2 (ja) | 1998-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| KR0130963B1 (ko) | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 | |
| US6153499A (en) | Method of manufacturing semiconductor device | |
| US7915106B2 (en) | Method of fabricating T-gate | |
| EP0704882B1 (en) | Formation of closely spaced metal electrodes in a semiconductor device | |
| KR100647459B1 (ko) | 티형 또는 감마형 게이트 전극의 제조방법 | |
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| WO2024198851A1 (zh) | 氮化镓基器件及其制备方法 | |
| US6051484A (en) | Semiconductor device and method of manufacturing thereof | |
| KR100521700B1 (ko) | 반도체소자의 티형 게이트 형성방법 | |
| EP0656649B1 (en) | Field effect transistor with landing pad | |
| KR100259822B1 (ko) | 반도체 소자 제조방법 | |
| JP3147843B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP2551348B2 (ja) | 半導体装置の製造方法 | |
| JP3123445B2 (ja) | 半導体装置の製造方法 | |
| JP2000243758A (ja) | 半導体装置及びその製造方法 | |
| JPH07183312A (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JPS6390171A (ja) | 電界効果トランジスタの製造方法 | |
| JP3209209B2 (ja) | 容量コンタクトホールを有する半導体装置の製造方法 | |
| JP2550495B2 (ja) | 半導体装置の製造方法 | |
| KR100582586B1 (ko) | 반도체 소자의 티형 게이트 제조방법 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05121446A (ja) | 半導体装置の製造方法 | |
| JPH05218092A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |