JPH0923568A - 電源の欠相検出装置 - Google Patents
電源の欠相検出装置Info
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- JPH0923568A JPH0923568A JP17307995A JP17307995A JPH0923568A JP H0923568 A JPH0923568 A JP H0923568A JP 17307995 A JP17307995 A JP 17307995A JP 17307995 A JP17307995 A JP 17307995A JP H0923568 A JPH0923568 A JP H0923568A
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- 238000000034 method Methods 0.000 claims description 2
- 239000000843 powder Substances 0.000 abstract 1
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- 238000009413 insulation Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 ハードウェアを大幅に簡略化し、ゲイン調整
が不要にして高性能な電源の欠相検出装置を提供する。 【解決手段】 電源の相入力検出部１０により電源の相
電圧又は線間電圧を検出し、この検出信号を計数処理部
２０のカウンタ２１により計数して計数信号を得、この
計数信号と上記検出信号をもとに演算処理部３０により
演算処理して、電源の欠相を検出する。
が不要にして高性能な電源の欠相検出装置を提供する。 【解決手段】 電源の相入力検出部１０により電源の相
電圧又は線間電圧を検出し、この検出信号を計数処理部
２０のカウンタ２１により計数して計数信号を得、この
計数信号と上記検出信号をもとに演算処理部３０により
演算処理して、電源の欠相を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は電源の欠相検出装置
に係り、インバータ等の電源の欠相検出などに用いて有
効な欠相検出装置に関する。
に係り、インバータ等の電源の欠相検出などに用いて有
効な欠相検出装置に関する。
【０００２】
【従来の技術】図７は従来の電源の欠相検出装置のブロ
ック図であって、同図において１はアナログ差動増幅
部、２は全波整流部、３ａ，３ｂはコンパレータ、４は
欠相検出出力部である。
ック図であって、同図において１はアナログ差動増幅
部、２は全波整流部、３ａ，３ｂはコンパレータ、４は
欠相検出出力部である。
【０００３】図７の欠相検出装置において、入力電源
Ｒ，Ｓ，Ｔの各相の電圧を差動増幅部へ入力して、Ｒ，
Ｓ，Ｔの相電圧を検出し、この相電圧を全波整流する。
この全波整流波形をコンパレータ部で、基準電圧と比較
して、電源の欠相状態を検出する。
Ｒ，Ｓ，Ｔの各相の電圧を差動増幅部へ入力して、Ｒ，
Ｓ，Ｔの相電圧を検出し、この相電圧を全波整流する。
この全波整流波形をコンパレータ部で、基準電圧と比較
して、電源の欠相状態を検出する。
【０００４】
【発明が解決しようとする課題】従来の技術で示した検
出方法を用いると、アナログのオペアンプを使用する構
成のため、ハードウェアが複雑となり、検出ゲインの調
整が必要となる。
出方法を用いると、アナログのオペアンプを使用する構
成のため、ハードウェアが複雑となり、検出ゲインの調
整が必要となる。
【０００５】一方、エレベータ制御においては、電源の
欠相に起因する制御リレー等の不動作を検出する必要が
あるため、この欠相検出が必要となり、ハードウエア構
成が複雑になっていた。
欠相に起因する制御リレー等の不動作を検出する必要が
あるため、この欠相検出が必要となり、ハードウエア構
成が複雑になっていた。
【０００６】本発明は上述の問題点に鑑みてなされたも
ので、その目的はハードウェアを簡略化し、ゲイン調整
が不要にして高性能な電源の欠相検出装置を提供するこ
とである。
ので、その目的はハードウェアを簡略化し、ゲイン調整
が不要にして高性能な電源の欠相検出装置を提供するこ
とである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電源の欠相検出装置は、電源の各相の電圧
を入力とし、該各相の電圧の状態を検出する相入力検出
部と、前記相入力検出部の相検出信号を入力として、計
数処理する計数処理部と、前記相入力検出部の相検出信
号と前記計数処理部の計数処理信号を入力として演算処
理し、前記電源の欠相の有無を判別する演算処理部から
なり、前記演算処理部を、前記電源の各相または各相間
の電圧検出信号の変化を検出する信号状変検出部と、こ
の信号変検出部の検出信号と内部タイマーの計時信号を
入力として前記電圧検出信号の変化時刻を記録する時刻
記録部と、前記信号状変検出部の状変信号を入力として
割り込み処理を行う割り込み処理部、および前記時刻記
録部の時刻信号と割り込み処理部の割り込み信号を入力
として欠相検出を行う欠相検出演算部、によって構成し
たことを特徴とする。
に、本発明の電源の欠相検出装置は、電源の各相の電圧
を入力とし、該各相の電圧の状態を検出する相入力検出
部と、前記相入力検出部の相検出信号を入力として、計
数処理する計数処理部と、前記相入力検出部の相検出信
号と前記計数処理部の計数処理信号を入力として演算処
理し、前記電源の欠相の有無を判別する演算処理部から
なり、前記演算処理部を、前記電源の各相または各相間
の電圧検出信号の変化を検出する信号状変検出部と、こ
の信号変検出部の検出信号と内部タイマーの計時信号を
入力として前記電圧検出信号の変化時刻を記録する時刻
記録部と、前記信号状変検出部の状変信号を入力として
割り込み処理を行う割り込み処理部、および前記時刻記
録部の時刻信号と割り込み処理部の割り込み信号を入力
として欠相検出を行う欠相検出演算部、によって構成し
たことを特徴とする。
【０００８】前記相入力検出部が、電源入力各相にそれ
ぞれ接続された発光ダイオードとこの発光ダイオードの
光を受光する受光トランジスタからなる各相ホトカプラ
と、この各相ホトカプラの前記発光ダイオードにそれぞ
れ逆並列接続されたダイオードと、前記受光トランジス
タの出力信号を入力とするロジック回路からなり、前記
各相に対応する発光ダイオードの出力側を共通に接続
し、前記各相に対応するロジック回路により相電圧を検
出する相電圧検出手段を備えている。
ぞれ接続された発光ダイオードとこの発光ダイオードの
光を受光する受光トランジスタからなる各相ホトカプラ
と、この各相ホトカプラの前記発光ダイオードにそれぞ
れ逆並列接続されたダイオードと、前記受光トランジス
タの出力信号を入力とするロジック回路からなり、前記
各相に対応する発光ダイオードの出力側を共通に接続
し、前記各相に対応するロジック回路により相電圧を検
出する相電圧検出手段を備えている。
【０００９】前記計数処理部がカウンタからなり、前記
演算処理部が、前記相入力検出部の相電圧信号を入力と
し、この相電圧信号と前記カウンタのカウント値から電
源の欠相を検出する手段を備えている。
演算処理部が、前記相入力検出部の相電圧信号を入力と
し、この相電圧信号と前記カウンタのカウント値から電
源の欠相を検出する手段を備えている。
【００１０】前記計数処理部が、前記相入力検出部の各
相電圧信号を入力としてロジック演算するロジック回路
と、このロジック回路のロジック演算出力信号を入力と
して計数するカウンタによって構成されている。
相電圧信号を入力としてロジック演算するロジック回路
と、このロジック回路のロジック演算出力信号を入力と
して計数するカウンタによって構成されている。
【００１１】前記相入力検出部が前記電源の線間電圧を
検出する線間電圧検出部によって構成されている。
検出する線間電圧検出部によって構成されている。
【００１２】電源入力の各相から、共通点へ、抵抗とホ
トカプラの１次側ダイオード、このダイオードと逆並列
に接続されたダイオードを接続して電源の相電圧を検出
し、この検出電圧をＣＰＵに接続された入力ポートと、
カウンタのゲート信号入力端子へ入力し、ＣＰＵ入力ポ
ートの状態と、カウンタのカウント値から電源の欠相を
検出を行う。
トカプラの１次側ダイオード、このダイオードと逆並列
に接続されたダイオードを接続して電源の相電圧を検出
し、この検出電圧をＣＰＵに接続された入力ポートと、
カウンタのゲート信号入力端子へ入力し、ＣＰＵ入力ポ
ートの状態と、カウンタのカウント値から電源の欠相を
検出を行う。
【００１３】電源入力の各相から、共通点へ、抵抗とホ
トカプラの１次側ダイオード、このダイオードと逆並列
に接続されたダイオードを接続して電源の相電圧を検出
し、この検出電圧をＣＰＵに接続された入力ポートと、
この検出電圧の立ち上がり間隔を検出する回路へ入力
し、この立ち上がり間隔信号を、カウンタのゲート信号
入力端子へ入力し、ＣＰＵ入力ポートの状態と、カウン
タのカウント値から電源の欠相を検出を行う。
トカプラの１次側ダイオード、このダイオードと逆並列
に接続されたダイオードを接続して電源の相電圧を検出
し、この検出電圧をＣＰＵに接続された入力ポートと、
この検出電圧の立ち上がり間隔を検出する回路へ入力
し、この立ち上がり間隔信号を、カウンタのゲート信号
入力端子へ入力し、ＣＰＵ入力ポートの状態と、カウン
タのカウント値から電源の欠相を検出を行う。
【００１４】電源入力の線間電圧を、抵抗とホトカプラ
の１次側ダイオード、このダイオードと逆並列に接続さ
れたダイオードを接続して電源の線間電圧を検出し、こ
の検出電圧をＣＰＵに接続された入力ポートと、カウン
タのゲート信号入力端子へ入力し、ＣＰＵ入力ポートの
状態と、カウンタのカウント値から電源の欠相を検出を
行う。
の１次側ダイオード、このダイオードと逆並列に接続さ
れたダイオードを接続して電源の線間電圧を検出し、こ
の検出電圧をＣＰＵに接続された入力ポートと、カウン
タのゲート信号入力端子へ入力し、ＣＰＵ入力ポートの
状態と、カウンタのカウント値から電源の欠相を検出を
行う。
【００１５】
第１の実施の形態 以下に本発明の実施の形態を図１〜図６を参照しながら
説明する。
説明する。
【００１６】図４は本発明の原理を示す電源の欠相検出
装置のブロック図であって、同図において１０は電源の
各相の状態を検出する相入力検出部、２０は相入力検出
部１０の相検出信号を入力として計数処理する計数処理
部、３０は演算処理部（ＣＰＵ）で、データバス３１を
通して計数処理部２０からの計数データと、入力線３２
を通して相入力検出部１０からの相検出信号をもとに演
算処理して欠相検出信号を出力するとともに、制御線３
３を通して計数処理部２０に制御信号を入力する。
装置のブロック図であって、同図において１０は電源の
各相の状態を検出する相入力検出部、２０は相入力検出
部１０の相検出信号を入力として計数処理する計数処理
部、３０は演算処理部（ＣＰＵ）で、データバス３１を
通して計数処理部２０からの計数データと、入力線３２
を通して相入力検出部１０からの相検出信号をもとに演
算処理して欠相検出信号を出力するとともに、制御線３
３を通して計数処理部２０に制御信号を入力する。
【００１７】図１と図２は本発明の第１の実施の形態を
示すもので、図１は演算処理部３０の具体的な構成を示
すブロック図、図２は相入力検出部１０の具体例を示す
回路図である。図１において３１は立ち上がり／立ち下
がりを検出する信号状変検出部、３２は割込み処理部、
３３は内部タイマー、３４は時刻記録部、３５は欠相検
出演算部である。図２に示すように、相入力検出部１０
は、抵抗１１〜１３，ダイオード１４，発光ダイオード
１５と受光トランジスタ１６からなるホトカプラ１７Ｒ
（１７Ｓ，１７Ｔ），抵抗１８およびロジック回路１９
によって構成される。
示すもので、図１は演算処理部３０の具体的な構成を示
すブロック図、図２は相入力検出部１０の具体例を示す
回路図である。図１において３１は立ち上がり／立ち下
がりを検出する信号状変検出部、３２は割込み処理部、
３３は内部タイマー、３４は時刻記録部、３５は欠相検
出演算部である。図２に示すように、相入力検出部１０
は、抵抗１１〜１３，ダイオード１４，発光ダイオード
１５と受光トランジスタ１６からなるホトカプラ１７Ｒ
（１７Ｓ，１７Ｔ），抵抗１８およびロジック回路１９
によって構成される。
【００１８】抵抗１１〜１３，ホトカプラ１７Ｒ（１７
Ｓ，１７Ｔ）の発光ダイオード１５およびホトカプラ内
の発光ダイオード１５に対して逆並列に接続されたダイ
オード１４からなる回路によって１次側を構成し、２次
側をホトカプラの受光トランジスタ１６と抵抗１８およ
び受光トランジスタ１６のオン・オフ状態を検出するロ
ジック回路１９によって構成している。
Ｓ，１７Ｔ）の発光ダイオード１５およびホトカプラ内
の発光ダイオード１５に対して逆並列に接続されたダイ
オード１４からなる回路によって１次側を構成し、２次
側をホトカプラの受光トランジスタ１６と抵抗１８およ
び受光トランジスタ１６のオン・オフ状態を検出するロ
ジック回路１９によって構成している。
【００１９】このように結線することにより、電源入力
Ｒ，Ｓ，Ｔ相の各相から共通接続点Ａに相電圧が入力さ
れ、出力にはＲ，Ｓ，Ｔ相の各相の半周期毎にオン・オ
フする相電圧検出波形を得ることができる。この相電圧
検出波形を、計数処理部２０のカウンタ２１のゲート入
力端子と、ＣＰＵ３０の入力端子へ入力する。ゲート入
力端子が高レベル「１」のときクロック入力をカウント
する。
Ｒ，Ｓ，Ｔ相の各相から共通接続点Ａに相電圧が入力さ
れ、出力にはＲ，Ｓ，Ｔ相の各相の半周期毎にオン・オ
フする相電圧検出波形を得ることができる。この相電圧
検出波形を、計数処理部２０のカウンタ２１のゲート入
力端子と、ＣＰＵ３０の入力端子へ入力する。ゲート入
力端子が高レベル「１」のときクロック入力をカウント
する。
【００２０】この検出回路を用いると、各相の検出波形
が「１」である時間を検出することが可能となり、ＣＰ
Ｕ３０へ入力した端子のレベルから各相の状態を知るこ
とが出来る。
が「１」である時間を検出することが可能となり、ＣＰ
Ｕ３０へ入力した端子のレベルから各相の状態を知るこ
とが出来る。
【００２１】図３に示すように、入力電源の３相の各相
の半周期毎に相検出電圧波形が「１」、「０」を検出
し、これら検出波形が「１」の間だけカウンタ２１がカ
ウントを行い、このカウント値から各相の「１」の期間
を知ることが出来る。
の半周期毎に相検出電圧波形が「１」、「０」を検出
し、これら検出波形が「１」の間だけカウンタ２１がカ
ウントを行い、このカウント値から各相の「１」の期間
を知ることが出来る。
【００２２】入力電源が欠相し完全に入力電圧が零にな
った場合には、各相の「１」の期間に変化が生じるた
め、カウント値が変化して、これを検出することが可能
となる。 図１の演算処理部３０において、信号の立ち
上がり／立ち下がり検出する信号状変検出部３１は相電
圧検出信号を入力として該検出信号の立ち上がり立ち下
がりを検出する。割込み処理部３２は信号状変検出部３
１の状変信号の割込み処理を行う。時刻記録部３４は信
号状変検出部の状変検出信号と内部タイマー３３の時計
信号を入力として時刻を記録する。欠相検出演算部３５
は割り込み処理部３２と内部タイマー３４の出力信号を
入力として欠相を検出する。
った場合には、各相の「１」の期間に変化が生じるた
め、カウント値が変化して、これを検出することが可能
となる。 図１の演算処理部３０において、信号の立ち
上がり／立ち下がり検出する信号状変検出部３１は相電
圧検出信号を入力として該検出信号の立ち上がり立ち下
がりを検出する。割込み処理部３２は信号状変検出部３
１の状変信号の割込み処理を行う。時刻記録部３４は信
号状変検出部の状変検出信号と内部タイマー３３の時計
信号を入力として時刻を記録する。欠相検出演算部３５
は割り込み処理部３２と内部タイマー３４の出力信号を
入力として欠相を検出する。
【００２３】第１の実施の形態の形態の欠相検出装置に
よれば、相電圧検出波形を、演算部３０の高速入力端子
へ入力する。この端子は、ＣＰＵ内部のタイマーに接続
していて、各端子のレベルの立ち上がりと立ち下がりの
時刻を記録することができる。従って、各相の検出波形
が１ある時間を検出することが可能となり、併せて各端
子のレベルから各相の状態を知ることができる。
よれば、相電圧検出波形を、演算部３０の高速入力端子
へ入力する。この端子は、ＣＰＵ内部のタイマーに接続
していて、各端子のレベルの立ち上がりと立ち下がりの
時刻を記録することができる。従って、各相の検出波形
が１ある時間を検出することが可能となり、併せて各端
子のレベルから各相の状態を知ることができる。
【００２４】入力電源が欠相し完全に入力電圧が零とな
った場合には、ＣＰＵ３０に入力した端子のレベルが
「０」に固定されるため、これを検出することが可能と
なり、また入力電源のいずれかの相が電圧低下を起こし
た場合には、各相の「１」の時間に変化が生じるため、
これを検出することが可能となる。
った場合には、ＣＰＵ３０に入力した端子のレベルが
「０」に固定されるため、これを検出することが可能と
なり、また入力電源のいずれかの相が電圧低下を起こし
た場合には、各相の「１」の時間に変化が生じるため、
これを検出することが可能となる。
【００２５】第２の実施の形態 この第２の実施の形態においては、前述の第１の実施の
形態と同じ回路を用いる。すなわち、図１と図２に示す
ように、内部タイマー３３の各端子の立ち上がりの時刻
を記録することが可能なため、Ｒ相の立ち上がりからＳ
相の立ち上がりまで（あるいはＳ相−Ｔ相、Ｔ相−Ｒ
相）の位相差を検出することが可能となる。併せて、各
端子のレベルから各相の状態を知ることが出来る。
形態と同じ回路を用いる。すなわち、図１と図２に示す
ように、内部タイマー３３の各端子の立ち上がりの時刻
を記録することが可能なため、Ｒ相の立ち上がりからＳ
相の立ち上がりまで（あるいはＳ相−Ｔ相、Ｔ相−Ｒ
相）の位相差を検出することが可能となる。併せて、各
端子のレベルから各相の状態を知ることが出来る。
【００２６】入力電源が欠相し完全に入力電圧が零とな
った場合には、ＣＰＵに入力した端子のレベルが「０」
に固定されるため、これを検出することが可能となり、
また入力電源のいずれかの相が電圧低下を起こした場合
には、位相差に変化が生じるため、これを検出すること
が可能となる。
った場合には、ＣＰＵに入力した端子のレベルが「０」
に固定されるため、これを検出することが可能となり、
また入力電源のいずれかの相が電圧低下を起こした場合
には、位相差に変化が生じるため、これを検出すること
が可能となる。
【００２７】第３の実施の形態 この第３の実施の形態においては、第１及び第２の実施
の形態と同じ回路を用いる。ＣＰＵ３０の高速入力端子
は、各端子の立ち上がり又は立ち下がりに反応して、即
時割り込み処理が行えるようになっている。
の形態と同じ回路を用いる。ＣＰＵ３０の高速入力端子
は、各端子の立ち上がり又は立ち下がりに反応して、即
時割り込み処理が行えるようになっている。
【００２８】そこで、その立ち下がり及び立ち下がりが
起こる度に、３相の状態がどのように変化するかを検出
し、あらかじめ決めておいたパターンと一致しない場合
にはいずれかの相が欠相と判定する。また、入力電源が
欠相完全に入力電圧が零となった場合には、ＣＰＵ３０
に入力した端子のレベルが「０」に固定されるため、こ
れを検出することが可能である。
起こる度に、３相の状態がどのように変化するかを検出
し、あらかじめ決めておいたパターンと一致しない場合
にはいずれかの相が欠相と判定する。また、入力電源が
欠相完全に入力電圧が零となった場合には、ＣＰＵ３０
に入力した端子のレベルが「０」に固定されるため、こ
れを検出することが可能である。
【００２９】第４の実施の形態 この第４の実施の形態においては図１と図５の回路を用
いる。すなわち、図１の回路における入力に、図６の線
間電圧検出の出力を用いるものである。相入力検出部１
０として、図５に示す線間電圧検出回路を用いる。
いる。すなわち、図１の回路における入力に、図６の線
間電圧検出の出力を用いるものである。相入力検出部１
０として、図５に示す線間電圧検出回路を用いる。
【００３０】線間電圧検出回路は、図５に示すように、
電源入力Ｒ，Ｓ，Ｔ相の各相の線間に、抵抗１１〜１
３，ホトカプラ１７Ｒ（１７Ｓ，１７Ｔ），ホトカプラ
の発光ダイオード１５と逆並列に接続したダイオード１
４からなる回路で１次側を構成し、２次側をホトカプラ
の受光トランジスタ１６と抵抗１８、および受光トラン
ジスタ１６のオン・オフ状態を検出するロジック回路１
９で構成している。このように結線することにより、出
力にはＲ−Ｓ間，Ｓ−Ｔ間，Ｔ−Ｒ間の線間電圧の半周
期毎にオン・オフする線間電圧検出波形を得ることがで
きる。この線間電圧検出波形をＣＰＵの高速入力端子へ
入力する。
電源入力Ｒ，Ｓ，Ｔ相の各相の線間に、抵抗１１〜１
３，ホトカプラ１７Ｒ（１７Ｓ，１７Ｔ），ホトカプラ
の発光ダイオード１５と逆並列に接続したダイオード１
４からなる回路で１次側を構成し、２次側をホトカプラ
の受光トランジスタ１６と抵抗１８、および受光トラン
ジスタ１６のオン・オフ状態を検出するロジック回路１
９で構成している。このように結線することにより、出
力にはＲ−Ｓ間，Ｓ−Ｔ間，Ｔ−Ｒ間の線間電圧の半周
期毎にオン・オフする線間電圧検出波形を得ることがで
きる。この線間電圧検出波形をＣＰＵの高速入力端子へ
入力する。
【００３１】ＣＰＵ３０の内部タイマー３３を使い、Ｒ
−Ｓ間の検出電圧が「１」となる立ち上がり時点から、
Ｓ−Ｔ間の検出電圧が１となる立ち上がり時点までの位
相差を検出することが可能となり、併せてＣＰＵ３０へ
入力し端子のレベル各線間の状態を知ることが出来る。
他の線間も同様である。
−Ｓ間の検出電圧が「１」となる立ち上がり時点から、
Ｓ−Ｔ間の検出電圧が１となる立ち上がり時点までの位
相差を検出することが可能となり、併せてＣＰＵ３０へ
入力し端子のレベル各線間の状態を知ることが出来る。
他の線間も同様である。
【００３２】入力電源が欠相し完全に入力電圧が零とな
った場合には、ＣＰＵに入力した端子のレベルが０に固
定されるため、これを検出することが可能となり、また
入力電源のいずれかの相が電圧低下を起こした場合に
は、各線間の位相差に変化が生じるため、これを検出す
ることが可能となる。
った場合には、ＣＰＵに入力した端子のレベルが０に固
定されるため、これを検出することが可能となり、また
入力電源のいずれかの相が電圧低下を起こした場合に
は、各線間の位相差に変化が生じるため、これを検出す
ることが可能となる。
【００３３】第５の実施の形態 この第５の実施の形態としては、図６における回路の入
力として、図５に示す線間電圧の検出の出力を使用す
る。線間電圧検出の波形を、Ｒ相「１」、Ｓ相「０」で
出力「１」、Ｓ相「１」、Ｓ相「１」、Ｔ相「０」で、
出力「１」、Ｔ相「１」、Ｒ相「０」で出力１となるロ
ジックに入力し、この出力をカウンタ２１のゲート入力
端子とＣＰＵ３０の入力端子へ入力する。
力として、図５に示す線間電圧の検出の出力を使用す
る。線間電圧検出の波形を、Ｒ相「１」、Ｓ相「０」で
出力「１」、Ｓ相「１」、Ｓ相「１」、Ｔ相「０」で、
出力「１」、Ｔ相「１」、Ｒ相「０」で出力１となるロ
ジックに入力し、この出力をカウンタ２１のゲート入力
端子とＣＰＵ３０の入力端子へ入力する。
【００３４】Ｒ−Ｓ間の検出電圧が１となる立ち上がり
時点から、Ｓ−Ｔ間の検出電圧が１となる立ち上がり時
点までの位相差を検出することが可能となり、併せてＣ
ＰＵ３０へ入力し端子のレベル各線間の状態を知ること
が出来る。他の線間も同様である。
時点から、Ｓ−Ｔ間の検出電圧が１となる立ち上がり時
点までの位相差を検出することが可能となり、併せてＣ
ＰＵ３０へ入力し端子のレベル各線間の状態を知ること
が出来る。他の線間も同様である。
【００３５】入力電源が欠相し完全に入力電圧が零とな
った場合には、ＣＰＵ３０に入力した端子のレベルが
「０」に固定されるため、これを検出することが可能と
なり、また入力電源のいずれかの相が電圧低下を起こし
た場合には、各線間の位相差に変化が生じるため、これ
を検出することが可能となる。
った場合には、ＣＰＵ３０に入力した端子のレベルが
「０」に固定されるため、これを検出することが可能と
なり、また入力電源のいずれかの相が電圧低下を起こし
た場合には、各線間の位相差に変化が生じるため、これ
を検出することが可能となる。
【００３６】
【発明の効果】本発明は上述の如くであって、インバー
タ運転において、欠相検出を行い、保護をかけることに
よって、リレー等の誤動作を防ぎ、インバータの安定確
実な運転を行うことができる。
タ運転において、欠相検出を行い、保護をかけることに
よって、リレー等の誤動作を防ぎ、インバータの安定確
実な運転を行うことができる。
【００３７】本発明をインバータの欠相検出回路に適用
することにより、調整を不要とし、ハードウェアを大幅
に簡略化することが可能となる。また、電源部と制御回
路部をホトカプラで絶縁する構成とし、耐ノイズ性の向
上や、主回路部の絶縁耐圧・絶縁抵抗試験を行うための
特別の工夫を要しなくしている。
することにより、調整を不要とし、ハードウェアを大幅
に簡略化することが可能となる。また、電源部と制御回
路部をホトカプラで絶縁する構成とし、耐ノイズ性の向
上や、主回路部の絶縁耐圧・絶縁抵抗試験を行うための
特別の工夫を要しなくしている。
【図１】本発明の実施の形態による電源の欠相検出装置
の演算処理部の構成を示すブロック図。
の演算処理部の構成を示すブロック図。
【図２】欠相検出装置の回路図。
【図３】欠相検出装置の動作波形図。
【図４】本発明による電源の欠相検出装置のブロック
図。
図。
【図５】欠相検出装置の相入力検出部の回路図。
【図６】電源の欠相検出装置の計数処理部のブロック
図。
図。
【図７】従来のエレベータ電源の欠相検出装置のブロッ
ク図。
ク図。
【符号の説明】 １０…相入力検出部 １１〜１４…抵抗 １４…ダイオード １５…発光ダイオード １６…受光トランジスタ １７Ｒ，１７Ｓ，１７Ｔ…ホトカプラ １８…抵抗 １９…ロジック回路 ２０…計数処理部 ２１…カウンタ ２２…ロジック回路 ３０…演算処理部（ＣＰＵ） ３１…信号状変検出部 ３２…割り込み制御部 ３３…内部タイマー ３４…時刻記録部 ３５…欠相検出演算部
Claims (5)
- 【請求項１】 電源の各相の電圧を入力とし、該各相の
電圧の状態を検出する相入力検出部と、前記相入力検出
部の相検出信号を入力として、計数処理する計数処理部
と、前記相入力検出部の相検出信号と前記計数処理部の
計数処理信号を入力として演算処理し、前記電源の欠相
の有無を判別する演算処理部からなり、前記演算処理部
を、 前記電源の各相または各相間の電圧検出信号の変化を検
出する信号状変検出部と、 この信号変検出部の検出信号と内部タイマーの計時信号
を入力として前記電圧検出信号の変化時刻を記録する時
刻記録部と、 前記信号状変検出部の状変信号を入力として割り込み処
理を行う割り込み処理部、および前記時刻記録部の時刻
信号と割り込み処理部の割り込み信号を入力として欠相
検出を行う欠相検出演算部、 によって構成したことを特徴とする、 電源の欠相検出装置。 - 【請求項２】 前記相入力検出部が、電源入力各相にそ
れぞれ接続された発光ダイオードとこの発光ダイオード
の光を受光する受光トランジスタからなる各相ホトカプ
ラと、この各相ホトカプラの前記発光ダイオードにそれ
ぞれ逆並列接続されたダイオードと、前記受光トランジ
スタの出力信号を入力とするロジック回路からなり、前
記各相に対応する発光ダイオードの出力側を共通に接続
し、前記各相に対応するロジック回路により相電圧を検
出する相電圧検出手段を備えていることを特徴とする請
求項１による電源の欠相検出装置。 - 【請求項３】 前記計数処理部がカウンタからなり、前
記演算処理部が、前記相入力検出部の相電圧信号を入力
とし、この相電圧信号と前記カウンタのカウント値から
電源の欠相を検出する手段を備えていることを特徴とす
る請求項１によるエレベータ電源の欠相検出装置。 - 【請求項４】 前記計数処理部が、前記相入力検出部の
各相電圧信号を入力としてロジック演算するロジック回
路と、このロジック回路のロジック演算出力信号を入力
として計数するカウンタによって構成されていることを
特徴とする請求項１による電源の欠相検出装置。 - 【請求項５】 前記相入力検出部が前記電源の線間電圧
を検出する線間電圧検出部によって構成されていること
を特徴とする請求項１による電源の欠相検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17307995A JPH0923568A (ja) | 1995-07-10 | 1995-07-10 | 電源の欠相検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17307995A JPH0923568A (ja) | 1995-07-10 | 1995-07-10 | 電源の欠相検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923568A true JPH0923568A (ja) | 1997-01-21 |
Family
ID=15953822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17307995A Pending JPH0923568A (ja) | 1995-07-10 | 1995-07-10 | 電源の欠相検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0923568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003153429A (ja) * | 2001-11-15 | 2003-05-23 | Daiwa Industries Ltd | 三相電源の欠相検出方法及び装置 |
-
1995
- 1995-07-10 JP JP17307995A patent/JPH0923568A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003153429A (ja) * | 2001-11-15 | 2003-05-23 | Daiwa Industries Ltd | 三相電源の欠相検出方法及び装置 |
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