JPH09237222A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH09237222A JPH09237222A JP8042782A JP4278296A JPH09237222A JP H09237222 A JPH09237222 A JP H09237222A JP 8042782 A JP8042782 A JP 8042782A JP 4278296 A JP4278296 A JP 4278296A JP H09237222 A JPH09237222 A JP H09237222A
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- Japan
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- address
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Abstract
(57)【要約】
【課題】 キャッシュメモリを簡易に制御しつつ、効率
的に活用してデータ処理速度を向上させた半導体記憶装
置を提供することである。 【解決手段】 メインメモリ２とキャッシュメモリ３を
備え、キャッシュメモリ３には、ＣＰＵ１で初めて指定
されたロウアドレスに対応する最初の４サイクルのデー
タおよびアドレスが記憶される。そして、再度同一のロ
ウアドレスがＣＰＵ１で指定された場合には、ＤＲＡＭ
２からデータが読出されるまでの間にキャッシュメモリ
３から上記４サイクルのデータがデータバスに出力され
る。
的に活用してデータ処理速度を向上させた半導体記憶装
置を提供することである。 【解決手段】 メインメモリ２とキャッシュメモリ３を
備え、キャッシュメモリ３には、ＣＰＵ１で初めて指定
されたロウアドレスに対応する最初の４サイクルのデー
タおよびアドレスが記憶される。そして、再度同一のロ
ウアドレスがＣＰＵ１で指定された場合には、ＤＲＡＭ
２からデータが読出されるまでの間にキャッシュメモリ
３から上記４サイクルのデータがデータバスに出力され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、メインメモリと、高速アクセ
ス可能なキャッシュメモリとを有する半導体記憶装置に
関するものである。
に関し、さらに詳しくは、メインメモリと、高速アクセ
ス可能なキャッシュメモリとを有する半導体記憶装置に
関するものである。
【０００２】
【従来の技術】メインメモリとして使用されるＤＲＡＭ
は、一般に、ファーストページモードなどの高速アクセ
スモードを含んでおり、ロウアドレスが同一な連続した
アドレスによって高速にデータへアクセスすることが可
能である。
は、一般に、ファーストページモードなどの高速アクセ
スモードを含んでおり、ロウアドレスが同一な連続した
アドレスによって高速にデータへアクセスすることが可
能である。
【０００３】ここで、このような高速アクセスを可能と
するための従来の技術として「特開平２−２９９８８号
公報」には、現行のロウアドレスとその１サイクル前の
ロウアドレスとを比較して、双方のロウアドレスが一致
する場合は１サイクル前のロウアドレスに従ったページ
モードアクセスを実行するメモリ装置（以下「先行例
１」ともいう）が開示されている。
するための従来の技術として「特開平２−２９９８８号
公報」には、現行のロウアドレスとその１サイクル前の
ロウアドレスとを比較して、双方のロウアドレスが一致
する場合は１サイクル前のロウアドレスに従ったページ
モードアクセスを実行するメモリ装置（以下「先行例
１」ともいう）が開示されている。
【０００４】一方、従来より、同じくデータの高速読出
しを目的として、ＤＲＡＭとともにキャッシュメモリを
備える半導体記憶装置も考えられてきており、「特開昭
６２−１９７８４２号公報」にはキャッシュメモリをソ
フトウェアで制御するアクセス機構にかかる技術（以下
「先行例２」ともいう）が開示されている。
しを目的として、ＤＲＡＭとともにキャッシュメモリを
備える半導体記憶装置も考えられてきており、「特開昭
６２−１９７８４２号公報」にはキャッシュメモリをソ
フトウェアで制御するアクセス機構にかかる技術（以下
「先行例２」ともいう）が開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記先
行例１によれば、ロウアドレスが異なるアドレスへの分
岐が頻繁に起こる場合にシステムの処理速度が低下して
しまうことは否めない。また、先行例２では、キャッシ
ュメモリへの書込みをソフトウェアで制御するため、キ
ャッシュメモリの構成を意識して作成されたソフトウェ
アが必要とされる。
行例１によれば、ロウアドレスが異なるアドレスへの分
岐が頻繁に起こる場合にシステムの処理速度が低下して
しまうことは否めない。また、先行例２では、キャッシ
ュメモリへの書込みをソフトウェアで制御するため、キ
ャッシュメモリの構成を意識して作成されたソフトウェ
アが必要とされる。
【０００６】したがって、本発明は、上記問題点を解決
するためになされたもので、メインメモリの他にキャッ
シュメモリを備える半導体記憶装置において、簡易にキ
ャッシュメモリを制御するとともに、それを効率的に活
用することによりシステムの処理速度を向上させること
を目的とする。
するためになされたもので、メインメモリの他にキャッ
シュメモリを備える半導体記憶装置において、簡易にキ
ャッシュメモリを制御するとともに、それを効率的に活
用することによりシステムの処理速度を向上させること
を目的とする。
【０００７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、データを記憶するメインメモリと、キャッシ
ュメモリとを備える。そして、このキャッシュメモリ
は、メインメモリに記憶されたデータのうち、新たなロ
ウアドレスが指定された場合にメインメモリより読出さ
れる最初の所定数のデータだけを記憶する。
憶装置は、データを記憶するメインメモリと、キャッシ
ュメモリとを備える。そして、このキャッシュメモリ
は、メインメモリに記憶されたデータのうち、新たなロ
ウアドレスが指定された場合にメインメモリより読出さ
れる最初の所定数のデータだけを記憶する。
【０００８】請求項２に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、メインメモリから
データを読出すために指定されたロウアドレスの変化を
検知するアドレス変化検知手段と、メモリ制御手段とを
さらに備え、再度同一のロウアドレスが指定された場合
には、メインメモリから対応するデータが読出されるよ
り前に、キャッシュメモリは上記最初の所定数のデータ
を出力するものである。ここで、メモリ制御手段は、ア
ドレス変化検知手段によってロウアドレスの変化が検知
された場合には、変化後のロウアドレスに対応するデー
タをメインメモリから読出すとともに、そのロウアドレ
スが初めて指定されたものである場合には、メインメモ
リより読出される最初の所定数のデータをキャッシュメ
モリに記憶させるものである。
１に記載の半導体記憶装置であって、メインメモリから
データを読出すために指定されたロウアドレスの変化を
検知するアドレス変化検知手段と、メモリ制御手段とを
さらに備え、再度同一のロウアドレスが指定された場合
には、メインメモリから対応するデータが読出されるよ
り前に、キャッシュメモリは上記最初の所定数のデータ
を出力するものである。ここで、メモリ制御手段は、ア
ドレス変化検知手段によってロウアドレスの変化が検知
された場合には、変化後のロウアドレスに対応するデー
タをメインメモリから読出すとともに、そのロウアドレ
スが初めて指定されたものである場合には、メインメモ
リより読出される最初の所定数のデータをキャッシュメ
モリに記憶させるものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００１０】図１は、本発明の実施の形態に係る半導体
記憶装置を含むコンピュータシステムの構成を示すブロ
ック図である。図１に示されるように、本実施の形態に
係る半導体記憶装置は、メインメモリとして使用される
ＤＲＡＭ２と、高速動作が可能なキャッシュメモリ３
と、アドレス比較器４と、レジスタ５と、シーケンサ６
を含み、ＣＰＵ１に接続される。
記憶装置を含むコンピュータシステムの構成を示すブロ
ック図である。図１に示されるように、本実施の形態に
係る半導体記憶装置は、メインメモリとして使用される
ＤＲＡＭ２と、高速動作が可能なキャッシュメモリ３
と、アドレス比較器４と、レジスタ５と、シーケンサ６
を含み、ＣＰＵ１に接続される。
【００１１】ここで、ＣＰＵ１は命令の読込サイクルを
示す信号端子（図示していない。）を備えており、ここ
からイネーブル信号が出力されることにより、本実施の
形態に係る半導体記憶装置を含むシステムの動作が開始
される。また、ＣＰＵ１は、４ワード（４アドレス）の
バースト転送（４連続アドレスのデータを順次転送する
こと）により、アドレス信号出力端子からアドレスバス
に読出し先のアドレスＲＡ１５〜０，ＣＡ１５〜２を示
し、データバスからデータ入力端子にデータを読込む。
そして、このデータの読込みは、ＣＰＵ１に入力される
信号ＢＵＳＹが“Ｌ”となったときより開始される。
示す信号端子（図示していない。）を備えており、ここ
からイネーブル信号が出力されることにより、本実施の
形態に係る半導体記憶装置を含むシステムの動作が開始
される。また、ＣＰＵ１は、４ワード（４アドレス）の
バースト転送（４連続アドレスのデータを順次転送する
こと）により、アドレス信号出力端子からアドレスバス
に読出し先のアドレスＲＡ１５〜０，ＣＡ１５〜２を示
し、データバスからデータ入力端子にデータを読込む。
そして、このデータの読込みは、ＣＰＵ１に入力される
信号ＢＵＳＹが“Ｌ”となったときより開始される。
【００１２】一方、ＤＲＡＭ２は、高速アクセスモード
として、ファーストページモードが用いられ、４ワード
のバースト転送を行なうことができる。また、ＤＲＡＭ
２は、入力されるロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”となったときに、アドレスバスよりロウアドレ
スＲＡ１５〜０を読込む。そして、ＤＲＡＭ２はロウア
ドレスＲＡ１５〜０を読込み後４サイクルの後よりデー
タのバースト転送を行なう。なお、ＤＲＡＭ２は、バー
スト転送の１サイクル前に“Ｌ”レベルのコラムアドレ
スストローブ信号／ＣＡＳが入力されることによって、
コラムアドレスＣＡ１５〜２をアドレスバスより入力す
る。
として、ファーストページモードが用いられ、４ワード
のバースト転送を行なうことができる。また、ＤＲＡＭ
２は、入力されるロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”となったときに、アドレスバスよりロウアドレ
スＲＡ１５〜０を読込む。そして、ＤＲＡＭ２はロウア
ドレスＲＡ１５〜０を読込み後４サイクルの後よりデー
タのバースト転送を行なう。なお、ＤＲＡＭ２は、バー
スト転送の１サイクル前に“Ｌ”レベルのコラムアドレ
スストローブ信号／ＣＡＳが入力されることによって、
コラムアドレスＣＡ１５〜２をアドレスバスより入力す
る。
【００１３】キャッシュメモリ３は、ＣＰＵ１がアドレ
スＲＡ１５〜０，ＣＡ１５〜２をアドレスバスへ出力し
た１サイクル後より、４ワードのバースト転送を開始す
る。また、キャッシュメモリ３は、“Ｌ”レベルの信号
／ＣａｓｈｅＷＥが入力されたときに、データバスから
データを、アドレスバスからそのデータに対応するアド
レスをそれぞれ入力し記憶する。そして、その後にアド
レスバスからキャッシュメモリ３に入力されたアドレス
とキャッシュメモリ３に記憶されているアドレスが一致
したとき、キャッシュメモリ３は“Ｌ”レベルの信号／
ＣａｓｈｅＨｉｔを出力し、データバスにそのアドレス
に対応するデータを出力する。
スＲＡ１５〜０，ＣＡ１５〜２をアドレスバスへ出力し
た１サイクル後より、４ワードのバースト転送を開始す
る。また、キャッシュメモリ３は、“Ｌ”レベルの信号
／ＣａｓｈｅＷＥが入力されたときに、データバスから
データを、アドレスバスからそのデータに対応するアド
レスをそれぞれ入力し記憶する。そして、その後にアド
レスバスからキャッシュメモリ３に入力されたアドレス
とキャッシュメモリ３に記憶されているアドレスが一致
したとき、キャッシュメモリ３は“Ｌ”レベルの信号／
ＣａｓｈｅＨｉｔを出力し、データバスにそのアドレス
に対応するデータを出力する。
【００１４】レジスタ５は、ＣＰＵ１から出力されたロ
ウアドレスＲＡ１５〜０を次の１サイクルまで記憶する
ものであり、アドレス比較器４は、レジスタ５に記憶さ
れている１サイクル前のロウアドレスと現在のロウアド
レスとを比較し、それらが一致しない場合に“Ｌ”レベ
ルの信号／Ｃｈａｎｇｅを出力する。
ウアドレスＲＡ１５〜０を次の１サイクルまで記憶する
ものであり、アドレス比較器４は、レジスタ５に記憶さ
れている１サイクル前のロウアドレスと現在のロウアド
レスとを比較し、それらが一致しない場合に“Ｌ”レベ
ルの信号／Ｃｈａｎｇｅを出力する。
【００１５】シーケンサ６は、“Ｌ”レベルの信号／Ｃ
ｈａｎｇｅを入力した３サイクル後に、“Ｌ”レベルの
コラムアドレスストローブ信号／ＣＡＳをＤＲＡＭ２に
出力する。また、シーケンサ６は、“Ｌ”レベルの信号
／Ｃｈａｎｇｅを入力した４サイクル後より次の“Ｌ”
レベルの信号／Ｃｈａｎｇｅを入力するまでの間、また
は、“Ｌ”レベルの信号／ＣａｓｈｅＨｉｔを入力して
いる間において、“Ｌ”レベルの信号ＢＵＳＹを出力す
る。さらに、シーケンサ６は、“Ｌ”レベルの信号／Ｃ
ａｓｈｅＨｉｔを入力していない場合に、“Ｌ”レベル
の信号／Ｃｈａｎｇｅを入力したときはその４サイクル
後より４サイクルの間“Ｌ”レベルの信号／Ｃａｓｈｅ
ＷＥを出力する。
ｈａｎｇｅを入力した３サイクル後に、“Ｌ”レベルの
コラムアドレスストローブ信号／ＣＡＳをＤＲＡＭ２に
出力する。また、シーケンサ６は、“Ｌ”レベルの信号
／Ｃｈａｎｇｅを入力した４サイクル後より次の“Ｌ”
レベルの信号／Ｃｈａｎｇｅを入力するまでの間、また
は、“Ｌ”レベルの信号／ＣａｓｈｅＨｉｔを入力して
いる間において、“Ｌ”レベルの信号ＢＵＳＹを出力す
る。さらに、シーケンサ６は、“Ｌ”レベルの信号／Ｃ
ａｓｈｅＨｉｔを入力していない場合に、“Ｌ”レベル
の信号／Ｃｈａｎｇｅを入力したときはその４サイクル
後より４サイクルの間“Ｌ”レベルの信号／Ｃａｓｈｅ
ＷＥを出力する。
【００１６】次に、上記実施の形態に係る半導体記憶装
置を含むコンピュータシステムの動作を、ＣＰＵ１がロ
ウアドレス１（Ａｄｄ．１）の命令を実行し、引続きロ
ウアドレス２（Ａｄｄ．２）から始まるサブルーチンに
分岐する場合について、図２のタイミング図を参照して
説明する。
置を含むコンピュータシステムの動作を、ＣＰＵ１がロ
ウアドレス１（Ａｄｄ．１）の命令を実行し、引続きロ
ウアドレス２（Ａｄｄ．２）から始まるサブルーチンに
分岐する場合について、図２のタイミング図を参照して
説明する。
【００１７】データの読出し先として、初めて、ロウア
ドレス１（Ａｄｄ．１）がＣＰＵ１で指定されアドレス
バスに出力された場合、キャッシュメモリ３はロウアド
レス１（Ａｄｄ．１）に対応するデータを記憶していな
いため、図２（ｇ）に示されるように、不活性な“Ｈ”
レベルの信号／ＣａｓｈｅＨｉｔをシーケンサ６に出力
する。またこのとき、アドレスのうちロウアドレス１
（Ａｄｄ．１）だけはＣＰＵ１からレジスタ５に送ら
れ、１サイクルの間記憶される。
ドレス１（Ａｄｄ．１）がＣＰＵ１で指定されアドレス
バスに出力された場合、キャッシュメモリ３はロウアド
レス１（Ａｄｄ．１）に対応するデータを記憶していな
いため、図２（ｇ）に示されるように、不活性な“Ｈ”
レベルの信号／ＣａｓｈｅＨｉｔをシーケンサ６に出力
する。またこのとき、アドレスのうちロウアドレス１
（Ａｄｄ．１）だけはＣＰＵ１からレジスタ５に送ら
れ、１サイクルの間記憶される。
【００１８】そして次に、図２（ａ）に示されるように
ロウアドレス２（Ａｄｄ．２）がＣＰＵ１で指定された
場合は、アドレスのうちロウアドレス２（Ａｄｄ．２）
だけがアドレス比較器４に送られ、レジスタ５に記憶さ
れている１サイクル前のロウアドレス１（Ａｄｄ．１）
と比較される。この結果、ロウアドレス１（Ａｄｄ．
１）とロウアドレス２（Ａｄｄ．２）はその値が異なる
ためアドレス比較器４は、図２（ｃ）に示される活性化
された“Ｌ”レベルの信号／ＣｈａｎｇｅをＤＲＡＭ２
およびシーケンサ６に出力する。そして、ＤＲＡＭ２
は、上記活性化された“Ｌ”レベルの信号／Ｃｈａｎｇ
ｅをロウアドレスストローブ信号／ＲＡＳとして受取っ
たときからロウアドレス２（Ａｄｄ．２）をアドレスバ
スより取込み、図２（ｅ）に示されるように、“Ｌ”レ
ベルの信号／Ｃｈａｎｇｅを受取った４サイクル後より
データをデータバスに出力する。一方、上記活性化され
た“Ｌ”レベルの信号／Ｃｈａｎｇｅを受取ったシーケ
ンサ６は、図２（ｄ）に示されるように、その３サイク
ル後に“Ｌ”レベルのコラムアドレスストローブ信号／
ＣＡＳをＤＲＡＭ２に出力し、また、図２（ｈ）に示さ
れるように、４サイクル後からは“Ｌ”レベルの信号Ｂ
ＵＳＹをＣＰＵ１に出力してデータバスにＤＲＡＭ２か
らデータが出力されたことをＣＰＵ１に示す。また、シ
ーケンサ６は、“Ｌ”レベルの信号ＢＵＳＹを出力する
前のサイクルにおいて“Ｈ”レベルの信号／Ｃａｓｈｅ
Ｈｉｔを入力しているため、図２（ｉ）に示されるよう
に、“Ｌ”レベルの信号ＢＵＳＹを出力すると同時に、
活性化された“Ｌ”レベルの信号／ＣａｓｈｅＷＥを４
サイクルの間キャッシュメモリ３に出力する。そして、
キャッシュメモリ３は、この活性化された“Ｌ”レベル
の信号／ＣａｓｈｅＷＥを入力している間、データバス
からロウアドレス２（Ａｄｄ．２）に対応するデータ
を、アドレスバスからアドレスをそれぞれ入力し記憶す
る。
ロウアドレス２（Ａｄｄ．２）がＣＰＵ１で指定された
場合は、アドレスのうちロウアドレス２（Ａｄｄ．２）
だけがアドレス比較器４に送られ、レジスタ５に記憶さ
れている１サイクル前のロウアドレス１（Ａｄｄ．１）
と比較される。この結果、ロウアドレス１（Ａｄｄ．
１）とロウアドレス２（Ａｄｄ．２）はその値が異なる
ためアドレス比較器４は、図２（ｃ）に示される活性化
された“Ｌ”レベルの信号／ＣｈａｎｇｅをＤＲＡＭ２
およびシーケンサ６に出力する。そして、ＤＲＡＭ２
は、上記活性化された“Ｌ”レベルの信号／Ｃｈａｎｇ
ｅをロウアドレスストローブ信号／ＲＡＳとして受取っ
たときからロウアドレス２（Ａｄｄ．２）をアドレスバ
スより取込み、図２（ｅ）に示されるように、“Ｌ”レ
ベルの信号／Ｃｈａｎｇｅを受取った４サイクル後より
データをデータバスに出力する。一方、上記活性化され
た“Ｌ”レベルの信号／Ｃｈａｎｇｅを受取ったシーケ
ンサ６は、図２（ｄ）に示されるように、その３サイク
ル後に“Ｌ”レベルのコラムアドレスストローブ信号／
ＣＡＳをＤＲＡＭ２に出力し、また、図２（ｈ）に示さ
れるように、４サイクル後からは“Ｌ”レベルの信号Ｂ
ＵＳＹをＣＰＵ１に出力してデータバスにＤＲＡＭ２か
らデータが出力されたことをＣＰＵ１に示す。また、シ
ーケンサ６は、“Ｌ”レベルの信号ＢＵＳＹを出力する
前のサイクルにおいて“Ｈ”レベルの信号／Ｃａｓｈｅ
Ｈｉｔを入力しているため、図２（ｉ）に示されるよう
に、“Ｌ”レベルの信号ＢＵＳＹを出力すると同時に、
活性化された“Ｌ”レベルの信号／ＣａｓｈｅＷＥを４
サイクルの間キャッシュメモリ３に出力する。そして、
キャッシュメモリ３は、この活性化された“Ｌ”レベル
の信号／ＣａｓｈｅＷＥを入力している間、データバス
からロウアドレス２（Ａｄｄ．２）に対応するデータ
を、アドレスバスからアドレスをそれぞれ入力し記憶す
る。
【００１９】そして、図２（ａ）に示されるように、再
度ロウアドレス２（Ａｄｄ．２）がＣＰＵ１で指定さ
れ、アドレスバスにアドレスが、レジスタ５およびアド
レス比較器４にはロウアドレス２（Ａｄｄ．２）のみが
送られた場合、キャッシュメモリ３には既にロウアドレ
ス２（Ａｄｄ．２）に対応するデータが記憶されている
ので、図２（ｇ）に示されるように、キャッシュメモリ
３は活性化された“Ｌ”レベルの信号／ＣａｓｈｅＨｉ
ｔを４サイクルの間シーケンサ６に出力する。またこの
とき、図２（ｆ）に示されるように、キャッシュメモリ
３は直ちにデータバスにデータの出力を開始する。一
方、アドレス比較器４は、ロウアドレス２（Ａｄｄ．
２）が再度ＣＰＵ１から出力されたことに伴い、活性化
された“Ｌ”レベルの信号／Ｃｈａｎｇｅを上記と同様
にシーケンサ６に出力するが、シーケンサ６は、活性化
された“Ｌ”レベルの信号／ＣａｓｈｅＨｉｔをキャッ
シュメモリ３から入力しているので、図２（ｈ）に示さ
れるように、“Ｌ”レベルの信号／Ｃｈａｎｇｅを入力
してから４サイクル後ではなく、継続して“Ｌ”レベル
の信号ＢＵＳＹをＣＰＵ１に出力する。また、シーケン
サ６は、“Ｌ”レベルの信号／Ｃｈａｎｇｅをアドレス
比較器４から入力した３サイクル後において、キャッシ
ュメモリ３から“Ｌ”レベルの信号／ＣａｓｈｅＨｉｔ
を入力しているので、図２（ｉ）に示されるように、４
サイクル目に“Ｌ”レベルの信号／ＣａｓｈｅＷＥをキ
ャッシュメモリ３に出力することとはせず、不活性な
“Ｈ”レベルの信号／ＣａｓｈｅＷＥをキャッシュメモ
リ３に出力する。これにより、ＣＰＵ１で再度指定され
たロウアドレス２（Ａｄｄ．２）に対応するデータおよ
びアドレスのキャッシュメモリ３への書込みは禁止され
る。
度ロウアドレス２（Ａｄｄ．２）がＣＰＵ１で指定さ
れ、アドレスバスにアドレスが、レジスタ５およびアド
レス比較器４にはロウアドレス２（Ａｄｄ．２）のみが
送られた場合、キャッシュメモリ３には既にロウアドレ
ス２（Ａｄｄ．２）に対応するデータが記憶されている
ので、図２（ｇ）に示されるように、キャッシュメモリ
３は活性化された“Ｌ”レベルの信号／ＣａｓｈｅＨｉ
ｔを４サイクルの間シーケンサ６に出力する。またこの
とき、図２（ｆ）に示されるように、キャッシュメモリ
３は直ちにデータバスにデータの出力を開始する。一
方、アドレス比較器４は、ロウアドレス２（Ａｄｄ．
２）が再度ＣＰＵ１から出力されたことに伴い、活性化
された“Ｌ”レベルの信号／Ｃｈａｎｇｅを上記と同様
にシーケンサ６に出力するが、シーケンサ６は、活性化
された“Ｌ”レベルの信号／ＣａｓｈｅＨｉｔをキャッ
シュメモリ３から入力しているので、図２（ｈ）に示さ
れるように、“Ｌ”レベルの信号／Ｃｈａｎｇｅを入力
してから４サイクル後ではなく、継続して“Ｌ”レベル
の信号ＢＵＳＹをＣＰＵ１に出力する。また、シーケン
サ６は、“Ｌ”レベルの信号／Ｃｈａｎｇｅをアドレス
比較器４から入力した３サイクル後において、キャッシ
ュメモリ３から“Ｌ”レベルの信号／ＣａｓｈｅＨｉｔ
を入力しているので、図２（ｉ）に示されるように、４
サイクル目に“Ｌ”レベルの信号／ＣａｓｈｅＷＥをキ
ャッシュメモリ３に出力することとはせず、不活性な
“Ｈ”レベルの信号／ＣａｓｈｅＷＥをキャッシュメモ
リ３に出力する。これにより、ＣＰＵ１で再度指定され
たロウアドレス２（Ａｄｄ．２）に対応するデータおよ
びアドレスのキャッシュメモリ３への書込みは禁止され
る。
【００２０】
【発明の効果】請求項１に係る発明によれば、メインメ
モリとキャッシュメモリを備える半導体記憶装置におい
て、そのキャッシュメモリには、ロウアドレスが変化し
た場合の最初の所定数のデータだけが記憶されるため、
キャッシュメモリの効率的な活用が図れ、全体としてシ
ステムの処理速度を向上させることができる。
モリとキャッシュメモリを備える半導体記憶装置におい
て、そのキャッシュメモリには、ロウアドレスが変化し
た場合の最初の所定数のデータだけが記憶されるため、
キャッシュメモリの効率的な活用が図れ、全体としてシ
ステムの処理速度を向上させることができる。
【００２１】また、請求項２に係る発明によれば、上記
請求項１に係る発明と同様な効果を奏するとともに、同
一のロウアドレスを有するデータが再度読出される場合
には、メインメモリからデータが出力されるまでの間に
キャッシュメモリからデータが出力されるため、ロウア
ドレスが変化するときのアクセスタイムを少なくするこ
とができる。また、以上の効果をなすためのキャッシュ
メモリの制御をソフトウェアなどによらず簡易に行なう
ことができる。
請求項１に係る発明と同様な効果を奏するとともに、同
一のロウアドレスを有するデータが再度読出される場合
には、メインメモリからデータが出力されるまでの間に
キャッシュメモリからデータが出力されるため、ロウア
ドレスが変化するときのアクセスタイムを少なくするこ
とができる。また、以上の効果をなすためのキャッシュ
メモリの制御をソフトウェアなどによらず簡易に行なう
ことができる。
【図１】 本発明の実施の形態に係る半導体記憶装置を
含むコンピュータシステムの構成を示すブロック図であ
る。
含むコンピュータシステムの構成を示すブロック図であ
る。
【図２】 図１のコンピュータシステムの動作を示すタ
イミング図である。
イミング図である。
１ ＣＰＵ、２ ＤＲＡＭ、３ キャッシュメモリ、４
アドレス比較器、５レジスタ、６ シーケンサ。
アドレス比較器、５レジスタ、６ シーケンサ。
Claims (2)
- 【請求項１】 データを記憶するメインメモリと、 前記メインメモリに記憶された前記データのうち、新た
なロウアドレスが指定された場合に前記メインメモリよ
り読出される最初の所定数のデータだけを記憶するキャ
ッシュメモリとを備える、半導体記憶装置。 - 【請求項２】 前記メインメモリから前記データを読出
すために指定されたロウアドレスの変化を検知するアド
レス変化検知手段と、 前記アドレス変化検知手段によって前記ロウアドレスの
変化が検知された場合には、変化後のロウアドレスに対
応するデータを前記メインメモリから読出すとともに、
その前記ロウアドレスが初めて指定されたものである場
合には、前記メインメモリより読出される前記最初の所
定数のデータを前記キャッシュメモリに記憶させるメモ
リ制御手段とをさらに備え、 再度同一のロウアドレスが指定された場合には、前記メ
インメモリから対応するデータが読出されるより前に、
前記キャッシュメモリは前記最初の所定数のデータを出
力する請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042782A JPH09237222A (ja) | 1996-02-29 | 1996-02-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042782A JPH09237222A (ja) | 1996-02-29 | 1996-02-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237222A true JPH09237222A (ja) | 1997-09-09 |
Family
ID=12645549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8042782A Withdrawn JPH09237222A (ja) | 1996-02-29 | 1996-02-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237222A (ja) |
-
1996
- 1996-02-29 JP JP8042782A patent/JPH09237222A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |