JPH04111633U - Ｄｒａｍアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵのＤＲＡＭアクセスの高速化を図るこ
とである。 【構成】 即時読出し判定回路３は、１番地からのバイ
ト単位の転送時、あるいは、０番地からのワード単位の
転送時、即時アクセスの可能性があると判断してイネー
ブル信号を出力する。上位アドレスラッチ回路２はイネ
ーブル信号がアクティブのとき、上位アドレスをラッチ
する。アドレス比較回路４は、ラッチされたアドレスと
現在のアドレスを比較し、等しい場合にイコール信号を
出力する。アドレス制御回路５は、入力されるイネーブ
ル信号とイコール信号とを参照して、ＤＲＡＭのコント
ロール信号を制御する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はＤＲＡＭアクセス制御回路に関する。

【０００２】

【従来の技術】

図４は３２ビットプロセッサにおけるＣＰＵアドレスの内容を示す図である。 ＣＰＵがＤＲＡＭ（主記憶装置）からデータを読出す場合に一度に指定できるア ドレスサイズは、例えば、１ロングワード（＄０，＄１，＄２，＄３の４行分） のサイズである。＄０，＄１，＄２，＄３は、上位30ビットが共通で、下位２ビ ットが異なり（００，０１，１０，１１）、ＤＲＡＭ上では同一のワード線（ロ ングワード）に接続され、１回のＲＡＳおよびＣＡＳ（一般に負論理であり、本 明細書では，以下、バーＲＡＳ、バーＣＡＳと表現する。他の負論理記号につい ても同様である）の活性化で一度にデータの読出しを行うことができる。一方、 プロセッサは一つの命令を複数回に分けて実行する場合があり、例えば、奇数バ イト境界（＄１）から１ロングワード（４バイト分）のアドレスを指定して（す なわち、＄１〜＄４までを指定して）データ読出しを行う場合には、図に示され るように３回のアクセス（１回目はバイト単位，２回目はワード（２バイトのこ と）単位，３回目はバイト単位のアクセス）を実行する。

【０００３】 図３は上述の３サイクル分のアクセスを実行する場合のタイミングチャートで あり、後述する本発明の実施例（図１）のタイミングチャート（図２）と対比さ れるものである。図中、Ａ（31:0) はアドレスを示し、バーＡＳはアドレススト ローブ信号（アドレス指定を有効化する信号）を示し、共に、ＣＰＵの出力信号 である。また、バーＤＳＡＣＫはメモリコントローラからＣＰＵへ対して出力さ れるデータアクノレッジ信号であり、Ｒ／ＣＡｄｒはメモリに対する行／列のマ ルチプレクス信号であり、ＤａｔａはＣＰＵまたはメモリが出力するデータであ る。

【０００４】 この従来例では、アクセス１および２の場合、ロングワードアドレス（Ａ（31 :2))が＄０で同一であるにもかかわらず、メモリコントローラは、バーＡＳ（ア ドレスストローブ信号）がネゲートされる毎に、バーＲＡＳ，バーＣＡＳを出し 直している。

【０００５】

【考案が解決しようとする課題】

従来例では、メモリコントローラは、バーＡＳ（アドレスストローブ信号）が ネゲートされる毎に、一律にバーＲＡＳ，バーＣＡＳを出し直しているため、ロ ングワードアドレスが共通で一度にデータを読出すことができる場合にも、２回 のアクセスが行われる。１回のアクセスにはビット線プリチャージ等の動作が付 随して所定時間を要するため、余分なアクセスを繰り返すことは、動作速度の高 速化を妨げる一因となる。特に、ＲＩＳＣアーキテクチャーのように、命令セッ トを簡素化して高速化をねらったＣＰＵでは、このような無駄なアクセスを排除 することが望まれる。本考案はこのような問題点に鑑みてなされたものであり、 その目的は、ＣＰＵのＤＲＡＭアクセスの高速化を図ることにある。

【０００６】

【課題を解決するための手段】

本考案は、ＣＰＵによりアドレスが指定されると、この指定されたアドレスが 即時読出しの可能性があるアドレスであるか否か、すなわち、次のアクセスサイ クルにおいて、同一行の他のアドレスへのアクセスが可能なアドレスであるか否 かを判定する即時読出し判定回路と、この即時読出し判定回路によって即時読出 しの可能性ありと判定された場合に、前記指定されたアドレスをラッチするラッ チ回路と、次のアクセスサイクルにおいて、現在指定されているアドレスを前記 ラッチ回路によりラッチされた１サイクル前のアドレスと比較し、両アドレスが 同一行のアドレスか否かを判定するアドレス比較回路と、このアドレス比較回路 によって同一行のアドレスと判定された場合、前回のアクセスに使用したＲＡＳ およびＣＡＳをそのまま維持し、即時のデータ読出しを実行するアドレス制御回 路とを有することを特徴とする。

【０００７】

【作用】

同一ロングワードアドレス内のアクセスであれば、ＲＡＳ，ＣＡＳを出し直す ことなく、前サイクルの状態をそのまま維持してデータを即時に読出すため、ア クセス時間を短縮できる。

【０００８】

【実施例】

次に、本考案の実施例について図面を参照して説明する。図１は本考案のＤＲ ＡＭアクセス制御回路の一実施例の構成を示す図である。図中、点線で囲まれた 範囲がＤＲＡＭアクセス制御回路であり、上位アドレスラッチ回路２と、即時読 出し判定回路３と、アドレス比較回路４と、アドレス制御回路５とを有している 。即時読出し判定回路３は、１番地からのバイト単位の転送時、すなわち、Ａ（ １：０）＝＄１，ＳＩＺ（転送のサイズ）＝ｂｙｔｅの場合、あるいは、０番地 からのワード単位の転送時、すなわち、Ａ（１：０）＝＄０，ＳＩＺ（転送のサ イズ）＝ｗｏｒｄの場合に、即時アクセスの可能性があると判断してイネーブル 信号（ｅｎａｂｌｅ）を出力し、上位アドレスラッチ回路２，アドレス比較回路 ４，アドレス制御回路５を動作可能状態とする。上位アドレスラッチ回路２はイ ネーブル信号がアクティブのとき、バーＡＳのネゲート時に、その時の上位アド レスをラッチする。アドレス比較回路４は、ラッチされたアドレス（前回のアド レス）と現在のアドレスを比較し、等しい場合にイコール信号（ｅｑｕａｌ）を アドレス制御回路５に出力する。アドレス制御回路５は、入力されるイネーブル 信号とイコール信号とを参照して、ＤＲＡＭのコントロール信号（バーＷＥ，バ ーＲＡＳ，バーＣＡＳ）を制御する。

【０００９】 すなわち、アドレス制御回路５は、通常のサイクル（イネーブル信号＝ノンア クティブ）ではバーＡＳのネゲートと同時にバーＣＡＳをネゲートするが、イネ ーブル信号がアクティブのときには、バーＣＡＳをアサートし続け、次のサイク ルでイコール信号がアクティブならば、即座にバーＤＳＡＣＫをＣＰＵへ返し、 バーＲＡＳ，バーＣＡＳをアサートし直すことなく、高速にアクセスを終了する 。イコール信号がノンアクティブならばバーＣＡＳをネゲートしてバーＲＡＳを アサートし、通常と同様の動作をする。なお、ＤＲＡＭ６は、図４のような32ビ ットＣＰＵ１のアドレスに対応して、下位２ビットデータにより４つのマットに 分類されている（００；ＵＵＤ，０１；ＵＭＤ，１０；ＬＭＤ，１１；ＬＬＤ） 。

【００１０】 次に、本考案の実施例の動作を図２を参照しつつ説明する。従来例の場合と同 様に、図４の奇数アドレス＄１から１ロングワードリードアクセスを実行する場 合について説明する。まず、アドレス＄１からのバイトアクセスは通常のとおり 行われる。このとき、Ａ（１：０）＝＄１，ＳＩＺ＝ｂｙｔｅであるため、時刻 ｔ０でイネーブル信号がアサートされ、時刻ｔ１にアドレスがラッチされて、バ ーＣＡＳがアサートし続けられる。２回目のサイクル（＄２からｗｏｒｄアクセ ス）では、まず、前サイクルにおいてラッチされたアドレスと今回のアドレスと の比較が行われ、一致が判定されて、時刻ｔ２にイコール信号がアサートされ、 バーＣＡＳはそのままアサートされ続ける。時刻ｔ３にバーＤＳＡＣＫがＣＰＵ に返され、２回目のアクセスは高速に終了する。続いて、通常のとおりに３回目 のアクセスを行う。アクセス１および２におけるバーＤＳＡＣＫの出力タイミン グ間隔は、本実施例の場合、Ｔ１となっており、図３の従来例のＴ２に比べて、 格段に短縮されている。

【００１１】 以上の実施例では、リードサイクルについて説明したが、ライトサイクル時に は、対応するＤＲＡＭへのバーＷＥをアサートすることにより、ＤＲＡＭのディ レードライトサイクルを利用して、高速でアクセスすることが可能である。

【００１２】

【考案の効果】

以上説明したように本考案によれば、同一ロングワード内のアクセスであって バーＣＡＳの出し直しが不要なものについては、バーＣＡＳをアサートし続けて 連続してアクセスを行うため、ＤＲＡＭへのアクセス時間を短縮できる効果があ る。

【図面の簡単な説明】

【図１】本考案の一実施例の構成を示す図である。

【図２】図１の実施例の具体的動作を説明するためのタ
イミングチャートである。

【図３】従来例の動作を説明するためのタイミングチャ
ートである。

【図４】図４は３２ビットプロセッサにおけるＣＰＵア
ドレスの内容と転送例を示す図である。

【符号の説明】

１ ＣＰＵ ２ 上位アドレスラッチ１回路 ３ 即時読出し判定回路 ４ アドレス比較回路 ５ アドレス制御回路 ６ ＤＲＡＭ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 同一行の複数のアドレスについては、１
   回のＲＡＳおよびＣＡＳの活性化で一度にデータの読出
   しを行うことができ、かつ、ＣＰＵが一つのデータ読出
   し命令を複数回のサイクルに分けて実行する場合がある
   メモリシステムに適用されるＤＲＡＭアクセス制御回路
   であって、ＣＰＵによりアドレスが指定されると、この
   指定されたアドレスが即時読出しの可能性があるアドレ
   スであるか否か、すなわち、次のアクセスサイクルにお
   いて、同一行の他のアドレスへのアクセスが可能なアド
   レスであるか否かを判定する即時読出し判定回路（３）
   と、この即時読出し判定回路（３）によって即時読出し
   の可能性ありと判定された場合に、前記指定されたアド
   レスをラッチするラッチ回路（２）と、次のアクセスサ
   イクルにおいて、現在指定されているアドレスを前記ラ
   ッチ回路（２）によりラッチされた１サイクル前のアド
   レスと比較し、両アドレスが同一行のアドレスか否かを
   判定するアドレス比較回路（４）と、このアドレス比較
   回路（４）によって同一行のアドレスと判定された場
   合、前回のアクセスに使用したＲＡＳおよびＣＡＳをそ
   のまま維持し、即時のデータ読出しを実行するアドレス
   制御回路（５）とを有することを特徴とするＤＲＡＭア
   クセス制御回路。