JPH09237231A - バックアップ装置 - Google Patents
バックアップ装置Info
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- JPH09237231A JPH09237231A JP8042537A JP4253796A JPH09237231A JP H09237231 A JPH09237231 A JP H09237231A JP 8042537 A JP8042537 A JP 8042537A JP 4253796 A JP4253796 A JP 4253796A JP H09237231 A JPH09237231 A JP H09237231A
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- clock signal
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- refresh control
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Stand-By Power Supply Arrangements (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 バックアップ装置において、システム全体の
小型化や製造コストおよび消費電力の低減を実現する。 【解決手段】 集積回路１に内蔵されて、クロック信号
生成部４６からのクロック信号に基づいて、ＤＲＡＭ４
２をバックアップするためのバックアップ時リフレッシ
ュ用制御信号を作出するバックアップ時リフレッシュ用
制御信号作出部４５と、集積回路１に内蔵されて、非バ
ックアップ時には、ＤＲＡＭコントローラ回路２からの
非バックアップ時リフレッシュ用制御信号をＤＲＡＭ４
２に供給し、バックアップ時には、バックアップ時リフ
レッシュ用制御信号作出部４５からのバックアップ時リ
フレッシュ用制御信号をＤＲＡＭ４２に供給するセレク
タ回路８と、クロック信号生成部４６とバックアップ時
リフレッシュ用制御信号作出部４５とセレクタ回路８と
にバックアップ電源Ｖｃｃ１，Ｖｃｃ２を供給するバッ
クアップ電源手段とを設けた。
小型化や製造コストおよび消費電力の低減を実現する。 【解決手段】 集積回路１に内蔵されて、クロック信号
生成部４６からのクロック信号に基づいて、ＤＲＡＭ４
２をバックアップするためのバックアップ時リフレッシ
ュ用制御信号を作出するバックアップ時リフレッシュ用
制御信号作出部４５と、集積回路１に内蔵されて、非バ
ックアップ時には、ＤＲＡＭコントローラ回路２からの
非バックアップ時リフレッシュ用制御信号をＤＲＡＭ４
２に供給し、バックアップ時には、バックアップ時リフ
レッシュ用制御信号作出部４５からのバックアップ時リ
フレッシュ用制御信号をＤＲＡＭ４２に供給するセレク
タ回路８と、クロック信号生成部４６とバックアップ時
リフレッシュ用制御信号作出部４５とセレクタ回路８と
にバックアップ電源Ｖｃｃ１，Ｖｃｃ２を供給するバッ
クアップ電源手段とを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、停電時などに、ダ
イナミック・ランダム・アクセス・メモリ（以下「ＤＲ
ＡＭ」と記す）などのリフレッシュが必要な記憶素子を
バックアップするバックアップ装置に関するものであ
る。
イナミック・ランダム・アクセス・メモリ（以下「ＤＲ
ＡＭ」と記す）などのリフレッシュが必要な記憶素子を
バックアップするバックアップ装置に関するものであ
る。
【０００２】
【従来の技術】たとえばファクシミリ装置などの通信装
置や情報処理装置などの各種電子機器には、データを記
憶させておくために記憶素子が用いられる場合が多い。
置や情報処理装置などの各種電子機器には、データを記
憶させておくために記憶素子が用いられる場合が多い。
【０００３】このような記憶素子には、種々のものが存
在するが、書込および読出自在で、しかもアクセス速度
が高速な記憶素子として、ランダム・アクセス・メモリ
（以下「ＲＡＭ」と記す）が多用されている。特に、大
量のデータを処理する場合、ＲＡＭのなかでも比較的安
価なＤＲＡＭが頻繁に用いられる。
在するが、書込および読出自在で、しかもアクセス速度
が高速な記憶素子として、ランダム・アクセス・メモリ
（以下「ＲＡＭ」と記す）が多用されている。特に、大
量のデータを処理する場合、ＲＡＭのなかでも比較的安
価なＤＲＡＭが頻繁に用いられる。
【０００４】ところが、ＲＡＭは電源が遮断されると記
憶内容が消失してしまうので、停電対策などのためにバ
ックアップが必要である。特にＤＲＡＭは、周知の通り
リフレッシュが必要であるので、バックアップ時にもリ
フレッシュ用の制御信号を供給しなければならない。
憶内容が消失してしまうので、停電対策などのためにバ
ックアップが必要である。特にＤＲＡＭは、周知の通り
リフレッシュが必要であるので、バックアップ時にもリ
フレッシュ用の制御信号を供給しなければならない。
【０００５】このため従来は、バックアップ装置とし
て、タイマーＩＣや遅延回路や論理回路やセレクタなど
をバックアップ用に特別に設け、バックアップ時にこれ
らをバックアップ用の電源で駆動することにより、リフ
レッシュ用の制御信号を生成してＤＲＡＭに供給してい
た。
て、タイマーＩＣや遅延回路や論理回路やセレクタなど
をバックアップ用に特別に設け、バックアップ時にこれ
らをバックアップ用の電源で駆動することにより、リフ
レッシュ用の制御信号を生成してＤＲＡＭに供給してい
た。
【０００６】すなわち、電源遮断時に、タイマーＩＣに
より生成されるクロック信号を遅延回路により遅延させ
て遅延クロック信号を作出し、この遅延クロック信号と
クロック信号との論理積を演算するなどしてリフレッシ
ュ用の制御信号としてのＣＡＳ信号およびＲＡＳ信号を
生成し、これらをＤＲＡＭに供給することによりＤＲＡ
Ｍをリフレッシュしていた。要するに、クロック信号生
成部を備えている集積回路を用いた場合でも、そのクロ
ック信号生成部を利用することなく、消費電力の大きな
タイマーＩＣなどを別途設けていたのである。
より生成されるクロック信号を遅延回路により遅延させ
て遅延クロック信号を作出し、この遅延クロック信号と
クロック信号との論理積を演算するなどしてリフレッシ
ュ用の制御信号としてのＣＡＳ信号およびＲＡＳ信号を
生成し、これらをＤＲＡＭに供給することによりＤＲＡ
Ｍをリフレッシュしていた。要するに、クロック信号生
成部を備えている集積回路を用いた場合でも、そのクロ
ック信号生成部を利用することなく、消費電力の大きな
タイマーＩＣなどを別途設けていたのである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
バックアップ装置では、たとえばＣＰＵを含む集積回路
などのように、クロック信号を生成するクロック信号生
成部を含む集積回路によりＤＲＡＭを制御する場合であ
っても、バックアップ用にタイマーＩＣなどを別途設け
ていたので、基板面積が大きくなってシステム全体の小
型化を阻害する要因となり、しかも製造コストが高価に
なるという課題があった。またこの場合、バックアップ
用タイマーＩＣなどが電力を多く消費することにより、
バックアップ時の消費電力が大きくなるという課題もあ
った。
バックアップ装置では、たとえばＣＰＵを含む集積回路
などのように、クロック信号を生成するクロック信号生
成部を含む集積回路によりＤＲＡＭを制御する場合であ
っても、バックアップ用にタイマーＩＣなどを別途設け
ていたので、基板面積が大きくなってシステム全体の小
型化を阻害する要因となり、しかも製造コストが高価に
なるという課題があった。またこの場合、バックアップ
用タイマーＩＣなどが電力を多く消費することにより、
バックアップ時の消費電力が大きくなるという課題もあ
った。
【０００８】本発明は、上記の点に鑑みて提案されたも
のであって、システム全体の小型化や、製造コストおよ
び消費電力の低減を図ることのできるバックアップ装置
を提供することを、目的としている。
のであって、システム全体の小型化や、製造コストおよ
び消費電力の低減を図ることのできるバックアップ装置
を提供することを、目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載した発明のバックアップ装置は、集
積回路と、リフレッシュが必要な記憶素子とを含み、集
積回路に、少なくとも、非バックアップ時に記憶素子を
リフレッシュするための非バックアップ時リフレッシュ
用制御信号を生成するリフレッシュ用制御信号生成部
と、所定周期のクロック信号を生成するクロック信号生
成部とを内蔵したシステムにおいて、電源遮断時に記憶
素子をバックアップするバックアップ装置であって、ク
ロック信号生成部からのクロック信号に基づいて、記憶
素子をバックアップするためのバックアップ時リフレッ
シュ用制御信号を作出するバックアップ時リフレッシュ
用制御信号作出手段と、クロック信号生成部とバックア
ップ時リフレッシュ用制御信号作出部とにバックアップ
電源を供給するバックアップ電源手段とを設けたもので
ある。
め、請求項１に記載した発明のバックアップ装置は、集
積回路と、リフレッシュが必要な記憶素子とを含み、集
積回路に、少なくとも、非バックアップ時に記憶素子を
リフレッシュするための非バックアップ時リフレッシュ
用制御信号を生成するリフレッシュ用制御信号生成部
と、所定周期のクロック信号を生成するクロック信号生
成部とを内蔵したシステムにおいて、電源遮断時に記憶
素子をバックアップするバックアップ装置であって、ク
ロック信号生成部からのクロック信号に基づいて、記憶
素子をバックアップするためのバックアップ時リフレッ
シュ用制御信号を作出するバックアップ時リフレッシュ
用制御信号作出手段と、クロック信号生成部とバックア
ップ時リフレッシュ用制御信号作出部とにバックアップ
電源を供給するバックアップ電源手段とを設けたもので
ある。
【００１０】このバックアップ装置によれば、バックア
ップ時リフレッシュ用制御信号作出手段が、集積回路に
内蔵されたクロック信号生成部からのクロック信号に基
づいて、バックアップ時に記憶素子をバックアップする
ためのバックアップ時リフレッシュ用制御信号を作出す
るので、集積回路とは別にタイマーＩＣを設ける必要が
ないことから、タイマーＩＣの基板上における設置面積
が不要となってシステム全体の小型化を図ることができ
ると共に、タイマーＩＣの製作あるいは購入コストが不
要となってシステム全体の製造コストの低減を図ること
ができる。しかも、従来から備えられていたクロック信
号生成部などを利用することにより、消費電力の大きい
タイマーＩＣを不要にしたので、低消費電力化を実現で
きる。
ップ時リフレッシュ用制御信号作出手段が、集積回路に
内蔵されたクロック信号生成部からのクロック信号に基
づいて、バックアップ時に記憶素子をバックアップする
ためのバックアップ時リフレッシュ用制御信号を作出す
るので、集積回路とは別にタイマーＩＣを設ける必要が
ないことから、タイマーＩＣの基板上における設置面積
が不要となってシステム全体の小型化を図ることができ
ると共に、タイマーＩＣの製作あるいは購入コストが不
要となってシステム全体の製造コストの低減を図ること
ができる。しかも、従来から備えられていたクロック信
号生成部などを利用することにより、消費電力の大きい
タイマーＩＣを不要にしたので、低消費電力化を実現で
きる。
【００１１】集積回路は、たとえばファクシミリ装置の
全体を制御するＣＰＵを含む集積回路などのように、ク
ロック信号を生成し、またＤＲＡＭなどのリフレッシュ
を行うものであるが、必ずしもＣＰＵを含む集積回路で
なくてもよいことはもちろんである。また、ファクシミ
リ装置に限らず、他の通信装置や情報処理装置などの各
種電子機器に用いられる集積回路であってもよいことは
もちろんである。また、記憶素子は、ＤＲＡＭに限ら
ず、たとえば疑似ＳＲＡＭなど、リフレッシュが必要な
ものを全て含む。
全体を制御するＣＰＵを含む集積回路などのように、ク
ロック信号を生成し、またＤＲＡＭなどのリフレッシュ
を行うものであるが、必ずしもＣＰＵを含む集積回路で
なくてもよいことはもちろんである。また、ファクシミ
リ装置に限らず、他の通信装置や情報処理装置などの各
種電子機器に用いられる集積回路であってもよいことは
もちろんである。また、記憶素子は、ＤＲＡＭに限ら
ず、たとえば疑似ＳＲＡＭなど、リフレッシュが必要な
ものを全て含む。
【００１２】バックアップ電源手段としては、たとえば
充電式の電池や乾電池などを用いることができる。
充電式の電池や乾電池などを用いることができる。
【００１３】また、請求項２に記載した発明のバックア
ップ装置は、集積回路と、リフレッシュが必要な記憶素
子とを含み、集積回路に、少なくとも、非バックアップ
時に記憶素子をリフレッシュするための非バックアップ
時リフレッシュ用制御信号を生成する非バックアップ時
リフレッシュ用制御信号生成部と、所定周期のクロック
信号を生成するクロック信号生成部とを内蔵したシステ
ムにおいて、電源遮断時に記憶素子をバックアップする
バックアップ装置であって、集積回路に内蔵されて、ク
ロック信号生成部からのクロック信号に基づいて、記憶
素子をバックアップするためのバックアップ時リフレッ
シュ用制御信号を作出するバックアップ時リフレッシュ
用制御信号作出部と、集積回路に内蔵されて、非バック
アップ時には、非バックアップ時リフレッシュ用制御信
号生成部からの非バックアップ時リフレッシュ用制御信
号を記憶素子に供給し、バックアップ時には、バックア
ップ時リフレッシュ用制御信号作出部からのバックアッ
プ時リフレッシュ用制御信号を記憶素子に供給する切替
部と、クロック信号生成部とバックアップ時リフレッシ
ュ用制御信号作出部と切替部とにバックアップ電源を供
給するバックアップ電源手段とを設けたものである。
ップ装置は、集積回路と、リフレッシュが必要な記憶素
子とを含み、集積回路に、少なくとも、非バックアップ
時に記憶素子をリフレッシュするための非バックアップ
時リフレッシュ用制御信号を生成する非バックアップ時
リフレッシュ用制御信号生成部と、所定周期のクロック
信号を生成するクロック信号生成部とを内蔵したシステ
ムにおいて、電源遮断時に記憶素子をバックアップする
バックアップ装置であって、集積回路に内蔵されて、ク
ロック信号生成部からのクロック信号に基づいて、記憶
素子をバックアップするためのバックアップ時リフレッ
シュ用制御信号を作出するバックアップ時リフレッシュ
用制御信号作出部と、集積回路に内蔵されて、非バック
アップ時には、非バックアップ時リフレッシュ用制御信
号生成部からの非バックアップ時リフレッシュ用制御信
号を記憶素子に供給し、バックアップ時には、バックア
ップ時リフレッシュ用制御信号作出部からのバックアッ
プ時リフレッシュ用制御信号を記憶素子に供給する切替
部と、クロック信号生成部とバックアップ時リフレッシ
ュ用制御信号作出部と切替部とにバックアップ電源を供
給するバックアップ電源手段とを設けたものである。
【００１４】このバックアップ装置によれば、バックア
ップ時リフレッシュ用制御信号作出部および切替部をも
集積回路に内蔵したので、タイマーＩＣばかりでなく、
バックアップ時リフレッシュ用制御信号作出部および切
替部をも別途設ける必要がなく、したがってシステム全
体の小型化および製造コストの低減を一層顕著に実現で
きる。すなわち、従来のバックアップ装置のようにタイ
マーＩＣや遅延回路や論理回路やセレクタなどを別途設
ける必要がない。
ップ時リフレッシュ用制御信号作出部および切替部をも
集積回路に内蔵したので、タイマーＩＣばかりでなく、
バックアップ時リフレッシュ用制御信号作出部および切
替部をも別途設ける必要がなく、したがってシステム全
体の小型化および製造コストの低減を一層顕著に実現で
きる。すなわち、従来のバックアップ装置のようにタイ
マーＩＣや遅延回路や論理回路やセレクタなどを別途設
ける必要がない。
【００１５】更に、請求項３に記載した発明のバックア
ップ装置は、請求項２記載のバックアップ装置であっ
て、クロック信号生成部は、集積回路の外部に設置され
た水晶発振子を利用してクロック信号を生成するもので
ある。
ップ装置は、請求項２記載のバックアップ装置であっ
て、クロック信号生成部は、集積回路の外部に設置され
た水晶発振子を利用してクロック信号を生成するもので
ある。
【００１６】このバックアップ装置によれば、水晶発振
子を利用してクロック信号を生成するので、正確に記憶
素子のリフレッシュを行え、消費電力を低減できる。こ
れは、クロック信号の精度が高く、それを用いて作出さ
れるバックアップ時リフレッシュ用制御信号の精度も高
いので、必要最小限のリフレッシュ回数により確実にリ
フレッシュを行えるからである。すなわち、一般的なＤ
ＲＡＭをリフレッシュするためには、ほぼ１５．６μｓ
ｅｃ毎に１回以上のＣＡＳ信号およびＲＡＳ信号をＤＲ
ＡＭに供給する必要がある。ところが従来のタイマーＩ
Ｃを用いたバックアップ装置の場合、タイマーＩＣによ
り得られるクロック信号の精度が低く、ばらつきが大き
いので、平均して８〜９μｓｅｃ毎にＣＡＳ信号および
ＲＡＳ信号を生成するように調整しなければ、１５．６
μｓｅｃ毎に１回以上のＣＡＳ信号およびＲＡＳ信号の
生成を保証できず、リフレッシュのミスにより記憶内容
が消失するおそれがある。このため、リフレッシュの回
数が無駄に多くなり、それだけ消費電力が大きくなるの
である。
子を利用してクロック信号を生成するので、正確に記憶
素子のリフレッシュを行え、消費電力を低減できる。こ
れは、クロック信号の精度が高く、それを用いて作出さ
れるバックアップ時リフレッシュ用制御信号の精度も高
いので、必要最小限のリフレッシュ回数により確実にリ
フレッシュを行えるからである。すなわち、一般的なＤ
ＲＡＭをリフレッシュするためには、ほぼ１５．６μｓ
ｅｃ毎に１回以上のＣＡＳ信号およびＲＡＳ信号をＤＲ
ＡＭに供給する必要がある。ところが従来のタイマーＩ
Ｃを用いたバックアップ装置の場合、タイマーＩＣによ
り得られるクロック信号の精度が低く、ばらつきが大き
いので、平均して８〜９μｓｅｃ毎にＣＡＳ信号および
ＲＡＳ信号を生成するように調整しなければ、１５．６
μｓｅｃ毎に１回以上のＣＡＳ信号およびＲＡＳ信号の
生成を保証できず、リフレッシュのミスにより記憶内容
が消失するおそれがある。このため、リフレッシュの回
数が無駄に多くなり、それだけ消費電力が大きくなるの
である。
【００１７】また、請求項４に記載した発明のバックア
ップ装置は、請求項２または請求項３記載のバックアッ
プ装置であって、クロック信号生成部は、クロック信号
として、基本周波数クロック信号と、この基本周波数ク
ロック信号を分周した分周周波数クロック信号とを選択
的にバックアップ時リフレッシュ用制御信号作出部に供
給するものである。
ップ装置は、請求項２または請求項３記載のバックアッ
プ装置であって、クロック信号生成部は、クロック信号
として、基本周波数クロック信号と、この基本周波数ク
ロック信号を分周した分周周波数クロック信号とを選択
的にバックアップ時リフレッシュ用制御信号作出部に供
給するものである。
【００１８】このバックアップ装置によれば、基本周波
数クロック信号と分周周波数クロック信号とを選択的に
使用できるので、バックアップ時リフレッシュ用制御信
号の周期を切り替えることができ、リフレッシュ周期の
異なる記憶素子に対応可能である。すなわち、低消費電
力タイプのＤＲＡＭの場合、通常のＤＲＡＭと比較して
８倍の周期でリフレッシュを行えばよいので、基本周波
数クロック信号を８分周して分周周波数クロック信号を
作出し、それを用いてＣＡＳ信号およびＲＡＳ信号を作
出すればよい。もちろん、分周周波数クロック信号は基
本周波数クロック信号の８倍の周期とは限らず、使用す
る記憶素子のリフレッシュ周期に応じて適宜決定すれば
よい。また、基本周波数クロック信号を分周することに
より相互に周期の異なる複数の分周周波数クロック信号
を作出すれば、相互にリフレッシュ周期の異なる３種類
以上の記憶素子に対応できることになる。
数クロック信号と分周周波数クロック信号とを選択的に
使用できるので、バックアップ時リフレッシュ用制御信
号の周期を切り替えることができ、リフレッシュ周期の
異なる記憶素子に対応可能である。すなわち、低消費電
力タイプのＤＲＡＭの場合、通常のＤＲＡＭと比較して
８倍の周期でリフレッシュを行えばよいので、基本周波
数クロック信号を８分周して分周周波数クロック信号を
作出し、それを用いてＣＡＳ信号およびＲＡＳ信号を作
出すればよい。もちろん、分周周波数クロック信号は基
本周波数クロック信号の８倍の周期とは限らず、使用す
る記憶素子のリフレッシュ周期に応じて適宜決定すれば
よい。また、基本周波数クロック信号を分周することに
より相互に周期の異なる複数の分周周波数クロック信号
を作出すれば、相互にリフレッシュ周期の異なる３種類
以上の記憶素子に対応できることになる。
【００１９】更に、請求項５に記載した発明のバックア
ップ装置は、請求項２ないし請求項４のいずれかに記載
のバックアップ装置であって、バックアップ時リフレッ
シュ用制御信号作出部は、クロック信号生成部からのク
ロック信号と、このクロック信号を集積回路の外部に設
置された外部遅延素子により遅延させた遅延クロック信
号とを用いてバックアップ時リフレッシュ用制御信号を
作出するものである。
ップ装置は、請求項２ないし請求項４のいずれかに記載
のバックアップ装置であって、バックアップ時リフレッ
シュ用制御信号作出部は、クロック信号生成部からのク
ロック信号と、このクロック信号を集積回路の外部に設
置された外部遅延素子により遅延させた遅延クロック信
号とを用いてバックアップ時リフレッシュ用制御信号を
作出するものである。
【００２０】このバックアップ装置によれば、クロック
信号を遅延させてバックアップ時リフレッシュ用制御信
号を作出するための遅延素子を集積回路の外部に設けた
ので、集積回路の内部で遅延素子を構成する場合のよう
に、回路規模が大きくならず、集積回路を小型化でき
る。すなわち、この遅延素子による遅延時間は、一般的
なＤＲＡＭのバックアップ時リフレッシュ用制御信号を
作出する場合には１００〜２００ｎｓｅｃ程度必要であ
り、これを実現するための遅延素子を集積回路に内蔵し
ようとすれば回路規模が大きくなってしまうのである
が、集積回路の外部に設ける場合は、たとえば集積回路
に抵抗器とキャパシタとを外付けすればよく、極めて簡
単に実現できる。
信号を遅延させてバックアップ時リフレッシュ用制御信
号を作出するための遅延素子を集積回路の外部に設けた
ので、集積回路の内部で遅延素子を構成する場合のよう
に、回路規模が大きくならず、集積回路を小型化でき
る。すなわち、この遅延素子による遅延時間は、一般的
なＤＲＡＭのバックアップ時リフレッシュ用制御信号を
作出する場合には１００〜２００ｎｓｅｃ程度必要であ
り、これを実現するための遅延素子を集積回路に内蔵し
ようとすれば回路規模が大きくなってしまうのである
が、集積回路の外部に設ける場合は、たとえば集積回路
に抵抗器とキャパシタとを外付けすればよく、極めて簡
単に実現できる。
【００２１】また、請求項６に記載した発明のバックア
ップ装置は、請求項２ないし請求項５のいずれかに記載
のバックアップ装置であって、バックアップ電源手段か
らのバックアップ電圧が所定値以下に低下したときに、
クロック信号生成部にのみバックアップ電源を供給する
ものである。
ップ装置は、請求項２ないし請求項５のいずれかに記載
のバックアップ装置であって、バックアップ電源手段か
らのバックアップ電圧が所定値以下に低下したときに、
クロック信号生成部にのみバックアップ電源を供給する
ものである。
【００２２】このバックアップ装置によれば、記憶回路
のバックアップが不可能な程度にバックアップ電圧が低
下した状況であっても、クロック信号生成部のバックア
ップが可能であり、たとえば現在時刻を計時する時計機
能だけは保持できる。すなわち、一般的な安価なＤＲＡ
Ｍをバックアップするためには４〜５ボルト程度の電圧
が必要であるが、クロック信号生成部、およびそのクロ
ック信号を利用する時計回路は１〜２ボルト程度の電圧
で動作可能であるので、バックアップ時間が長くなって
バックアップ電圧が低下したときにも、時計機能だけは
失われないようにでき、この結果、電源回復時における
時刻合わせが不要になり、しかも時計機能を利用したタ
イマー機能も維持できる。
のバックアップが不可能な程度にバックアップ電圧が低
下した状況であっても、クロック信号生成部のバックア
ップが可能であり、たとえば現在時刻を計時する時計機
能だけは保持できる。すなわち、一般的な安価なＤＲＡ
Ｍをバックアップするためには４〜５ボルト程度の電圧
が必要であるが、クロック信号生成部、およびそのクロ
ック信号を利用する時計回路は１〜２ボルト程度の電圧
で動作可能であるので、バックアップ時間が長くなって
バックアップ電圧が低下したときにも、時計機能だけは
失われないようにでき、この結果、電源回復時における
時刻合わせが不要になり、しかも時計機能を利用したタ
イマー機能も維持できる。
【００２３】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を、図面を参照しつつ具体的に説明する。
態を、図面を参照しつつ具体的に説明する。
【００２４】図１は、本発明に係るバックアップ装置を
含む集積回路の要部の回路ブロック図であって、この集
積回路１には、ＤＲＡＭコントローラ回路２、時計回路
３、分周回路４、レジスタ５、セレクタ回路６、遅延回
路７、セレクタ回路８、インバータ１０〜１２、論理積
回路１３、排他的論理和回路１４、および論理和回路１
５，１６が内蔵されており、さらに、端子２１〜３５が
設けられている。端子２４には、水晶発振子４１の一端
とキャパシタＣ１の一端とが接続されており、端子２５
には、水晶発振子４１の他端とキャパシタＣ２の一端と
が接続されている。キャパシタＣ１，Ｃ２の他端は接地
されている。端子２７には、抵抗器Ｒ１の一端が接続さ
れており、端子２８には、抵抗器Ｒ１の他端とキャパシ
タＣ３の一端とが接続されている。キャパシタＣ３の他
端は接地されている。端子３２〜３５はＤＲＡＭ４２に
接続されている。
含む集積回路の要部の回路ブロック図であって、この集
積回路１には、ＤＲＡＭコントローラ回路２、時計回路
３、分周回路４、レジスタ５、セレクタ回路６、遅延回
路７、セレクタ回路８、インバータ１０〜１２、論理積
回路１３、排他的論理和回路１４、および論理和回路１
５，１６が内蔵されており、さらに、端子２１〜３５が
設けられている。端子２４には、水晶発振子４１の一端
とキャパシタＣ１の一端とが接続されており、端子２５
には、水晶発振子４１の他端とキャパシタＣ２の一端と
が接続されている。キャパシタＣ１，Ｃ２の他端は接地
されている。端子２７には、抵抗器Ｒ１の一端が接続さ
れており、端子２８には、抵抗器Ｒ１の他端とキャパシ
タＣ３の一端とが接続されている。キャパシタＣ３の他
端は接地されている。端子３２〜３５はＤＲＡＭ４２に
接続されている。
【００２５】集積回路１は、たとえばファクシミリ装置
全体を制御するＣＰＵ（図示せず）を含んでおり、ＤＲ
ＡＭ４２へのデータの読出および書込などを行う。ＤＲ
ＡＭコントローラ回路２は、ＤＲＡＭ４２へのデータの
読出および書込ならびに非バックアップ時におけるリフ
レッシュのためのＲＥＡＤ信号、ＷＲＩＴＥ信号、ＣＡ
Ｓ信号、ＲＡＳ信号を出力する。時計回路３は、分周回
路４からのクロック信号に基づいて現在時刻を計時し、
さらに、分周回路４からのクロック信号をそのままある
いは加工して所要箇所に供給する。分周回路４は、イン
バータ１１を介して供給されるクロック信号を８倍の周
期に分周する。レジスタ５は、ＤＲＡＭ４２のリフレッ
シュの周期に対応する数値をセレクト信号として記憶し
ている。セレクタ回路６は、レジスタ５からのセレクト
信号に応じて、インバータ１１からのクロック信号と分
周回路４からのクロック信号とを選択的に出力する。遅
延回路７は、排他的論理和回路１４からの出力を１０〜
２０ｎｓｅｃ程度の所定時間遅延させる。セレクタ回路
８は、端子２９からのセレクト信号ＳＥＬに応じて、Ｄ
ＲＡＭコントローラ回路２からのＣＡＳ信号およびＲＡ
Ｓ信号と排他的論理和回路１４からのＣＡＳ信号および
遅延回路７からのＲＡＳ信号とを選択的に出力する。
全体を制御するＣＰＵ（図示せず）を含んでおり、ＤＲ
ＡＭ４２へのデータの読出および書込などを行う。ＤＲ
ＡＭコントローラ回路２は、ＤＲＡＭ４２へのデータの
読出および書込ならびに非バックアップ時におけるリフ
レッシュのためのＲＥＡＤ信号、ＷＲＩＴＥ信号、ＣＡ
Ｓ信号、ＲＡＳ信号を出力する。時計回路３は、分周回
路４からのクロック信号に基づいて現在時刻を計時し、
さらに、分周回路４からのクロック信号をそのままある
いは加工して所要箇所に供給する。分周回路４は、イン
バータ１１を介して供給されるクロック信号を８倍の周
期に分周する。レジスタ５は、ＤＲＡＭ４２のリフレッ
シュの周期に対応する数値をセレクト信号として記憶し
ている。セレクタ回路６は、レジスタ５からのセレクト
信号に応じて、インバータ１１からのクロック信号と分
周回路４からのクロック信号とを選択的に出力する。遅
延回路７は、排他的論理和回路１４からの出力を１０〜
２０ｎｓｅｃ程度の所定時間遅延させる。セレクタ回路
８は、端子２９からのセレクト信号ＳＥＬに応じて、Ｄ
ＲＡＭコントローラ回路２からのＣＡＳ信号およびＲＡ
Ｓ信号と排他的論理和回路１４からのＣＡＳ信号および
遅延回路７からのＲＡＳ信号とを選択的に出力する。
【００２６】端子２１には、電源Ｖｃｃ０が供給され、
この電源Ｖｃｃ０は、ＤＲＡＭコントローラ回路２な
ど、集積回路１内のバックアップされていない回路に供
給される。端子２２には、電源Ｖｃｃ１が供給され、こ
の電源Ｖｃｃ１は、遅延回路７、インバータ１２、排他
的論理和回路１４、および論理和回路１５，１６からな
るバックアップ時リフレッシュ用制御信号作出部４５
と、セレクタ回路８からなる切替部と、ＤＲＡＭ４２と
に供給される。端子２３には、電源Ｖｃｃ２が供給さ
れ、この電源Ｖｃｃ２は、時計回路３、分周回路４、レ
ジスタ５、セレクタ回路６、インバータ１０，１１、お
よび論理積回路１３からなるクロック信号生成部４６に
供給される。端子２６には、状態制御信号ＭＣ１が供給
され、この状態制御信号ＭＣ１は論理積回路１３の一方
の入力端に入力される。端子３０には、状態制御信号Ｍ
Ｃ２が供給され、この状態制御信号ＭＣ２は論理和回路
１６の一方の入力端に入力される。端子３１には、状態
制御信号ＭＣ３が供給され、この状態制御信号ＭＣ３は
論理和回路１５の一方の入力端に入力される。端子３２
には、セレクタ回路８からＣＡＳ信号が出力され、この
ＣＡＳ信号はＤＲＡＭ４２に供給される。端子３３に
は、セレクタ回路８からＲＡＳ信号が出力され、このＲ
ＡＳ信号はＤＲＡＭ４２に供給される。端子３４には、
論理和回路１６を介してＲＥＡＤ信号が出力され、この
ＲＥＡＤ信号はＤＲＡＭ４２に供給される。端子３５に
は、論理和回路１５を介してＷＲＩＴＥ信号が出力さ
れ、このＷＲＩＴＥ信号はＤＲＡＭ４２に供給される。
インバータ１０と水晶発振子４１とキャパシタＣ１，Ｃ
２とは発振回路を構成しており、この発振回路は一般的
な時計回路用のリアルタイムクロック回路の発振部と同
様に３２．７６８ＫＨｚの発振周波数で発振する。抵抗
器Ｒ１とキャパシタＣ３とは外部遅延素子として遅延回
路を構成しており、この遅延回路は、１００〜２００ｎ
ｓｅｃ程度の所定時間、論理積回路１３の出力を遅延さ
せる。
この電源Ｖｃｃ０は、ＤＲＡＭコントローラ回路２な
ど、集積回路１内のバックアップされていない回路に供
給される。端子２２には、電源Ｖｃｃ１が供給され、こ
の電源Ｖｃｃ１は、遅延回路７、インバータ１２、排他
的論理和回路１４、および論理和回路１５，１６からな
るバックアップ時リフレッシュ用制御信号作出部４５
と、セレクタ回路８からなる切替部と、ＤＲＡＭ４２と
に供給される。端子２３には、電源Ｖｃｃ２が供給さ
れ、この電源Ｖｃｃ２は、時計回路３、分周回路４、レ
ジスタ５、セレクタ回路６、インバータ１０，１１、お
よび論理積回路１３からなるクロック信号生成部４６に
供給される。端子２６には、状態制御信号ＭＣ１が供給
され、この状態制御信号ＭＣ１は論理積回路１３の一方
の入力端に入力される。端子３０には、状態制御信号Ｍ
Ｃ２が供給され、この状態制御信号ＭＣ２は論理和回路
１６の一方の入力端に入力される。端子３１には、状態
制御信号ＭＣ３が供給され、この状態制御信号ＭＣ３は
論理和回路１５の一方の入力端に入力される。端子３２
には、セレクタ回路８からＣＡＳ信号が出力され、この
ＣＡＳ信号はＤＲＡＭ４２に供給される。端子３３に
は、セレクタ回路８からＲＡＳ信号が出力され、このＲ
ＡＳ信号はＤＲＡＭ４２に供給される。端子３４には、
論理和回路１６を介してＲＥＡＤ信号が出力され、この
ＲＥＡＤ信号はＤＲＡＭ４２に供給される。端子３５に
は、論理和回路１５を介してＷＲＩＴＥ信号が出力さ
れ、このＷＲＩＴＥ信号はＤＲＡＭ４２に供給される。
インバータ１０と水晶発振子４１とキャパシタＣ１，Ｃ
２とは発振回路を構成しており、この発振回路は一般的
な時計回路用のリアルタイムクロック回路の発振部と同
様に３２．７６８ＫＨｚの発振周波数で発振する。抵抗
器Ｒ１とキャパシタＣ３とは外部遅延素子として遅延回
路を構成しており、この遅延回路は、１００〜２００ｎ
ｓｅｃ程度の所定時間、論理積回路１３の出力を遅延さ
せる。
【００２７】次に、このように構成されたバックアップ
装置の動作について説明する。先ず、非バックアップ時
には、端子２１に印加される電源Ｖｃｃ０、端子２２に
印加される電源Ｖｃｃ１、および端子２３に印加される
電源Ｖｃｃ２が全て５ボルトであり、端子２９に入力さ
れるセレクト信号ＳＥＬはハイレベル、端子３０，３１
に入力される状態制御信号ＭＣ２，ＭＣ３はローレベル
である。したがって、セレクタ回路８によりＤＲＡＭコ
ントローラ回路２からのＲＡＳ信号およびＣＡＳ信号が
選択されてＤＲＡＭ４２に供給されるとともに、ＤＲＡ
Ｍコントローラ回路２からのＲＥＡＤ信号およびＷＲＩ
ＴＥ信号が適宜ＤＲＡＭ４２に供給され、ＤＲＡＭ４２
の読出および書込の動作が必要に応じて実行される。
装置の動作について説明する。先ず、非バックアップ時
には、端子２１に印加される電源Ｖｃｃ０、端子２２に
印加される電源Ｖｃｃ１、および端子２３に印加される
電源Ｖｃｃ２が全て５ボルトであり、端子２９に入力さ
れるセレクト信号ＳＥＬはハイレベル、端子３０，３１
に入力される状態制御信号ＭＣ２，ＭＣ３はローレベル
である。したがって、セレクタ回路８によりＤＲＡＭコ
ントローラ回路２からのＲＡＳ信号およびＣＡＳ信号が
選択されてＤＲＡＭ４２に供給されるとともに、ＤＲＡ
Ｍコントローラ回路２からのＲＥＡＤ信号およびＷＲＩ
ＴＥ信号が適宜ＤＲＡＭ４２に供給され、ＤＲＡＭ４２
の読出および書込の動作が必要に応じて実行される。
【００２８】一方、水晶発振子４１などからなる発振回
路からのクロック信号は、インバータ１１により反転さ
れ、分周回路４により８倍の周期に分周されて時計回路
３に供給され、現在時刻の計時動作が実行されるととも
に、時計回路３から集積回路１内の所定の回路に供給さ
れる。
路からのクロック信号は、インバータ１１により反転さ
れ、分周回路４により８倍の周期に分周されて時計回路
３に供給され、現在時刻の計時動作が実行されるととも
に、時計回路３から集積回路１内の所定の回路に供給さ
れる。
【００２９】バックアップ時には、端子２１に印加され
る電源Ｖｃｃ０は０ボルト、端子２２に印加される電源
Ｖｃｃ１および端子２３に印加される電源Ｖｃｃ２は
４．５ボルトであり、端子２９に入力されるセレクト信
号ＳＥＬはローレベル、端子２６，３０，３１に入力さ
れる状態制御信号ＭＣ１，ＭＣ２，ＭＣ３はハイレベル
である。ここで、ＤＲＡＭ４２が低消費電力タイプでな
い通常のタイプの場合、レジスタ５にはたとえば「１」
が記憶されており、セレクタ回路６が、インバータ１１
からのクロック信号を選択して論理積回路１３の他方の
入力端に出力する。論理積回路１３の一方の入力端には
端子２６を介してハイレベルの状態制御信号ＭＣ１が入
力されているので、論理積回路１３からはセレクタ回路
６からのクロック信号がそのまま出力される。このクロ
ック信号は、排他的論理和回路１４の一方の端子に入力
されるとともに、抵抗器Ｒ１およびキャパシタＣ３から
なる遅延回路により１００〜２００ｎｓｅｃ程度の所定
時間遅延され、更にインバータ１２により反転されて排
他的論理和回路１４の他方の入力端に入力される。
る電源Ｖｃｃ０は０ボルト、端子２２に印加される電源
Ｖｃｃ１および端子２３に印加される電源Ｖｃｃ２は
４．５ボルトであり、端子２９に入力されるセレクト信
号ＳＥＬはローレベル、端子２６，３０，３１に入力さ
れる状態制御信号ＭＣ１，ＭＣ２，ＭＣ３はハイレベル
である。ここで、ＤＲＡＭ４２が低消費電力タイプでな
い通常のタイプの場合、レジスタ５にはたとえば「１」
が記憶されており、セレクタ回路６が、インバータ１１
からのクロック信号を選択して論理積回路１３の他方の
入力端に出力する。論理積回路１３の一方の入力端には
端子２６を介してハイレベルの状態制御信号ＭＣ１が入
力されているので、論理積回路１３からはセレクタ回路
６からのクロック信号がそのまま出力される。このクロ
ック信号は、排他的論理和回路１４の一方の端子に入力
されるとともに、抵抗器Ｒ１およびキャパシタＣ３から
なる遅延回路により１００〜２００ｎｓｅｃ程度の所定
時間遅延され、更にインバータ１２により反転されて排
他的論理和回路１４の他方の入力端に入力される。
【００３０】ここで、論理積回路１３からのクロック信
号が図２の（ａ）に示すような波形であると、それを遅
延させて反転させた波形は図２の（ｂ）に示すようにな
り、排他的論理和回路１４の出力は図２の（ｃ）に示す
ような波形になる。図２の（ａ）に示すクロック信号は
周波数が３２．７６８ＫＨｚであるので、図２の（ｃ）
に示す波形は周波数が６５．５３６ＫＨｚとなり、この
周期はほぼ１５．２６μｓｅｃである。
号が図２の（ａ）に示すような波形であると、それを遅
延させて反転させた波形は図２の（ｂ）に示すようにな
り、排他的論理和回路１４の出力は図２の（ｃ）に示す
ような波形になる。図２の（ａ）に示すクロック信号は
周波数が３２．７６８ＫＨｚであるので、図２の（ｃ）
に示す波形は周波数が６５．５３６ＫＨｚとなり、この
周期はほぼ１５．２６μｓｅｃである。
【００３１】排他的論理和回路１４の出力は、バックア
ップ時におけるＣＡＳ信号としてセレクタ回路８に供給
されるとともに、遅延回路７により１０〜２０ｎｓｅｃ
程度の所定時間遅延されて、バックアップ時におけるＲ
ＡＳ信号としてセレクタ回路８に供給される。ここで、
端子２９を介してセレクタ回路８に供給されるセレクト
信号ＳＥＬはローレベルであるので、セレクタ回路８に
より排他的論理和回路１４からのバックアップ時におけ
るＣＡＳ信号および遅延回路７からのバックアップ時に
おけるＲＡＳ信号が選択されてＤＲＡＭ４２に供給され
る。また、論理和回路１５，１６の一方の端子に入力さ
れる状態制御信号ＭＣ２，ＭＣ３がハイレベルであるの
で、論理和回路１５，１６からＤＲＡＭ４２にハイレベ
ルの信号がＷＲＩＴＥ信号およびＲＥＡＤ信号として供
給される。これによりＤＲＡＭ４２は、バックアップ時
におけるＣＡＳ信号およびＲＡＳ信号により所定の周期
でリフレッシュされる。ここで、排他的論理和回路１４
からのクロック信号すなわちバックアップ時におけるＣ
ＡＳ信号の周期は、上記のようにほぼ１５．２６μｓｅ
ｃであり、ＤＲＡＭ４２に必要な１５．６μｓｅｃ毎に
１回以上のリフレッシュが確実になされることになり、
しかも無駄に多くのリフレッシュがなされることもな
い。なお、ＤＲＡＭ４２のリフレッシュは通常のＣＢＲ
方式であり、リフレッシュ時におけるＲＥＡＤ信号はロ
ーレベルでもハイレベルでもよいのであるが、リフレッ
シュの確実性を向上させるためにハイレベルにしてい
る。
ップ時におけるＣＡＳ信号としてセレクタ回路８に供給
されるとともに、遅延回路７により１０〜２０ｎｓｅｃ
程度の所定時間遅延されて、バックアップ時におけるＲ
ＡＳ信号としてセレクタ回路８に供給される。ここで、
端子２９を介してセレクタ回路８に供給されるセレクト
信号ＳＥＬはローレベルであるので、セレクタ回路８に
より排他的論理和回路１４からのバックアップ時におけ
るＣＡＳ信号および遅延回路７からのバックアップ時に
おけるＲＡＳ信号が選択されてＤＲＡＭ４２に供給され
る。また、論理和回路１５，１６の一方の端子に入力さ
れる状態制御信号ＭＣ２，ＭＣ３がハイレベルであるの
で、論理和回路１５，１６からＤＲＡＭ４２にハイレベ
ルの信号がＷＲＩＴＥ信号およびＲＥＡＤ信号として供
給される。これによりＤＲＡＭ４２は、バックアップ時
におけるＣＡＳ信号およびＲＡＳ信号により所定の周期
でリフレッシュされる。ここで、排他的論理和回路１４
からのクロック信号すなわちバックアップ時におけるＣ
ＡＳ信号の周期は、上記のようにほぼ１５．２６μｓｅ
ｃであり、ＤＲＡＭ４２に必要な１５．６μｓｅｃ毎に
１回以上のリフレッシュが確実になされることになり、
しかも無駄に多くのリフレッシュがなされることもな
い。なお、ＤＲＡＭ４２のリフレッシュは通常のＣＢＲ
方式であり、リフレッシュ時におけるＲＥＡＤ信号はロ
ーレベルでもハイレベルでもよいのであるが、リフレッ
シュの確実性を向上させるためにハイレベルにしてい
る。
【００３２】また、ＤＲＡＭ４２として低消費電力タイ
プのものを用いている場合は、レジスタ５にたとえば
「０」を記憶させておく。これにより、セレクタ回路６
が分周回路４からのクロック信号を選択して論理積回路
１３の他方の入力端に出力するので、ＤＲＡＭ４２に供
給されるバックアップ時におけるＣＡＳ信号およびＲＡ
Ｓ信号の周期が８倍になり、低消費電力タイプのＤＲＡ
Ｍ４２に最適なリフレッシュがなされる。すなわち、確
実にＤＲＡＭ４２の記憶内容を保持でき、しかも無駄に
多くのリフレッシュがなされることもない。
プのものを用いている場合は、レジスタ５にたとえば
「０」を記憶させておく。これにより、セレクタ回路６
が分周回路４からのクロック信号を選択して論理積回路
１３の他方の入力端に出力するので、ＤＲＡＭ４２に供
給されるバックアップ時におけるＣＡＳ信号およびＲＡ
Ｓ信号の周期が８倍になり、低消費電力タイプのＤＲＡ
Ｍ４２に最適なリフレッシュがなされる。すなわち、確
実にＤＲＡＭ４２の記憶内容を保持でき、しかも無駄に
多くのリフレッシュがなされることもない。
【００３３】ここで、バックアップが長時間に及ぶなど
の原因で、バックアップ電圧がＤＲＡＭ４２のリフレッ
シュに必要な電圧よりも低下した場合、端子２１に印加
される電源Ｖｃｃ０は０ボルトのままで、端子２２に印
加される電源Ｖｃｃ１が０ボルト、端子２３に印加され
る電源Ｖｃｃ２が２ボルトになる。また、端子２６に入
力される状態制御信号ＭＣ１がローレベルになる。この
結果、ＤＲＡＭ４２のリフレッシュはなされないが、時
計回路３や分周回路４などは２ボルトの電源で動作可能
であるので、時計回路３は正常に機能する。なお、状態
制御信号ＭＣ１により論理積回路１３の出力をローレベ
ルにしているのは、消費電力の低減のためである。
の原因で、バックアップ電圧がＤＲＡＭ４２のリフレッ
シュに必要な電圧よりも低下した場合、端子２１に印加
される電源Ｖｃｃ０は０ボルトのままで、端子２２に印
加される電源Ｖｃｃ１が０ボルト、端子２３に印加され
る電源Ｖｃｃ２が２ボルトになる。また、端子２６に入
力される状態制御信号ＭＣ１がローレベルになる。この
結果、ＤＲＡＭ４２のリフレッシュはなされないが、時
計回路３や分周回路４などは２ボルトの電源で動作可能
であるので、時計回路３は正常に機能する。なお、状態
制御信号ＭＣ１により論理積回路１３の出力をローレベ
ルにしているのは、消費電力の低減のためである。
【００３４】ところで、集積回路１の端子２１〜３１に
供給される電源Ｖｃｃ０〜Ｖｃｃ２や状態制御信号ＭＣ
１〜ＭＣ３やセレクト信号ＳＥＬは、集積回路１の外部
に設けられた図３に示すような電源制御回路により生成
される。すなわち、図外の商用電源から得られた５ボル
トの直流電力と、バックアップ用の電池５１からの４．
５ボルトの直流電力とは、電源切替回路５２に入力され
る。電源切替回路５２は、商用電源から得られた５ボル
トの直流電力を検出し、その直流電力が入力されていれ
ば、その直流電力を電源Ｖｃｃ０〜Ｖｃｃ２として集積
回路１の端子２１〜２３に供給する。また、停電などに
より商用電源から得られた５ボルトの直流電力が入力さ
れなくなれば、電池５１からの４．５ボルトの直流電力
を電圧検出回路５３に出力する。電圧検出回路５３は、
電源切替回路５２からの直流電力の電圧を検出し、それ
が所定値を越えていれば、その直流電力を電源Ｖｃｃ
１，Ｖｃｃ２として集積回路１の端子２２，２３に供給
し、所定値以下であれば、その直流電力を定電圧回路５
４に出力する。定電圧回路５４は、電圧検出回路５３か
らの直流電力を２ボルトの直流電力に変換し、その直流
電力を電源Ｖｃｃ２として集積回路１の端子２３に供給
する。また、電源切替回路５２、電圧検出回路５３、お
よび定電圧回路５４からの電源Ｖｃｃ２は、コントロー
ルロジック回路５５にも電源として供給され、このコン
トロールロジック回路５５は、電源切替回路５２および
電圧検出回路５３による検出結果に応じて、選択信号Ｓ
ＥＬを集積回路１の端子２９に出力するとともに、状態
制御信号ＭＣ１〜ＭＣ３を集積回路１の端子２６，３
０，３１に出力する。なお、コントロールロジック回路
５５は集積回路１の内部に形成してもよい。また、図３
においては、制御信号線を一点鎖線で示している。
供給される電源Ｖｃｃ０〜Ｖｃｃ２や状態制御信号ＭＣ
１〜ＭＣ３やセレクト信号ＳＥＬは、集積回路１の外部
に設けられた図３に示すような電源制御回路により生成
される。すなわち、図外の商用電源から得られた５ボル
トの直流電力と、バックアップ用の電池５１からの４．
５ボルトの直流電力とは、電源切替回路５２に入力され
る。電源切替回路５２は、商用電源から得られた５ボル
トの直流電力を検出し、その直流電力が入力されていれ
ば、その直流電力を電源Ｖｃｃ０〜Ｖｃｃ２として集積
回路１の端子２１〜２３に供給する。また、停電などに
より商用電源から得られた５ボルトの直流電力が入力さ
れなくなれば、電池５１からの４．５ボルトの直流電力
を電圧検出回路５３に出力する。電圧検出回路５３は、
電源切替回路５２からの直流電力の電圧を検出し、それ
が所定値を越えていれば、その直流電力を電源Ｖｃｃ
１，Ｖｃｃ２として集積回路１の端子２２，２３に供給
し、所定値以下であれば、その直流電力を定電圧回路５
４に出力する。定電圧回路５４は、電圧検出回路５３か
らの直流電力を２ボルトの直流電力に変換し、その直流
電力を電源Ｖｃｃ２として集積回路１の端子２３に供給
する。また、電源切替回路５２、電圧検出回路５３、お
よび定電圧回路５４からの電源Ｖｃｃ２は、コントロー
ルロジック回路５５にも電源として供給され、このコン
トロールロジック回路５５は、電源切替回路５２および
電圧検出回路５３による検出結果に応じて、選択信号Ｓ
ＥＬを集積回路１の端子２９に出力するとともに、状態
制御信号ＭＣ１〜ＭＣ３を集積回路１の端子２６，３
０，３１に出力する。なお、コントロールロジック回路
５５は集積回路１の内部に形成してもよい。また、図３
においては、制御信号線を一点鎖線で示している。
【００３５】
【発明の効果】以上説明したように請求項１に記載した
発明のバックアップ装置によれば、クロック信号生成部
からのクロック信号に基づいて、記憶素子をバックアッ
プするためのバックアップ時リフレッシュ用制御信号を
作出するバックアップ時リフレッシュ用制御信号作出手
段と、クロック信号生成部とバックアップ時リフレッシ
ュ用制御信号作出部とにバックアップ電源を供給するバ
ックアップ電源手段とを設けたので、バックアップ時リ
フレッシュ用制御信号作出手段が、集積回路に内蔵され
たクロック信号生成部からのクロック信号に基づいて、
バックアップ時に記憶素子をバックアップするためのバ
ックアップ時リフレッシュ用制御信号を作出することか
ら、集積回路とは別にタイマーＩＣを設ける必要がな
く、タイマーＩＣの設置面積が不要となってシステム全
体の小型化を図ることができると共に、タイマーＩＣの
製作あるいは購入コストが不要となってシステム全体の
製造コストの低減を図ることができる。しかも、従来か
ら備えられているクロック信号生成部を利用して、消費
電力の大きなタイマーＩＣなどを不要にしたので、バッ
クアップ時の消費電力を良好に低減させることができ
る。
発明のバックアップ装置によれば、クロック信号生成部
からのクロック信号に基づいて、記憶素子をバックアッ
プするためのバックアップ時リフレッシュ用制御信号を
作出するバックアップ時リフレッシュ用制御信号作出手
段と、クロック信号生成部とバックアップ時リフレッシ
ュ用制御信号作出部とにバックアップ電源を供給するバ
ックアップ電源手段とを設けたので、バックアップ時リ
フレッシュ用制御信号作出手段が、集積回路に内蔵され
たクロック信号生成部からのクロック信号に基づいて、
バックアップ時に記憶素子をバックアップするためのバ
ックアップ時リフレッシュ用制御信号を作出することか
ら、集積回路とは別にタイマーＩＣを設ける必要がな
く、タイマーＩＣの設置面積が不要となってシステム全
体の小型化を図ることができると共に、タイマーＩＣの
製作あるいは購入コストが不要となってシステム全体の
製造コストの低減を図ることができる。しかも、従来か
ら備えられているクロック信号生成部を利用して、消費
電力の大きなタイマーＩＣなどを不要にしたので、バッ
クアップ時の消費電力を良好に低減させることができ
る。
【００３６】また、請求項２に記載した発明のバックア
ップ装置によれば、集積回路に内蔵されて、クロック信
号生成部からのクロック信号に基づいて、記憶素子をバ
ックアップするためのバックアップ時リフレッシュ用制
御信号を作出するバックアップ時リフレッシュ用制御信
号作出部と、集積回路に内蔵されて、非バックアップ時
には、非バックアップ時リフレッシュ用制御信号生成部
からの非バックアップ時リフレッシュ用制御信号を記憶
素子に供給し、バックアップ時には、バックアップ時リ
フレッシュ用制御信号作出部からのバックアップ時リフ
レッシュ用制御信号を記憶素子に供給する切替部と、ク
ロック信号生成部とバックアップ時リフレッシュ用制御
信号作出部と切替部とにバックアップ電源を供給するバ
ックアップ電源手段とを設けたので、バックアップ時リ
フレッシュ用制御信号作出部および切替部をも集積回路
に内蔵したことから、タイマーＩＣばかりでなく、バッ
クアップ時リフレッシュ用制御信号作出部および切替部
をも別途設ける必要がなく、したがってシステム全体の
小型化や、製造コストおよび消費電力の低減を一層顕著
に実現できる。
ップ装置によれば、集積回路に内蔵されて、クロック信
号生成部からのクロック信号に基づいて、記憶素子をバ
ックアップするためのバックアップ時リフレッシュ用制
御信号を作出するバックアップ時リフレッシュ用制御信
号作出部と、集積回路に内蔵されて、非バックアップ時
には、非バックアップ時リフレッシュ用制御信号生成部
からの非バックアップ時リフレッシュ用制御信号を記憶
素子に供給し、バックアップ時には、バックアップ時リ
フレッシュ用制御信号作出部からのバックアップ時リフ
レッシュ用制御信号を記憶素子に供給する切替部と、ク
ロック信号生成部とバックアップ時リフレッシュ用制御
信号作出部と切替部とにバックアップ電源を供給するバ
ックアップ電源手段とを設けたので、バックアップ時リ
フレッシュ用制御信号作出部および切替部をも集積回路
に内蔵したことから、タイマーＩＣばかりでなく、バッ
クアップ時リフレッシュ用制御信号作出部および切替部
をも別途設ける必要がなく、したがってシステム全体の
小型化や、製造コストおよび消費電力の低減を一層顕著
に実現できる。
【００３７】更に、請求項３に記載した発明のバックア
ップ装置によれば、クロック信号生成部は、集積回路の
外部に設置された水晶発振子を利用してクロック信号を
生成するので、請求項２記載のバックアップ装置による
効果に加えて、水晶発振子を利用してクロック信号を生
成することから、正確に記憶素子のリフレッシュを行
え、消費電力を低減できる。
ップ装置によれば、クロック信号生成部は、集積回路の
外部に設置された水晶発振子を利用してクロック信号を
生成するので、請求項２記載のバックアップ装置による
効果に加えて、水晶発振子を利用してクロック信号を生
成することから、正確に記憶素子のリフレッシュを行
え、消費電力を低減できる。
【００３８】また、請求項４に記載した発明のバックア
ップ装置によれば、クロック信号生成部は、クロック信
号として、基本周波数クロック信号と、この基本周波数
クロック信号を分周した分周周波数クロック信号とを選
択的にバックアップ時リフレッシュ用制御信号作出部に
供給するので、請求項２または請求項３記載のバックア
ップ装置による効果に加えて、基本周波数クロック信号
と分周周波数クロック信号とを選択的に使用できること
から、バックアップ時リフレッシュ用制御信号の周期を
切り替えることができ、リフレッシュ周期の異なる記憶
素子に対応可能である。
ップ装置によれば、クロック信号生成部は、クロック信
号として、基本周波数クロック信号と、この基本周波数
クロック信号を分周した分周周波数クロック信号とを選
択的にバックアップ時リフレッシュ用制御信号作出部に
供給するので、請求項２または請求項３記載のバックア
ップ装置による効果に加えて、基本周波数クロック信号
と分周周波数クロック信号とを選択的に使用できること
から、バックアップ時リフレッシュ用制御信号の周期を
切り替えることができ、リフレッシュ周期の異なる記憶
素子に対応可能である。
【００３９】更に、請求項５に記載した発明のバックア
ップ装置によれば、バックアップ時リフレッシュ用制御
信号作出部は、クロック信号生成部からのクロック信号
と、このクロック信号を集積回路の外部に設置された外
部遅延素子により遅延させた遅延クロック信号とを用い
てバックアップ時リフレッシュ用制御信号を作出するの
で、請求項２ないし請求項４のいずれかに記載のバック
アップ装置による効果に加えて、クロック信号を遅延さ
せてバックアップ時リフレッシュ用制御信号を作出する
ための遅延素子を集積回路の外部に設けたことから、集
積回路の内部で遅延素子を構成する場合のように、回路
規模が大きくならず、集積回路を小型化できる。
ップ装置によれば、バックアップ時リフレッシュ用制御
信号作出部は、クロック信号生成部からのクロック信号
と、このクロック信号を集積回路の外部に設置された外
部遅延素子により遅延させた遅延クロック信号とを用い
てバックアップ時リフレッシュ用制御信号を作出するの
で、請求項２ないし請求項４のいずれかに記載のバック
アップ装置による効果に加えて、クロック信号を遅延さ
せてバックアップ時リフレッシュ用制御信号を作出する
ための遅延素子を集積回路の外部に設けたことから、集
積回路の内部で遅延素子を構成する場合のように、回路
規模が大きくならず、集積回路を小型化できる。
【００４０】また、請求項６に記載した発明のバックア
ップ装置によれば、バックアップ電源手段からのバック
アップ電圧が所定値以下に低下したときに、クロック信
号生成部にのみバックアップ電源を供給するので、請求
項２ないし請求項５のいずれかに記載のバックアップ装
置による効果に加えて、記憶回路のバックアップが不可
能な程度にバックアップ電圧が低下した状況であって
も、クロック信号生成部のバックアップが可能であり、
たとえば現在時刻を計時する時計機能だけは保持でき
る。
ップ装置によれば、バックアップ電源手段からのバック
アップ電圧が所定値以下に低下したときに、クロック信
号生成部にのみバックアップ電源を供給するので、請求
項２ないし請求項５のいずれかに記載のバックアップ装
置による効果に加えて、記憶回路のバックアップが不可
能な程度にバックアップ電圧が低下した状況であって
も、クロック信号生成部のバックアップが可能であり、
たとえば現在時刻を計時する時計機能だけは保持でき
る。
【図１】本発明に係るバックアップ装置を含む集積回路
の要部の回路ブロック図である。
の要部の回路ブロック図である。
【図２】図１に示す集積回路の要部の信号波形図であ
る。
る。
【図３】図１に示す集積回路に電源などを供給する電源
制御回路の回路ブロック図である。
制御回路の回路ブロック図である。
１ 集積回路 ２ ＤＲＡＭコントローラ回路 ３ 時計回路 ４ 分周回路 ５ レジスタ ６ セレクタ回路 ７ 遅延回路 ８ セレクタ回路 ４１ 水晶発振子 ４２ ＤＲＡＭ ５１ 電池
Claims (6)
- 【請求項１】 集積回路と、リフレッシュが必要な記憶
素子とを含み、前記集積回路に、少なくとも、非バック
アップ時に前記記憶素子をリフレッシュするための非バ
ックアップ時リフレッシュ用制御信号を生成する非バッ
クアップ時リフレッシュ用制御信号生成部と、所定周期
のクロック信号を生成するクロック信号生成部とを内蔵
したシステムにおいて、電源遮断時に前記記憶素子をバ
ックアップするバックアップ装置であって、 前記クロック信号生成部からのクロック信号に基づい
て、前記記憶素子をバックアップするためのバックアッ
プ時リフレッシュ用制御信号を作出するバックアップ時
リフレッシュ用制御信号作出手段と、 前記クロック信号生成部と前記バックアップ時リフレッ
シュ用制御信号作出部とにバックアップ電源を供給する
バックアップ電源手段とを設けたことを特徴とするバッ
クアップ装置。 - 【請求項２】 集積回路と、リフレッシュが必要な記憶
素子とを含み、前記集積回路に、少なくとも、非バック
アップ時に前記記憶素子をリフレッシュするための非バ
ックアップ時リフレッシュ用制御信号を生成する非バッ
クアップ時リフレッシュ用制御信号生成部と、所定周期
のクロック信号を生成するクロック信号生成部とを内蔵
したシステムにおいて、電源遮断時に前記記憶素子をバ
ックアップするバックアップ装置であって、 前記集積回路に内蔵されて、前記クロック信号生成部か
らのクロック信号に基づいて、前記記憶素子をバックア
ップするためのバックアップ時リフレッシュ用制御信号
を作出するバックアップ時リフレッシュ用制御信号作出
部と、 前記集積回路に内蔵されて、非バックアップ時には、前
記非バックアップ時リフレッシュ用制御信号生成部から
の非バックアップ時リフレッシュ用制御信号を前記記憶
素子に供給し、バックアップ時には、前記バックアップ
時リフレッシュ用制御信号作出部からのバックアップ時
リフレッシュ用制御信号を前記記憶素子に供給する切替
部と、 前記クロック信号生成部と前記バックアップ時リフレッ
シュ用制御信号作出部と前記切替部とにバックアップ電
源を供給するバックアップ電源手段とを設けたことを特
徴とするバックアップ装置。 - 【請求項３】 前記クロック信号生成部は、前記集積回
路の外部に設置された水晶発振子を利用して前記クロッ
ク信号を生成することを特徴とする請求項２に記載のバ
ックアップ装置。 - 【請求項４】 前記クロック信号生成部は、前記クロッ
ク信号として、基本周波数クロック信号と、この基本周
波数クロック信号を分周した分周周波数クロック信号と
を選択的に前記バックアップ時リフレッシュ用制御信号
作出部に供給することを特徴とする請求項２または請求
項３に記載のバックアップ装置。 - 【請求項５】 前記バックアップ時リフレッシュ用制御
信号作出部は、前記クロック信号生成部からのクロック
信号と、このクロック信号を前記集積回路の外部に設置
された外部遅延素子により遅延させた遅延クロック信号
とを用いて前記バックアップ時リフレッシュ用制御信号
を作出することを特徴とする請求項２ないし請求項４の
いずれかに記載のバックアップ装置。 - 【請求項６】 前記バックアップ電源手段からのバック
アップ電圧が所定値以下に低下したときに、前記クロッ
ク信号生成部にのみ前記バックアップ電源を供給するこ
とを特徴とする請求項２ないし請求項５のいずれかに記
載のバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042537A JPH09237231A (ja) | 1996-02-29 | 1996-02-29 | バックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042537A JPH09237231A (ja) | 1996-02-29 | 1996-02-29 | バックアップ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237231A true JPH09237231A (ja) | 1997-09-09 |
Family
ID=12638829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8042537A Pending JPH09237231A (ja) | 1996-02-29 | 1996-02-29 | バックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108803420A (zh) * | 2018-06-02 | 2018-11-13 | 新乡市光明电器有限公司 | 军用车载设备集控电路 |
-
1996
- 1996-02-29 JP JP8042537A patent/JPH09237231A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108803420A (zh) * | 2018-06-02 | 2018-11-13 | 新乡市光明电器有限公司 | 军用车载设备集控电路 |
| CN108803420B (zh) * | 2018-06-02 | 2024-05-10 | 新乡市光明电器有限公司 | 军用车载设备集控电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050524 |