JPH09237881A - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
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- JPH09237881A JPH09237881A JP9057142A JP5714297A JPH09237881A JP H09237881 A JPH09237881 A JP H09237881A JP 9057142 A JP9057142 A JP 9057142A JP 5714297 A JP5714297 A JP 5714297A JP H09237881 A JPH09237881 A JP H09237881A
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- insulating film
- field insulating
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】 メモリセルを自己整合形で構成してセルの面
積を最小化し、工程を単純化すること。 【解決手段】 半導体基板上に一定間隔をおいて複数個
形成されたフィールド絶縁膜の間に自己整合で形成され
る複数個の浮遊ゲート電極が形成されている。その製造
方法は、浮遊ゲート半導体層を形成させた後、その上に
平坦化のために流動層を形成し、それらをエッチバック
させて浮遊ゲートを形成させた。
積を最小化し、工程を単純化すること。 【解決手段】 半導体基板上に一定間隔をおいて複数個
形成されたフィールド絶縁膜の間に自己整合で形成され
る複数個の浮遊ゲート電極が形成されている。その製造
方法は、浮遊ゲート半導体層を形成させた後、その上に
平坦化のために流動層を形成し、それらをエッチバック
させて浮遊ゲートを形成させた。
Description
【０００１】
【発明が属する技術分野】本発明は半導体メモリセルに
係り、特にメモリセルの面積をより小さくできる半導体
メモリセル及びその製造方法に関する。
係り、特にメモリセルの面積をより小さくできる半導体
メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子は３年ごとに約４
倍に達するほど高集積化、高密度化、高性能化の増加傾
向を示している。従って、より小さい面積の半導体素子
を製造するために活発な研究が行われている。この研究
で多結晶シリコンを用いた自己整合形セルやトレンチ構
造の自己整合形セルやソース／ドレインと浮遊ゲートと
の間の自己整合形セル等が発明された。しかし、いずれ
も、工程の複雑性と特性の劣化等で実用化に困難であっ
た。
倍に達するほど高集積化、高密度化、高性能化の増加傾
向を示している。従って、より小さい面積の半導体素子
を製造するために活発な研究が行われている。この研究
で多結晶シリコンを用いた自己整合形セルやトレンチ構
造の自己整合形セルやソース／ドレインと浮遊ゲートと
の間の自己整合形セル等が発明された。しかし、いずれ
も、工程の複雑性と特性の劣化等で実用化に困難であっ
た。
【０００３】以下、添付図面を参照して従来の半導体メ
モリセル及びその製造方法を説明する。従来の半導体メ
モリセルの構造を図１、図２、図３に示す。図１はメモ
リセルのレイアウト図であり、図２は図１のＡ−Ａ’線
に沿うメモリセルの構造断面図であり、図３は図１のＢ
−Ｂ’線に沿うメモリセルの構造断面図である。
モリセル及びその製造方法を説明する。従来の半導体メ
モリセルの構造を図１、図２、図３に示す。図１はメモ
リセルのレイアウト図であり、図２は図１のＡ−Ａ’線
に沿うメモリセルの構造断面図であり、図３は図１のＢ
−Ｂ’線に沿うメモリセルの構造断面図である。
【０００４】図１に示すように、半導体基板上にフィー
ルド絶縁膜１が複数列一定の間隔をおいて形成され、フ
ィールド絶縁膜１の間に電荷を蓄積するための浮遊ゲー
ト電極２が、その一部が前記フィールド絶縁膜１上に載
るように、複数個形成されている。そして、このように
形成された基板上に制御電極３が、図示のように図面上
横方向に一定間隔を置いて互いに平行に複数個並べて形
成されている。図中４が半導体基板のに設けられた不純
物領域である。
ルド絶縁膜１が複数列一定の間隔をおいて形成され、フ
ィールド絶縁膜１の間に電荷を蓄積するための浮遊ゲー
ト電極２が、その一部が前記フィールド絶縁膜１上に載
るように、複数個形成されている。そして、このように
形成された基板上に制御電極３が、図示のように図面上
横方向に一定間隔を置いて互いに平行に複数個並べて形
成されている。図中４が半導体基板のに設けられた不純
物領域である。
【０００５】図２は図１のＡ−Ａ’線に沿う断面、即ち
制御電極方向の断面を示す。図２に示すように、半導体
基板５上に一定間隔を置いて複数個のフィールド絶縁膜
１が形成され、基板５の表面の各フィールド絶縁膜１の
間に第１ゲート絶縁膜６が形成される。そして、第１ゲ
ート絶縁膜６上とフィールド絶縁膜１の間に浮遊ゲート
電極２が形成される。これらの浮遊ゲート電極２及びフ
ィールド絶縁膜１を覆うように第２ゲート絶縁膜７が形
成され、前記第２ゲート絶縁膜７上に制御電極３が形成
される。
制御電極方向の断面を示す。図２に示すように、半導体
基板５上に一定間隔を置いて複数個のフィールド絶縁膜
１が形成され、基板５の表面の各フィールド絶縁膜１の
間に第１ゲート絶縁膜６が形成される。そして、第１ゲ
ート絶縁膜６上とフィールド絶縁膜１の間に浮遊ゲート
電極２が形成される。これらの浮遊ゲート電極２及びフ
ィールド絶縁膜１を覆うように第２ゲート絶縁膜７が形
成され、前記第２ゲート絶縁膜７上に制御電極３が形成
される。
【０００６】図３は図１のＢ−Ｂ’線に沿う断面で、こ
の図３に示すように、半導体基板５上に一定間隔を置い
て複数個の第１ゲート絶縁膜６と、浮遊ゲート電極２
と、第２ゲート絶縁膜７と、制御電極３とが順次積層さ
れるように形成され、浮遊ゲート電極２の両側に不純物
領域４が形成されている。
の図３に示すように、半導体基板５上に一定間隔を置い
て複数個の第１ゲート絶縁膜６と、浮遊ゲート電極２
と、第２ゲート絶縁膜７と、制御電極３とが順次積層さ
れるように形成され、浮遊ゲート電極２の両側に不純物
領域４が形成されている。
【０００７】上記構造の従来の半導体メモリセルの製造
方法を説明する。図４は図１のＡ−Ａ’線に沿うの工程
断面図であり、図５は図１のＢ−Ｂ’線に沿う工程断面
図である。図４（ａ）及び図５（ａ）に示すように、半
導体基板５上にフィールド絶縁膜１を堆積し、フォトリ
ソグラフィ及びエッチング工程によってフィールド絶縁
膜１を選択的に除去して半導体基板５を部分的に露出さ
せる。図４（ｂ）及び図５（ｂ）に示すように、露出し
た半導体基板５を熱酸化して第１ゲート絶縁膜６を形成
し、前記フィールド絶縁膜１及び第１ゲート絶縁膜６の
全面に浮遊ゲート半導体層２ａを堆積する。図４（ｃ）
及び図５（ｃ）に示すように、フォトリソグラフィ及び
エッチング工程によって前記浮遊ゲート半導体層２ａを
選択的に除去して浮遊ゲート電極２を形成し、前記浮遊
ゲート電極２及びフィールド絶縁膜１の全面に第２ゲー
ト絶縁膜７を形成する。図４（ｄ）及び図５（ｄ）に示
すように、前記第２ゲート絶縁膜７上に制御電極用半導
体層を形成し、フォトリソグラフィ及びエッチング工程
で前記制御電極半導体層を選択的に除去して制御電極３
を形成する。図５（ｅ）に示すように、前記制御電極３
をマスクにして前記半導体基板５が露出するように、第
１、第２ゲート絶縁膜６、７及び浮遊ゲート電極２をエ
ッチングする。そして、前記露出した半導体基板５に不
純物イオンを注入して不純物領域４を形成する。
方法を説明する。図４は図１のＡ−Ａ’線に沿うの工程
断面図であり、図５は図１のＢ−Ｂ’線に沿う工程断面
図である。図４（ａ）及び図５（ａ）に示すように、半
導体基板５上にフィールド絶縁膜１を堆積し、フォトリ
ソグラフィ及びエッチング工程によってフィールド絶縁
膜１を選択的に除去して半導体基板５を部分的に露出さ
せる。図４（ｂ）及び図５（ｂ）に示すように、露出し
た半導体基板５を熱酸化して第１ゲート絶縁膜６を形成
し、前記フィールド絶縁膜１及び第１ゲート絶縁膜６の
全面に浮遊ゲート半導体層２ａを堆積する。図４（ｃ）
及び図５（ｃ）に示すように、フォトリソグラフィ及び
エッチング工程によって前記浮遊ゲート半導体層２ａを
選択的に除去して浮遊ゲート電極２を形成し、前記浮遊
ゲート電極２及びフィールド絶縁膜１の全面に第２ゲー
ト絶縁膜７を形成する。図４（ｄ）及び図５（ｄ）に示
すように、前記第２ゲート絶縁膜７上に制御電極用半導
体層を形成し、フォトリソグラフィ及びエッチング工程
で前記制御電極半導体層を選択的に除去して制御電極３
を形成する。図５（ｅ）に示すように、前記制御電極３
をマスクにして前記半導体基板５が露出するように、第
１、第２ゲート絶縁膜６、７及び浮遊ゲート電極２をエ
ッチングする。そして、前記露出した半導体基板５に不
純物イオンを注入して不純物領域４を形成する。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来の半導体メモリセル及びその製造方法は次のような問
題点があった。フィールド絶縁膜１選択的に除去した
後、露出されたゲート絶縁膜６を形成するので、フィー
ルド絶縁膜１とゲート絶縁膜６との間に段差ができる。
したがって、これらのゲート絶縁膜６とフィールド絶縁
膜１に浮遊ゲート半導体層２ａを形成させると、平坦に
ならない。これをエッチバックすることにより隣接する
フィールド絶縁膜の間に浮遊ゲートを形成させることが
できるが、前記段差のために所望のパターンの浮遊ゲー
トを形成することができない。そのため、図４に示すよ
うに、工程の許容誤差を考慮して浮遊ゲート電極をフィ
ールド酸化膜と重畳させて形成させねばならなかった。
そのためセルの面積が大きくなる。従って、高集積化に
困難であった。また、多段階のフォトエッチング工程を
行わなければならないので、工程が複雑である。
来の半導体メモリセル及びその製造方法は次のような問
題点があった。フィールド絶縁膜１選択的に除去した
後、露出されたゲート絶縁膜６を形成するので、フィー
ルド絶縁膜１とゲート絶縁膜６との間に段差ができる。
したがって、これらのゲート絶縁膜６とフィールド絶縁
膜１に浮遊ゲート半導体層２ａを形成させると、平坦に
ならない。これをエッチバックすることにより隣接する
フィールド絶縁膜の間に浮遊ゲートを形成させることが
できるが、前記段差のために所望のパターンの浮遊ゲー
トを形成することができない。そのため、図４に示すよ
うに、工程の許容誤差を考慮して浮遊ゲート電極をフィ
ールド酸化膜と重畳させて形成させねばならなかった。
そのためセルの面積が大きくなる。従って、高集積化に
困難であった。また、多段階のフォトエッチング工程を
行わなければならないので、工程が複雑である。
【０００９】本発明はかかる問題点を解決するためのも
ので、その目的はメモリセルを自己整合形で構成してセ
ルの面積を最小化し、工程を単純化することにある。
ので、その目的はメモリセルを自己整合形で構成してセ
ルの面積を最小化し、工程を単純化することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリセルは、半導体基板と、前記
半導体基板上に一定間隔を置いて一方向に複数個形成さ
れるフィールド絶縁膜と、前記フィールド絶縁膜の間の
前記半導体基板上に自己整合で形成される複数個の浮遊
ゲート電極と、前記各浮遊ゲート電極及び前記フィール
ド絶縁膜上に一定間隔を置いて前記浮遊ゲート電極に対
して垂直な方向に形成される複数個の制御電極と、前記
フィールド絶縁膜の間の列方向に前記浮遊ゲート電極の
両側に形成される複数個の不純物領域とを備えている。
また、その製造方法は、半導体基板上にフィールド絶縁
膜を形成する段階と、前記フィールド絶縁膜及び前記半
導体基板の全面に浮遊ゲート半導体層と流動膜を順次堆
積する段階と、前記浮遊ゲート半導体層及び流動膜をエ
ッチバックによって平坦化させ、前記フィールド絶縁膜
の間の前記半導体基板上に複数個の自己整合形浮遊ゲー
ト電極を形成する段階と、前記各浮遊ゲート電極及び前
記フィールド絶縁膜上に一定間隔を置いて前記浮遊ゲー
ト電極に対して垂直な方向に複数個の制御電極を形成す
る段階と、前記フィールド絶縁膜の間の列方向に前記浮
遊ゲート電極の両側に複数個の不純物領域を形成する段
階とを備えている。
に、本発明の半導体メモリセルは、半導体基板と、前記
半導体基板上に一定間隔を置いて一方向に複数個形成さ
れるフィールド絶縁膜と、前記フィールド絶縁膜の間の
前記半導体基板上に自己整合で形成される複数個の浮遊
ゲート電極と、前記各浮遊ゲート電極及び前記フィール
ド絶縁膜上に一定間隔を置いて前記浮遊ゲート電極に対
して垂直な方向に形成される複数個の制御電極と、前記
フィールド絶縁膜の間の列方向に前記浮遊ゲート電極の
両側に形成される複数個の不純物領域とを備えている。
また、その製造方法は、半導体基板上にフィールド絶縁
膜を形成する段階と、前記フィールド絶縁膜及び前記半
導体基板の全面に浮遊ゲート半導体層と流動膜を順次堆
積する段階と、前記浮遊ゲート半導体層及び流動膜をエ
ッチバックによって平坦化させ、前記フィールド絶縁膜
の間の前記半導体基板上に複数個の自己整合形浮遊ゲー
ト電極を形成する段階と、前記各浮遊ゲート電極及び前
記フィールド絶縁膜上に一定間隔を置いて前記浮遊ゲー
ト電極に対して垂直な方向に複数個の制御電極を形成す
る段階と、前記フィールド絶縁膜の間の列方向に前記浮
遊ゲート電極の両側に複数個の不純物領域を形成する段
階とを備えている。
【００１１】
【発明の実施の形態】以下、本発明の半導体メモリセル
及びその製造方法を添付図面を参照して詳細に説明す
る。本発明の半導体メモリセルの構造を図６、図７、図
８に示す。図６は本発明の一実施形態の半導体メモリセ
ルのレイアウト図であり、図７は図６のＡ−Ａ’線に沿
う構造断面図であり、図８は図６のＢ−Ｂ’線に沿う構
造断面図である。前記図６に示すように、半導体基板上
にフィールド絶縁膜１１が従来と同様に一定間隔をおい
て一方向に複数個形成され、フィールド絶縁膜１１の間
の半導体基板上には電荷を蓄積するための浮遊ゲート電
極１２が自己整合的に複数個形成される。そして、この
ように形成された基板上に制御電極１３が図面上横方向
に一定間隔をおいて複数個互いに平行に形成され、基板
表面部のフィールド絶縁膜１１の間であって、浮遊ゲー
ト電極１２の両側配置されるように複数個の不純物領域
１４が形成されている。
及びその製造方法を添付図面を参照して詳細に説明す
る。本発明の半導体メモリセルの構造を図６、図７、図
８に示す。図６は本発明の一実施形態の半導体メモリセ
ルのレイアウト図であり、図７は図６のＡ−Ａ’線に沿
う構造断面図であり、図８は図６のＢ−Ｂ’線に沿う構
造断面図である。前記図６に示すように、半導体基板上
にフィールド絶縁膜１１が従来と同様に一定間隔をおい
て一方向に複数個形成され、フィールド絶縁膜１１の間
の半導体基板上には電荷を蓄積するための浮遊ゲート電
極１２が自己整合的に複数個形成される。そして、この
ように形成された基板上に制御電極１３が図面上横方向
に一定間隔をおいて複数個互いに平行に形成され、基板
表面部のフィールド絶縁膜１１の間であって、浮遊ゲー
ト電極１２の両側配置されるように複数個の不純物領域
１４が形成されている。
【００１２】図７は図６のＡ−Ａ’線に沿う断面、即ち
制御電極方向の断面を示す。図７に示すように、半導体
基板１５上に一定間隔を置いて複数個のフィールド絶縁
膜１１が形成され、基板１５の上の各フィールド絶縁膜
１１の間に第１ゲート絶縁膜１６が形成される。そし
て、第１ゲート絶縁膜１６上であって、前記フィールド
絶縁膜１１の間に浮遊ゲート電極１２が自己整合的に複
数個形成されている。図示のように、この実施形態では
浮遊ゲート電極は従来のようにフィールド絶縁膜にオー
バラップされることがない。浮遊ゲート電極１２及びフ
ィールド絶縁膜１１の全面に第２ゲート絶縁膜１７が形
成され、前記第２ゲート絶縁膜１７上に制御電極１３が
形成される。
制御電極方向の断面を示す。図７に示すように、半導体
基板１５上に一定間隔を置いて複数個のフィールド絶縁
膜１１が形成され、基板１５の上の各フィールド絶縁膜
１１の間に第１ゲート絶縁膜１６が形成される。そし
て、第１ゲート絶縁膜１６上であって、前記フィールド
絶縁膜１１の間に浮遊ゲート電極１２が自己整合的に複
数個形成されている。図示のように、この実施形態では
浮遊ゲート電極は従来のようにフィールド絶縁膜にオー
バラップされることがない。浮遊ゲート電極１２及びフ
ィールド絶縁膜１１の全面に第２ゲート絶縁膜１７が形
成され、前記第２ゲート絶縁膜１７上に制御電極１３が
形成される。
【００１３】図８は図６のＢ−Ｂ’線に沿う断面を示
す。図８に示すように、半導体基板１５上に一定間隔を
もって、複数個の第１ゲート絶縁膜１６と、浮遊ゲート
電極１２と、第２ゲート絶縁膜１７と、制御電極１３が
順次積層されて形成され、基板１５の浮遊ゲート電極１
２の両側に不純物領域１４が形成される。
す。図８に示すように、半導体基板１５上に一定間隔を
もって、複数個の第１ゲート絶縁膜１６と、浮遊ゲート
電極１２と、第２ゲート絶縁膜１７と、制御電極１３が
順次積層されて形成され、基板１５の浮遊ゲート電極１
２の両側に不純物領域１４が形成される。
【００１４】以下、上記構造を有する半導体メモリセル
の製造方法を説明する。図９は図６のＡ−Ａ’線に沿う
工程断面図であり、図１０は図６のＢ−Ｂ’線に沿う工
程断面図である。図９（ａ）及び図１０（ａ）のよう
に、半導体基板１５上にフィールド絶縁膜１１を堆積
し、フォトリソグラフィ及びエッチング工程で前記フィ
ールド絶縁膜１１を選択的に除去して半導体基板１５を
露出させる。図９（ｂ）及び図１０（ｂ）のように、前
記露出した半導体基板１５を熱酸化して第１ゲート絶縁
膜１６を形成し、前記フィールド絶縁膜１１及び第１ゲ
ート絶縁膜１６の全面に浮遊ゲート半導体層１２ａを堆
積する。そして、前記浮遊ゲート半導体層１２ａ上に流
動膜１８（ＳＯＧ膜など）を塗布して、これらをエッチ
バックして前記浮遊ゲート半導体層１２ａを平坦化す
る。これによって、前記浮遊ゲート半導体層１２ａはフ
ィールド絶縁膜１１と同じ段差を有する自己整合形の浮
遊ゲート電極が形成される。図９（ｃ）及び図１０
（ｃ）に示すように、フィールド絶縁膜１１及び浮遊ゲ
ート電極１２の全面に第２ゲート絶縁膜１７を形成す
る。図９（ｄ）及び図１０（ｄ）に示すように、第２ゲ
ート絶縁膜１７上に制御電極半導体層を形成し、フォト
リソグラフィ及びエッチング工程で制御電極半導体層を
選択的に除去して制御電極１３を形成する。図１０
（ｅ）に示すように、制御電極１３をマスクにして半導
体基板１５が露出するように、第１、第２ゲート絶縁膜
１６、１７及び浮遊ゲート電極１２をエッチングする。
そして、露出した半導体基板１５に不純物イオンを注入
して不純物領域１４を形成する。
の製造方法を説明する。図９は図６のＡ−Ａ’線に沿う
工程断面図であり、図１０は図６のＢ−Ｂ’線に沿う工
程断面図である。図９（ａ）及び図１０（ａ）のよう
に、半導体基板１５上にフィールド絶縁膜１１を堆積
し、フォトリソグラフィ及びエッチング工程で前記フィ
ールド絶縁膜１１を選択的に除去して半導体基板１５を
露出させる。図９（ｂ）及び図１０（ｂ）のように、前
記露出した半導体基板１５を熱酸化して第１ゲート絶縁
膜１６を形成し、前記フィールド絶縁膜１１及び第１ゲ
ート絶縁膜１６の全面に浮遊ゲート半導体層１２ａを堆
積する。そして、前記浮遊ゲート半導体層１２ａ上に流
動膜１８（ＳＯＧ膜など）を塗布して、これらをエッチ
バックして前記浮遊ゲート半導体層１２ａを平坦化す
る。これによって、前記浮遊ゲート半導体層１２ａはフ
ィールド絶縁膜１１と同じ段差を有する自己整合形の浮
遊ゲート電極が形成される。図９（ｃ）及び図１０
（ｃ）に示すように、フィールド絶縁膜１１及び浮遊ゲ
ート電極１２の全面に第２ゲート絶縁膜１７を形成す
る。図９（ｄ）及び図１０（ｄ）に示すように、第２ゲ
ート絶縁膜１７上に制御電極半導体層を形成し、フォト
リソグラフィ及びエッチング工程で制御電極半導体層を
選択的に除去して制御電極１３を形成する。図１０
（ｅ）に示すように、制御電極１３をマスクにして半導
体基板１５が露出するように、第１、第２ゲート絶縁膜
１６、１７及び浮遊ゲート電極１２をエッチングする。
そして、露出した半導体基板１５に不純物イオンを注入
して不純物領域１４を形成する。
【００１５】
【発明の効果】以上説明したように、本発明の半導体メ
モリセル及びその製造方法では次の効果が得られる。第
１に、流動層を浮遊ゲート層の上に形成させたので、エ
ッチバックにより浮遊ゲート電極を自己整合的に形成さ
せることができ、したがって、フォトエッチング工程で
必要とする工程許容誤差を考慮しなくてもよいので、セ
ルの面積をより小さくすることができる。第２に、フォ
トエッチング工程を省略して工程数を減少させるので、
工程管理が容易である。第３に、高集積メモリ素子の制
作が容易である。
モリセル及びその製造方法では次の効果が得られる。第
１に、流動層を浮遊ゲート層の上に形成させたので、エ
ッチバックにより浮遊ゲート電極を自己整合的に形成さ
せることができ、したがって、フォトエッチング工程で
必要とする工程許容誤差を考慮しなくてもよいので、セ
ルの面積をより小さくすることができる。第２に、フォ
トエッチング工程を省略して工程数を減少させるので、
工程管理が容易である。第３に、高集積メモリ素子の制
作が容易である。
【図１】 従来の半導体メモリセルのレイアウト図であ
る。
る。
【図２】 図１のＡ−Ａ’線に沿う従来の半導体メモリ
セルの構造断面図である。
セルの構造断面図である。
【図３】 図１のＢ−Ｂ’線に沿う従来の半導体メモリ
セルの構造断面図である。
セルの構造断面図である。
【図４】 図１のＡ−Ａ’線に沿う従来の半導体メモリ
セルの工程断面図である。
セルの工程断面図である。
【図５】 図１のＢ−Ｂ’線に沿う従来の半導体メモリ
セルの工程断面図である。
セルの工程断面図である。
【図６】 本発明の半導体メモリセルのレイアウト図で
ある。
ある。
【図７】 図６のＡ−Ａ’線に沿う本発明の半導体メモ
リセルの構造断面図である。
リセルの構造断面図である。
【図８】 図６のＢ−Ｂ’線に沿う本発明の半導体メモ
リセルの構造断面図である。
リセルの構造断面図である。
【図９】 図６のＡ−Ａ’線に沿う本発明の半導体メモ
リセルの工程断面図である。
リセルの工程断面図である。
【図１０】 図６のＢ−Ｂ’線に沿う本発明の半導体メ
モリセルの構造断面図である。
モリセルの構造断面図である。
１１ フィールド絶縁膜 １２ 浮遊ゲート電極 １２ａ 浮遊ゲート半導体層 １３ 制御電極 １４ 不純物領域 １５ 半導体基板 １６ 第１ゲート絶縁膜 １７ 第２ゲート絶縁膜 １８ 流動膜
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板上に一定間隔を置いて複数列形成される
フィールド絶縁膜と、 前記フィールド絶縁膜の間の前記半導体基板上に自己整
合で形成される複数個の浮遊ゲート電極と、 前記各浮遊ゲート電極及び前記フィールド絶縁膜上に一
定間隔をおいて前記フィールド絶縁膜に対して垂直な方
向に形成される複数列の制御電極と、 前記フィールド絶縁膜列の間に前記浮遊ゲート電極の両
側に形成される複数個の不純物領域とを有することを特
徴とする半導体メモリセル。 - 【請求項２】 半導体基板上にフィールド絶縁膜を形成
する段階と、 前記フィールド絶縁膜及び前記半導体基板の全面に浮遊
ゲート半導体層と流動膜を順次堆積する段階と、 前記浮遊ゲート半導体層及び流動膜をエッチバックによ
って平坦化させ、前記フィールド絶縁膜の間の前記半導
体基板上に複数列の自己整合形浮遊ゲート電極を形成す
る段階と、 前記各浮遊ゲート電極及び前記フィールド絶縁膜上に一
定間隔をおいて前記浮遊ゲート電極に対して垂直な方向
に複数列の制御電極を形成する段階と、 前記制御電極をマスクとして半導体基板が露出するよう
に、浮遊ゲート電極をエッチングする段階と、 前記フィールド絶縁膜の列の間に前記エッチングされた
浮遊ゲート電極の両側に複数個の不純物領域を形成する
段階と、を含んでなることを特徴とする半導体メモリセ
ルの製造方法。
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|---|---|---|---|
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|---|---|
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