JPH09246534A - ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 - Google Patents
ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法Info
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- JPH09246534A JPH09246534A JP8049206A JP4920696A JPH09246534A JP H09246534 A JPH09246534 A JP H09246534A JP 8049206 A JP8049206 A JP 8049206A JP 4920696 A JP4920696 A JP 4920696A JP H09246534 A JPH09246534 A JP H09246534A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ｎＭＯＳ及びｐＭＯＳのどちらも高速動作が
可能であり、さらにｐＭＯＳにおいてショートチャネル
効果が起きにくいＣＭＯＳの製造方法を提供すること。 【解決手段】 シリコン基板１１に、Ｐウエル１３ａ及
びＮウエル１３ｂを形成する。次に、領域１７ａに、パ
ンチスルーサプレッションインプラ及びチャネルインプ
ラを行ない、領域１７ｂに、パンチスルーサプレッショ
ンインプラを行なう。次に、この試料のシリコン基板表
面上にシリコン膜１９ａ，１９ｂをエピタキシャル成長
させることにより形成する。第１段階のシリコン膜１９
ａ1 ，１９ｂ1 は、膜中でのボロンの濃度が例えば２．
４×１０18ｃｍ-3程度になる条件で１０ｎｍの膜厚に形
成し、第２段階のシリコン膜１９ａ2 ，１９ｂ2 は、該
膜中でのボロンの濃度が例えば２．４×１０18ｃｍ-3程
度になる条件で１０〜４０ｎｍの膜厚に形成する。その
後、ゲート電極２７ａ，２７ｂを形成した後、ソース及
びドレインを形成する。
可能であり、さらにｐＭＯＳにおいてショートチャネル
効果が起きにくいＣＭＯＳの製造方法を提供すること。 【解決手段】 シリコン基板１１に、Ｐウエル１３ａ及
びＮウエル１３ｂを形成する。次に、領域１７ａに、パ
ンチスルーサプレッションインプラ及びチャネルインプ
ラを行ない、領域１７ｂに、パンチスルーサプレッショ
ンインプラを行なう。次に、この試料のシリコン基板表
面上にシリコン膜１９ａ，１９ｂをエピタキシャル成長
させることにより形成する。第１段階のシリコン膜１９
ａ1 ，１９ｂ1 は、膜中でのボロンの濃度が例えば２．
４×１０18ｃｍ-3程度になる条件で１０ｎｍの膜厚に形
成し、第２段階のシリコン膜１９ａ2 ，１９ｂ2 は、該
膜中でのボロンの濃度が例えば２．４×１０18ｃｍ-3程
度になる条件で１０〜４０ｎｍの膜厚に形成する。その
後、ゲート電極２７ａ，２７ｂを形成した後、ソース及
びドレインを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ｐＭＯＳの製造方
法、及びＣＭＯＳの製造方法に関する。
法、及びＣＭＯＳの製造方法に関する。
【０００２】
【従来の技術】埋込みチャネル型のｐＭＯＳでは、チャ
ネルが半導体の表面ではなく、半導体の内部に形成され
ている。このため、チャネル内のキャリアは表面散乱の
影響を受けることはない。従って、埋込みチャネル型の
ｐＭＯＳでは、表面チャネル型のｐＭＯＳより、キャリ
アの移動度が向上し、高速動作が期待できる。
ネルが半導体の表面ではなく、半導体の内部に形成され
ている。このため、チャネル内のキャリアは表面散乱の
影響を受けることはない。従って、埋込みチャネル型の
ｐＭＯＳでは、表面チャネル型のｐＭＯＳより、キャリ
アの移動度が向上し、高速動作が期待できる。
【０００３】このような埋込みチャネル型のｐＭＯＳで
は、シリコン（Ｓｉ）基板の表面からｐ型のドーパント
として、例えばボロン（Ｂ）をイオン注入することで、
シリコン基板の内部にチャネルを形成することができ
る。ボロンは、チャネルを形成する予定の領域上のシリ
コン基板の表面からイオン注入される。この場合、シリ
コン基板の表面から離れた場所にチャネルが形成され
る。このため、ゲート電圧により空乏層電荷（space ch
arge）を制御することが難しく、ゲート長が０．１μｍ
程度まで短くなると、ショートチャネル効果（短チャネ
ル効果と称する場合がある。）が起こるという問題があ
った。
は、シリコン（Ｓｉ）基板の表面からｐ型のドーパント
として、例えばボロン（Ｂ）をイオン注入することで、
シリコン基板の内部にチャネルを形成することができ
る。ボロンは、チャネルを形成する予定の領域上のシリ
コン基板の表面からイオン注入される。この場合、シリ
コン基板の表面から離れた場所にチャネルが形成され
る。このため、ゲート電圧により空乏層電荷（space ch
arge）を制御することが難しく、ゲート長が０．１μｍ
程度まで短くなると、ショートチャネル効果（短チャネ
ル効果と称する場合がある。）が起こるという問題があ
った。
【０００４】これを解決する方法として、文献１：「T.
Ohguro et al.,IEDM, Tech. Dig.,p.433, 1993 」に開
示の技術がある。文献１に開示の技術では、ＵＨＶ−Ｃ
ＶＤ法により、シリコン基板の表面に、ボロンを１０19
ｃｍ-3程度導入したシリコン膜を、７．５〜１２．５ｎ
ｍの膜厚でエピタキシャル成長させる。これにより、シ
リコン基板及びシリコン膜から構成される半導体の内部
にチャネルを形成する。
Ohguro et al.,IEDM, Tech. Dig.,p.433, 1993 」に開
示の技術がある。文献１に開示の技術では、ＵＨＶ−Ｃ
ＶＤ法により、シリコン基板の表面に、ボロンを１０19
ｃｍ-3程度導入したシリコン膜を、７．５〜１２．５ｎ
ｍの膜厚でエピタキシャル成長させる。これにより、シ
リコン基板及びシリコン膜から構成される半導体の内部
にチャネルを形成する。
【０００５】このように、シリコン基板の表面に、ボロ
ンを高濃度に導入したシリコン膜を、薄くエピタキシャ
ル成長させることにより、半導体の内部にチャネルを形
成した場合には、シリコン基板の表面からボロンをイオ
ン注入することことにより、シリコン基板の内部にチャ
ネルを形成した場合より、半導体の表面から近い場所に
チャネルが形成される。このため、ショートチャネル効
果が起きにくくなる。
ンを高濃度に導入したシリコン膜を、薄くエピタキシャ
ル成長させることにより、半導体の内部にチャネルを形
成した場合には、シリコン基板の表面からボロンをイオ
ン注入することことにより、シリコン基板の内部にチャ
ネルを形成した場合より、半導体の表面から近い場所に
チャネルが形成される。このため、ショートチャネル効
果が起きにくくなる。
【０００６】
【発明が解決しようとする課題】しかしながら、シリコ
ン基板の表面に、ボロンを高濃度に導入したシリコン膜
を、薄くエピタキシャル成長させることにより、半導体
の内部にチャネルを形成した場合には、キャリアは表面
近くのボロン濃度の高いところを流れるようになる。こ
のため、キャリアの表面散乱や、不純物散乱が大きくな
って移動度が低下し、埋込みチャネル型のメリットであ
る高速動作ができなくなるという問題があった。
ン基板の表面に、ボロンを高濃度に導入したシリコン膜
を、薄くエピタキシャル成長させることにより、半導体
の内部にチャネルを形成した場合には、キャリアは表面
近くのボロン濃度の高いところを流れるようになる。こ
のため、キャリアの表面散乱や、不純物散乱が大きくな
って移動度が低下し、埋込みチャネル型のメリットであ
る高速動作ができなくなるという問題があった。
【０００７】また、このような方法を用いて、ＣＭＯＳ
（相補型ＭＯＳ）を形成する場合、ＣＭＯＳを構成する
ｎＭＯＳ及びｐＭＯＳのどちらの領域の基板の表面上に
も、ボロンを高濃度に導入したシリコン膜が形成され
る。このため、ＣＭＯＳを構成するｎＭＯＳでも、キャ
リアの不純物散乱が大きくなり、移動度が低下する。こ
れは、ＣＭＯＳを構成するｎＭＯＳが表面チャネル型で
あり、キャリアは表面を流れるためである。
（相補型ＭＯＳ）を形成する場合、ＣＭＯＳを構成する
ｎＭＯＳ及びｐＭＯＳのどちらの領域の基板の表面上に
も、ボロンを高濃度に導入したシリコン膜が形成され
る。このため、ＣＭＯＳを構成するｎＭＯＳでも、キャ
リアの不純物散乱が大きくなり、移動度が低下する。こ
れは、ＣＭＯＳを構成するｎＭＯＳが表面チャネル型で
あり、キャリアは表面を流れるためである。
【０００８】従って、高速動作が可能であり、かつショ
ートチャネル効果が起きにくいｐＭＯＳの出現が望まれ
ていた。さらに望ましくは、ｎＭＯＳ及びｐＭＯＳのど
ちらも高速動作が可能であり、さらにｐＭＯＳにおいて
ショートチャネル効果が起きにくいＣＭＯＳの出現が望
まれていた。
ートチャネル効果が起きにくいｐＭＯＳの出現が望まれ
ていた。さらに望ましくは、ｎＭＯＳ及びｐＭＯＳのど
ちらも高速動作が可能であり、さらにｐＭＯＳにおいて
ショートチャネル効果が起きにくいＣＭＯＳの出現が望
まれていた。
【０００９】
【課題を解決するための手段】このため、この発明の第
１のｐＭＯＳの製造方法によれば、（ａ）シリコン基板
に、素子間分離用絶縁膜を形成して、ｐＭＯＳ形成予定
領域を決定する工程と、（ｂ）ｐＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリコン膜
を、該シリコン膜中でのｐ型不純物濃度がシリコン基板
の表面に向かうに従って高くなるように、エピタキシャ
ル成長させて形成する工程と、（ｃ）シリコン膜上に、
ゲート酸化膜を形成する工程と、（ｄ）ゲート酸化膜上
に、ゲート電極を形成する工程と、（ｅ）その後、ソー
ス及びドレインを形成する工程とを含むことを特徴とす
る。
１のｐＭＯＳの製造方法によれば、（ａ）シリコン基板
に、素子間分離用絶縁膜を形成して、ｐＭＯＳ形成予定
領域を決定する工程と、（ｂ）ｐＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリコン膜
を、該シリコン膜中でのｐ型不純物濃度がシリコン基板
の表面に向かうに従って高くなるように、エピタキシャ
ル成長させて形成する工程と、（ｃ）シリコン膜上に、
ゲート酸化膜を形成する工程と、（ｄ）ゲート酸化膜上
に、ゲート電極を形成する工程と、（ｅ）その後、ソー
ス及びドレインを形成する工程とを含むことを特徴とす
る。
【００１０】ここで、（ｂ）工程で示すシリコン膜のエ
ピタキシャル成長は、該シリコン膜の上層部分にｐ型不
純物を含まないように行なう場合であっても良い。ま
た、（ｂ）工程で示すシリコン膜のエピタキシャル成長
は、ｎ（ｎは２以上の整数）段階で行なう場合であって
も良い。
ピタキシャル成長は、該シリコン膜の上層部分にｐ型不
純物を含まないように行なう場合であっても良い。ま
た、（ｂ）工程で示すシリコン膜のエピタキシャル成長
は、ｎ（ｎは２以上の整数）段階で行なう場合であって
も良い。
【００１１】このようにしてｐＭＯＳを製造した場合、
シリコン膜の膜厚や該シリコン膜中でのｐ型不純物の濃
度分布などにより、シリコン基板及びシリコン膜から構
成される半導体の内部のｐＭＯＳのゲート電極直下の領
域において、ｐ型不純物の濃度が最大値を示す位置、及
びＰＮ接合が形成される位置が決まる。ｐＭＯＳの場
合、ｐ型不純物の濃度が最大値を示す位置を中心とする
領域にチャネルが形成され、キャリアであるホールが流
れる。このため、キャリアの表面散乱の影響が小さくな
り、高速動作が可能になる。さらに、チャネルが、表面
に近い位置を中心とする領域に形成された場合には、ゲ
ート電圧により空乏層電荷を制御し易くなり、ショート
チャネル効果が起きにくくなる。
シリコン膜の膜厚や該シリコン膜中でのｐ型不純物の濃
度分布などにより、シリコン基板及びシリコン膜から構
成される半導体の内部のｐＭＯＳのゲート電極直下の領
域において、ｐ型不純物の濃度が最大値を示す位置、及
びＰＮ接合が形成される位置が決まる。ｐＭＯＳの場
合、ｐ型不純物の濃度が最大値を示す位置を中心とする
領域にチャネルが形成され、キャリアであるホールが流
れる。このため、キャリアの表面散乱の影響が小さくな
り、高速動作が可能になる。さらに、チャネルが、表面
に近い位置を中心とする領域に形成された場合には、ゲ
ート電圧により空乏層電荷を制御し易くなり、ショート
チャネル効果が起きにくくなる。
【００１２】なお、（ｂ）工程で示すシリコン膜のエピ
タキシャル成長をｎ（ｎは２以上の整数）段階で行なう
場合、好ましくは第１段階でのシリコン膜のエピタキシ
ャル成長を、ｐ型不純物濃度が１×１０18ｃｍ-3以上と
なるように行ない、最終段階でのシリコン膜のエピタキ
シャル成長を、ｐ型不純物濃度が１×１０17ｃｍ-3以下
となるように行なうのが良い。
タキシャル成長をｎ（ｎは２以上の整数）段階で行なう
場合、好ましくは第１段階でのシリコン膜のエピタキシ
ャル成長を、ｐ型不純物濃度が１×１０18ｃｍ-3以上と
なるように行ない、最終段階でのシリコン膜のエピタキ
シャル成長を、ｐ型不純物濃度が１×１０17ｃｍ-3以下
となるように行なうのが良い。
【００１３】また、この発明の第２のｐＭＯＳの製造方
法によれば、（ａ）シリコン基板に、素子間分離用絶縁
膜を形成して、ｐＭＯＳ形成予定領域を決定する工程
と、（ｂ）ｐＭＯＳ形成予定領域のシリコン基板の表面
上に、ｐ型不純物を含むシリケートガラス膜を形成する
工程と、（ｃ）その後、熱処理を行ない、シリケートガ
ラス膜に含まれているｐ型不純物をシリコン基板に拡散
させて、シリコン基板の表層に、ｐ型不純物の拡散領域
を形成する工程と、（ｄ）その後、シリケートガラス膜
を除去した後、ｐＭＯＳ形成予定領域のシリコン基板の
表面上に、ｐ型不純物を含むシリコン膜を、該シリコン
膜中でのｐ型不純物濃度が拡散領域のｐ型不純物濃度よ
り低くなるように、エピタキシャル成長させて形成する
工程と、（ｅ）シリコン膜上に、ゲート酸化膜を形成す
る工程と、（ｆ）ゲート酸化膜上に、ゲート電極を形成
する工程と、（ｇ）その後、ソース及びドレインを形成
する工程とを含むことを特徴とする。
法によれば、（ａ）シリコン基板に、素子間分離用絶縁
膜を形成して、ｐＭＯＳ形成予定領域を決定する工程
と、（ｂ）ｐＭＯＳ形成予定領域のシリコン基板の表面
上に、ｐ型不純物を含むシリケートガラス膜を形成する
工程と、（ｃ）その後、熱処理を行ない、シリケートガ
ラス膜に含まれているｐ型不純物をシリコン基板に拡散
させて、シリコン基板の表層に、ｐ型不純物の拡散領域
を形成する工程と、（ｄ）その後、シリケートガラス膜
を除去した後、ｐＭＯＳ形成予定領域のシリコン基板の
表面上に、ｐ型不純物を含むシリコン膜を、該シリコン
膜中でのｐ型不純物濃度が拡散領域のｐ型不純物濃度よ
り低くなるように、エピタキシャル成長させて形成する
工程と、（ｅ）シリコン膜上に、ゲート酸化膜を形成す
る工程と、（ｆ）ゲート酸化膜上に、ゲート電極を形成
する工程と、（ｇ）その後、ソース及びドレインを形成
する工程とを含むことを特徴とする。
【００１４】ここで、（ｄ）工程で示すシリコン膜のエ
ピタキシャル成長は、ｐ型不純物を含まないように行な
う場合であっても良い。また、（ｄ）工程で示すシリコ
ン膜のエピタキシャル成長は、ｍ（ｍは１以上の整数）
段階で行ない、その際、シリコン膜中でのｐ型不純物濃
度がシリコン基板の表面に向かうに従って高くなるよう
に行なう場合であっても良い。
ピタキシャル成長は、ｐ型不純物を含まないように行な
う場合であっても良い。また、（ｄ）工程で示すシリコ
ン膜のエピタキシャル成長は、ｍ（ｍは１以上の整数）
段階で行ない、その際、シリコン膜中でのｐ型不純物濃
度がシリコン基板の表面に向かうに従って高くなるよう
に行なう場合であっても良い。
【００１５】このようにしてｐＭＯＳを製造した場合、
シリコン膜の膜厚や該シリコン膜中でのｐ型不純物の濃
度分布、さらにはシリケートガラス膜に含まれているｐ
型不純物の濃度などにより、シリコン基板及びシリコン
膜から構成される半導体の内部のｐＭＯＳのゲート電極
直下の領域において、ｐ型不純物の濃度が最大値を示す
位置、及びＰＮ接合が形成される位置が決まる。ｐＭＯ
Ｓの場合、ｐ型不純物の濃度が最大値を示す位置を中心
とする領域にチャネルが形成され、キャリアであるホー
ルが流れる。このため、キャリアの表面散乱の影響が小
さくなり、高速動作が可能になる。さらに、チャネル
が、表面に近い位置を中心とする領域に形成された場合
には、ゲート電圧により空乏層電荷を制御し易くなり、
ショートチャネル効果が起きにくくなる。
シリコン膜の膜厚や該シリコン膜中でのｐ型不純物の濃
度分布、さらにはシリケートガラス膜に含まれているｐ
型不純物の濃度などにより、シリコン基板及びシリコン
膜から構成される半導体の内部のｐＭＯＳのゲート電極
直下の領域において、ｐ型不純物の濃度が最大値を示す
位置、及びＰＮ接合が形成される位置が決まる。ｐＭＯ
Ｓの場合、ｐ型不純物の濃度が最大値を示す位置を中心
とする領域にチャネルが形成され、キャリアであるホー
ルが流れる。このため、キャリアの表面散乱の影響が小
さくなり、高速動作が可能になる。さらに、チャネル
が、表面に近い位置を中心とする領域に形成された場合
には、ゲート電圧により空乏層電荷を制御し易くなり、
ショートチャネル効果が起きにくくなる。
【００１６】なお、（ｄ）工程で示すシリコン膜のエピ
タキシャル成長をｍ（ｍは１以上の整数）段階で行なう
場合、好ましくは（ｃ）工程で示すｐ型不純物のシリコ
ン基板への拡散を拡散領域のｐ型不純物濃度が、１×１
０18ｃｍ-3以上となるように行ない、最終段階でのシリ
コン膜のエピタキシャル成長を、ｐ型不純物濃度が１×
１０17ｃｍ-3以下となるように行なうのが良い。
タキシャル成長をｍ（ｍは１以上の整数）段階で行なう
場合、好ましくは（ｃ）工程で示すｐ型不純物のシリコ
ン基板への拡散を拡散領域のｐ型不純物濃度が、１×１
０18ｃｍ-3以上となるように行ない、最終段階でのシリ
コン膜のエピタキシャル成長を、ｐ型不純物濃度が１×
１０17ｃｍ-3以下となるように行なうのが良い。
【００１７】また、この発明の第１のＣＭＯＳの製造方
法によれば、（ａ）シリコン基板に、素子間分離用絶縁
膜を形成して、ｐＭＯＳ形成予定領域及びｎＭＯＳ形成
予定領域を決定する工程と、（ｂ）ｐＭＯＳ形成予定領
域のシリコン基板の表面上及びｎＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリコン膜
を、該シリコン膜中でのｐ型不純物濃度がシリコン基板
の表面に向かうに従って高くなるように、エピタキシャ
ル成長させて形成する工程と、（ｃ）シリコン膜上に、
ゲート酸化膜を形成する工程と、（ｄ）ゲート酸化膜上
に、ゲート電極を形成する工程と、（ｅ）その後、ソー
ス及びドレインを形成する工程とを含むことを特徴とす
る。
法によれば、（ａ）シリコン基板に、素子間分離用絶縁
膜を形成して、ｐＭＯＳ形成予定領域及びｎＭＯＳ形成
予定領域を決定する工程と、（ｂ）ｐＭＯＳ形成予定領
域のシリコン基板の表面上及びｎＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリコン膜
を、該シリコン膜中でのｐ型不純物濃度がシリコン基板
の表面に向かうに従って高くなるように、エピタキシャ
ル成長させて形成する工程と、（ｃ）シリコン膜上に、
ゲート酸化膜を形成する工程と、（ｄ）ゲート酸化膜上
に、ゲート電極を形成する工程と、（ｅ）その後、ソー
ス及びドレインを形成する工程とを含むことを特徴とす
る。
【００１８】このようにしてＣＭＯＳを製造した場合、
ＣＭＯＳを構成するｐＭＯＳについては、上述と同様な
ことがいえる。一方、ＣＭＯＳを構成するｎＭＯＳのゲ
ート電極直下の領域におけるｐ型不純物の濃度は、シリ
コン基板及びシリコン膜から構成される半導体の表面で
低くなる。ｎＭＯＳの場合、シリコン基板及びシリコン
膜から構成される半導体の表面の領域にチャネルが形成
され、この領域をキャリアである電子が流れる。このた
め、電子の不純物散乱の影響が小さく、高速動作が可能
になる。従って、ｎＭＯＳ及びｐＭＯＳのどちらも高速
動作が可能になり、さらにｐＭＯＳにおいてショートチ
ャネル効果が起きにくくなる。
ＣＭＯＳを構成するｐＭＯＳについては、上述と同様な
ことがいえる。一方、ＣＭＯＳを構成するｎＭＯＳのゲ
ート電極直下の領域におけるｐ型不純物の濃度は、シリ
コン基板及びシリコン膜から構成される半導体の表面で
低くなる。ｎＭＯＳの場合、シリコン基板及びシリコン
膜から構成される半導体の表面の領域にチャネルが形成
され、この領域をキャリアである電子が流れる。このた
め、電子の不純物散乱の影響が小さく、高速動作が可能
になる。従って、ｎＭＯＳ及びｐＭＯＳのどちらも高速
動作が可能になり、さらにｐＭＯＳにおいてショートチ
ャネル効果が起きにくくなる。
【００１９】また、この発明の第２のＣＭＯＳの製造方
法によれば、（ａ）シリコン基板に、素子間分離用絶縁
膜を形成して、ｐＭＯＳ形成予定領域及びｎＭＯＳ形成
予定領域を決定する工程と、（ｂ）ｐＭＯＳ形成予定領
域のシリコン基板の表面上及びｎＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリケート
ガラス膜を形成する工程と、（ｃ）その後、熱処理を行
ない、シリケートガラス膜に含まれているｐ型不純物を
シリコン基板に拡散させて、シリコン基板の表層に、ｐ
型不純物の拡散領域を形成する工程と、（ｄ）その後、
シリケートガラス膜を除去した後、ｐＭＯＳ形成予定領
域のシリコン基板の表面上及びｎＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリコン膜
を、該シリコン膜中でのｐ型不純物濃度が、拡散領域の
ｐ型不純物濃度より低くなるように、エピタキシャル成
長させて形成する工程と、（ｅ）シリコン膜上に、ゲー
ト酸化膜を形成する工程と、（ｆ）ゲート酸化膜上に、
ゲート電極を形成する工程と、（ｇ）その後、ソース及
びドレインを形成する工程とを含むことを特徴とする。
法によれば、（ａ）シリコン基板に、素子間分離用絶縁
膜を形成して、ｐＭＯＳ形成予定領域及びｎＭＯＳ形成
予定領域を決定する工程と、（ｂ）ｐＭＯＳ形成予定領
域のシリコン基板の表面上及びｎＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリケート
ガラス膜を形成する工程と、（ｃ）その後、熱処理を行
ない、シリケートガラス膜に含まれているｐ型不純物を
シリコン基板に拡散させて、シリコン基板の表層に、ｐ
型不純物の拡散領域を形成する工程と、（ｄ）その後、
シリケートガラス膜を除去した後、ｐＭＯＳ形成予定領
域のシリコン基板の表面上及びｎＭＯＳ形成予定領域の
シリコン基板の表面上に、ｐ型不純物を含むシリコン膜
を、該シリコン膜中でのｐ型不純物濃度が、拡散領域の
ｐ型不純物濃度より低くなるように、エピタキシャル成
長させて形成する工程と、（ｅ）シリコン膜上に、ゲー
ト酸化膜を形成する工程と、（ｆ）ゲート酸化膜上に、
ゲート電極を形成する工程と、（ｇ）その後、ソース及
びドレインを形成する工程とを含むことを特徴とする。
【００２０】このようにしてＣＭＯＳを製造した場合、
ＣＭＯＳを構成するｐＭＯＳについては、上述と同様な
ことがいえる。一方、ＣＭＯＳを構成するｎＭＯＳのゲ
ート電極直下の領域におけるｐ型不純物の濃度は、シリ
コン基板及びシリコン膜から構成される半導体の表面で
低くなる。ｎＭＯＳの場合、シリコン基板及びシリコン
膜から構成される半導体の表面の領域にチャネルが形成
され、この領域をキャリアである電子が流れる。このた
め、電子の不純物散乱の影響が小さく、高速動作が可能
になる。従って、ｎＭＯＳ及びｐＭＯＳのどちらも高速
動作が可能になり、さらにｐＭＯＳにおいてショートチ
ャネル効果が起きにくくなる。
ＣＭＯＳを構成するｐＭＯＳについては、上述と同様な
ことがいえる。一方、ＣＭＯＳを構成するｎＭＯＳのゲ
ート電極直下の領域におけるｐ型不純物の濃度は、シリ
コン基板及びシリコン膜から構成される半導体の表面で
低くなる。ｎＭＯＳの場合、シリコン基板及びシリコン
膜から構成される半導体の表面の領域にチャネルが形成
され、この領域をキャリアである電子が流れる。このた
め、電子の不純物散乱の影響が小さく、高速動作が可能
になる。従って、ｎＭＯＳ及びｐＭＯＳのどちらも高速
動作が可能になり、さらにｐＭＯＳにおいてショートチ
ャネル効果が起きにくくなる。
【００２１】
【発明の実施の形態】以下、図を参照して、この出願の
発明の実施の形態について説明する。以下の説明に用い
る各図において、各構成成分は、この発明を理解出来る
程度に、その形状、大きさ、及び配置関係を概略的に示
してあるにすぎない。また、説明に用いる各図において
同様な構成成分については同一の番号を付し、その重複
する説明を省略することもある。なお、以下の説明中で
挙げる使用材料及びその量、処理時間、処理温度、膜厚
などの数値的条件は、これら発明の範囲内の好適例にす
ぎない。従って、この出願に係る発明が、これら条件に
のみ限定されるものではないことは理解されたい。
発明の実施の形態について説明する。以下の説明に用い
る各図において、各構成成分は、この発明を理解出来る
程度に、その形状、大きさ、及び配置関係を概略的に示
してあるにすぎない。また、説明に用いる各図において
同様な構成成分については同一の番号を付し、その重複
する説明を省略することもある。なお、以下の説明中で
挙げる使用材料及びその量、処理時間、処理温度、膜厚
などの数値的条件は、これら発明の範囲内の好適例にす
ぎない。従って、この出願に係る発明が、これら条件に
のみ限定されるものではないことは理解されたい。
【００２２】また、以下の各実施の形態では、ＣＭＯＳ
を製造する場合について説明しているが、ＣＭＯＳを構
成するｐＭＯＳに着目した場合、ｐＭＯＳを製造する場
合についても説明していることを理解されたい。
を製造する場合について説明しているが、ＣＭＯＳを構
成するｐＭＯＳに着目した場合、ｐＭＯＳを製造する場
合についても説明していることを理解されたい。
【００２３】１．第１の実施の形態 図１〜図４はＣＭＯＳを製造する場合の説明図である。
具体的には、ｐＭＯＳ及びｎＭＯＳが隣接する状態のＣ
ＭＯＳを製造する場合の工程図であり、その製造工程中
の主な工程での試料をそれぞれゲート長に沿った方向に
切った断面図（ただし、切り口に着目した図）によって
示した工程図である。ただし、図面が複雑化するのを回
避するため、断面を示すハッチングを一部省略してあ
る。
具体的には、ｐＭＯＳ及びｎＭＯＳが隣接する状態のＣ
ＭＯＳを製造する場合の工程図であり、その製造工程中
の主な工程での試料をそれぞれゲート長に沿った方向に
切った断面図（ただし、切り口に着目した図）によって
示した工程図である。ただし、図面が複雑化するのを回
避するため、断面を示すハッチングを一部省略してあ
る。
【００２４】先ず、高エネルギーイオン注入装置を用い
てシリコン（Ｓｉ）基板１１に、Ｐウエル１３ａ及びＮ
ウエル１３ｂを形成する。次に、Ｐウエル１３ａをｎＭ
ＯＳ形成予定領域Ｎとし、Ｎウエル１３ｂをｐＭＯＳ形
成予定領域Ｐとして用いるため、シリコン基板１１に、
既知の方法例えばＬＯＣＯＳ法により素子間分離用絶縁
膜１５を形成する。このようにして、ｎＭＯＳ形成予定
領域Ｎ及びｐＭＯＳ形成予定領域Ｐを決定する（図１
（Ａ））。なお、Ｐウエル１３ａは、例えばボロン
（Ｂ）を用いしかも注入エネルギーが４００ＫｅＶでか
つドーズ量が１×１０13ｃｍ-2の条件でイオン注入する
ことにより形成でき、Ｎウエル１３ｂは、例えばリン
（Ｐ）を用いしかも注入エネルギーが９００ＫｅＶでか
つドーズ量が１×１０13ｃｍ-2の条件でイオン注入する
ことにより形成できる。
てシリコン（Ｓｉ）基板１１に、Ｐウエル１３ａ及びＮ
ウエル１３ｂを形成する。次に、Ｐウエル１３ａをｎＭ
ＯＳ形成予定領域Ｎとし、Ｎウエル１３ｂをｐＭＯＳ形
成予定領域Ｐとして用いるため、シリコン基板１１に、
既知の方法例えばＬＯＣＯＳ法により素子間分離用絶縁
膜１５を形成する。このようにして、ｎＭＯＳ形成予定
領域Ｎ及びｐＭＯＳ形成予定領域Ｐを決定する（図１
（Ａ））。なお、Ｐウエル１３ａは、例えばボロン
（Ｂ）を用いしかも注入エネルギーが４００ＫｅＶでか
つドーズ量が１×１０13ｃｍ-2の条件でイオン注入する
ことにより形成でき、Ｎウエル１３ｂは、例えばリン
（Ｐ）を用いしかも注入エネルギーが９００ＫｅＶでか
つドーズ量が１×１０13ｃｍ-2の条件でイオン注入する
ことにより形成できる。
【００２５】次に、ｎＭＯＳ形成予定領域Ｎの一部領域
であって後にゲート電極下にほぼなる領域１７ａに、シ
ョートチャネル効果を抑えるためのいわゆるパンチスル
ーサプレッションインプラ及びしきい値電圧を制御する
ためのいわゆるチャネルインプラを、イオン注入法によ
りそれぞれ行なう。このようにイオン注入された領域
を、チャネルインプラ等を行なった領域１７ａと称す
る。また、ｐＭＯＳ形成予定領域Ｐの一部領域であって
後にゲート電極下にほぼなる領域１７ｂに、ショートチ
ャネル効果を抑えるためのいわゆるパンチスルーサプレ
ッションインプラを、イオン注入法により行なう。この
ようにイオン注入された領域を、パンチスルーサプレッ
ションインプラを行なった領域１７ｂと称する（図１
（Ｂ））。なお、Ｐウエル１３ａへのパンチスルーサプ
レッションインプラ及びチャネルインプラは、それぞれ
領域１７ａに、ボロンを例えば注入エネルギーが４５Ｋ
ｅＶでかつドーズ量が４×１０12／ｃｍ2 の条件で、さ
らにフッ化ボロン（ＢＦ2 ）を例えば注入エネルギーが
９０ＫｅＶでかつドーズ量が４×１０12／ｃｍ2 の条件
で、それぞれイオン注入することにより行なえる。一
方、Ｎウエル１３ｂへのパンチスルーサプレッションイ
ンプラは、領域１７ｂに、リンを例えば注入エネルギー
が８０ＫｅＶでかつドーズ量が２×１０13／ｃｍ2 の条
件で、イオン注入することにより行なえる。
であって後にゲート電極下にほぼなる領域１７ａに、シ
ョートチャネル効果を抑えるためのいわゆるパンチスル
ーサプレッションインプラ及びしきい値電圧を制御する
ためのいわゆるチャネルインプラを、イオン注入法によ
りそれぞれ行なう。このようにイオン注入された領域
を、チャネルインプラ等を行なった領域１７ａと称す
る。また、ｐＭＯＳ形成予定領域Ｐの一部領域であって
後にゲート電極下にほぼなる領域１７ｂに、ショートチ
ャネル効果を抑えるためのいわゆるパンチスルーサプレ
ッションインプラを、イオン注入法により行なう。この
ようにイオン注入された領域を、パンチスルーサプレッ
ションインプラを行なった領域１７ｂと称する（図１
（Ｂ））。なお、Ｐウエル１３ａへのパンチスルーサプ
レッションインプラ及びチャネルインプラは、それぞれ
領域１７ａに、ボロンを例えば注入エネルギーが４５Ｋ
ｅＶでかつドーズ量が４×１０12／ｃｍ2 の条件で、さ
らにフッ化ボロン（ＢＦ2 ）を例えば注入エネルギーが
９０ＫｅＶでかつドーズ量が４×１０12／ｃｍ2 の条件
で、それぞれイオン注入することにより行なえる。一
方、Ｎウエル１３ｂへのパンチスルーサプレッションイ
ンプラは、領域１７ｂに、リンを例えば注入エネルギー
が８０ＫｅＶでかつドーズ量が２×１０13／ｃｍ2 の条
件で、イオン注入することにより行なえる。
【００２６】次に、この試料を、例えば９００℃の温度
で１分間熱処理して、イオン注入によりアモルファス化
したシリコン基板１１の表面を再結晶化する。その後、
ｎＭＯＳ形成予定領域のシリコン基板１１の表面上及び
ｐＭＯＳ形成予定領域のシリコン基板１１の表面上に、
ＵＨＶ−ＣＶＤ法によりｐ型不純物を含むシリコン膜１
９ａ，１９ｂを、該シリコン膜１９ａ，１９ｂ中でのｐ
型不純物濃度がシリコン基板１１の表面に向かうに従っ
て高くなるように、２０〜６０ｎｍの膜厚にエピタキシ
ャル成長させて形成する（図１（Ｃ））。シリコン膜１
９ａ，１９ｂのエピタキシャル成長を２段階で行ない、
ｐ型不純物としてボロンを用いる例について示せば、第
１段階のシリコン膜１９ａ1 ，１９ｂ1 は、例えばシリ
コン源となるシラン（ＳｉＨ4 ）又はジシラン（Ｓｉ2
Ｈ6 ）、及びｐ型不純物源となるジボラン（Ｂ2 Ｈ6 ）
を、第１段階のシリコン膜１９ａ1 ，１９ｂ1 中でのボ
ロンの濃度が例えば２．４×１０18ｃｍ-3程度になる条
件で混合して反応ガスとして用い、例えば１×１０-4Ｔ
ｏｒｒの反応ガス圧力下、５００〜７００℃の基板温度
で、１０ｎｍの膜厚にエピタキシャル成長させることに
より形成できる。同様に、第２段階のシリコン膜１９ａ
2 ，１９ｂ2 は、例えばシリコン源となるシラン又はジ
シラン、及びｐ型不純物源となるジボランを第２段階の
シリコン膜１９ａ2 ，１９ｂ2 中でのボロンの濃度が例
えば５×１０16ｃｍ-3となる条件で混合して反応ガスと
して用い、例えば１×１０-4Ｔｏｒｒの反応ガス圧力
下、５００〜７００℃の基板温度で、１０〜５０ｎｍの
膜厚にエピタキシャル成長させることにより形成でき
る。第２段階のシリコン膜１９ａ2 ，１９ｂ2 として、
ｐ型不純物を含まないものを形成する場合には、例えば
シリコン源となるシラン又はジシランを反応ガスとして
用いれば良い。
で１分間熱処理して、イオン注入によりアモルファス化
したシリコン基板１１の表面を再結晶化する。その後、
ｎＭＯＳ形成予定領域のシリコン基板１１の表面上及び
ｐＭＯＳ形成予定領域のシリコン基板１１の表面上に、
ＵＨＶ−ＣＶＤ法によりｐ型不純物を含むシリコン膜１
９ａ，１９ｂを、該シリコン膜１９ａ，１９ｂ中でのｐ
型不純物濃度がシリコン基板１１の表面に向かうに従っ
て高くなるように、２０〜６０ｎｍの膜厚にエピタキシ
ャル成長させて形成する（図１（Ｃ））。シリコン膜１
９ａ，１９ｂのエピタキシャル成長を２段階で行ない、
ｐ型不純物としてボロンを用いる例について示せば、第
１段階のシリコン膜１９ａ1 ，１９ｂ1 は、例えばシリ
コン源となるシラン（ＳｉＨ4 ）又はジシラン（Ｓｉ2
Ｈ6 ）、及びｐ型不純物源となるジボラン（Ｂ2 Ｈ6 ）
を、第１段階のシリコン膜１９ａ1 ，１９ｂ1 中でのボ
ロンの濃度が例えば２．４×１０18ｃｍ-3程度になる条
件で混合して反応ガスとして用い、例えば１×１０-4Ｔ
ｏｒｒの反応ガス圧力下、５００〜７００℃の基板温度
で、１０ｎｍの膜厚にエピタキシャル成長させることに
より形成できる。同様に、第２段階のシリコン膜１９ａ
2 ，１９ｂ2 は、例えばシリコン源となるシラン又はジ
シラン、及びｐ型不純物源となるジボランを第２段階の
シリコン膜１９ａ2 ，１９ｂ2 中でのボロンの濃度が例
えば５×１０16ｃｍ-3となる条件で混合して反応ガスと
して用い、例えば１×１０-4Ｔｏｒｒの反応ガス圧力
下、５００〜７００℃の基板温度で、１０〜５０ｎｍの
膜厚にエピタキシャル成長させることにより形成でき
る。第２段階のシリコン膜１９ａ2 ，１９ｂ2 として、
ｐ型不純物を含まないものを形成する場合には、例えば
シリコン源となるシラン又はジシランを反応ガスとして
用いれば良い。
【００２７】後述するシミュレーション結果で詳細に説
明するが、このようにして、ｐ型不純物を含むシリコン
膜１９ａ，１９ｂを形成する場合、最終的に製造される
ＣＭＯＳを構成するｐＭＯＳのゲート電極直下の領域に
おけるｐ型不純物の濃度は、シリコン基板１１及びシリ
コン膜１９ｂから構成される半導体の表面から数十ｎｍ
離れた位置で、１×１０18ｃｍ-3程度の最大値を示す。
またｐ型不純物の濃度が最大値を示す位置より１０ｎｍ
ほど深い位置にＰＮ接合が形成される。ｐＭＯＳの場
合、ｐ型不純物の濃度が最大値を示す位置を中心とする
領域にチャネルが形成され、キャリアであるホールが流
れる。このため、キャリアの表面散乱の影響が小さくな
り、高速動作が可能になる。さらに、チャネルが、表面
から数十ｎｍ離れた位置を中心とする領域に形成される
ため、ゲート電圧により空乏層電荷を制御し易くなり、
ショートチャネル効果が起きにくくなる。一方、ｎＭＯ
Ｓのゲート電極直下の領域におけるｐ型不純物の濃度
は、シリコン基板１１及びシリコン膜１９ａから構成さ
れる半導体の表面で、１×１０17ｃｍ-3程度以下とな
る。ｎＭＯＳの場合、シリコン基板１１及びシリコン膜
１９ａから構成される半導体の表面の領域にチャネルが
形成され、この領域をキャリアである電子が流れる。そ
して、ｐ型不純物であるボロンの濃度が１×１０17ｃｍ
-3程度以下の場合、電子の不純物散乱の影響が小さく、
従って高速動作が可能になる。このように、ｎＭＯＳ及
びｐＭＯＳのどちらも高速動作が可能になり、さらにｐ
ＭＯＳにおいてショートチャネル効果が起きにくくな
る。
明するが、このようにして、ｐ型不純物を含むシリコン
膜１９ａ，１９ｂを形成する場合、最終的に製造される
ＣＭＯＳを構成するｐＭＯＳのゲート電極直下の領域に
おけるｐ型不純物の濃度は、シリコン基板１１及びシリ
コン膜１９ｂから構成される半導体の表面から数十ｎｍ
離れた位置で、１×１０18ｃｍ-3程度の最大値を示す。
またｐ型不純物の濃度が最大値を示す位置より１０ｎｍ
ほど深い位置にＰＮ接合が形成される。ｐＭＯＳの場
合、ｐ型不純物の濃度が最大値を示す位置を中心とする
領域にチャネルが形成され、キャリアであるホールが流
れる。このため、キャリアの表面散乱の影響が小さくな
り、高速動作が可能になる。さらに、チャネルが、表面
から数十ｎｍ離れた位置を中心とする領域に形成される
ため、ゲート電圧により空乏層電荷を制御し易くなり、
ショートチャネル効果が起きにくくなる。一方、ｎＭＯ
Ｓのゲート電極直下の領域におけるｐ型不純物の濃度
は、シリコン基板１１及びシリコン膜１９ａから構成さ
れる半導体の表面で、１×１０17ｃｍ-3程度以下とな
る。ｎＭＯＳの場合、シリコン基板１１及びシリコン膜
１９ａから構成される半導体の表面の領域にチャネルが
形成され、この領域をキャリアである電子が流れる。そ
して、ｐ型不純物であるボロンの濃度が１×１０17ｃｍ
-3程度以下の場合、電子の不純物散乱の影響が小さく、
従って高速動作が可能になる。このように、ｎＭＯＳ及
びｐＭＯＳのどちらも高速動作が可能になり、さらにｐ
ＭＯＳにおいてショートチャネル効果が起きにくくな
る。
【００２８】次に、この試料を酸化炉に入れ、そしてこ
の炉を８００℃の温度にして、シリコン膜１９ａ，１９
ｂ上に、ゲート酸化膜２１ａ，２１ｂを例えば５ｎｍの
膜厚に形成する（図２（Ａ））。
の炉を８００℃の温度にして、シリコン膜１９ａ，１９
ｂ上に、ゲート酸化膜２１ａ，２１ｂを例えば５ｎｍの
膜厚に形成する（図２（Ａ））。
【００２９】次に、この試料上に、ＬＰＣＶＤ法により
ポリシリコン膜（図示せず）を１５０ｎｍの膜厚に形成
し、このポリシリコン膜に拡散法あるいはイオン注入法
によりリンを導入する。その後、このポリシリコン膜上
にタングシテンシリサイド（ＳｉＷ）膜（図示せず）を
１００ｎｍの膜厚に形成する。さらに、このタングシテ
ンシリサイド膜上にゲート電極をパターニングするため
のマスクとしてのレジストパターン（図示せず）を形成
する。そして、このレジストパターンをマスクとして、
上記タングシテンシリサイド膜及びポリシリコン膜の不
要部分をそれぞれ好適なエッチング手段により除去す
る。このようにして、ｎＭＯＳ形成予定領域のゲート酸
化膜２１ａ上に、０．１μｍ程度のゲート長を有しかつ
ポリシリコン膜２３ａ及びタングシテンシリサイド膜２
５ａを有したゲート電極２７ａを形成し、同様にｐＭＯ
Ｓ形成予定領域のゲート酸化膜２１ｂ上に、０．１μｍ
程度のゲート長を有しかつポリシリコン膜２３ｂ及びタ
ングシテンシリサイド膜２５ｂを有したゲート電極２７
ｂを形成する（図２（Ｂ））。なお、ゲート電極２７
ａ，２７ｂにおけるタングステンシリサイド膜２５ａ，
２５ｂは、ゲート電極の低抵抗化のためのもので、発明
の本質ではないことを付記する。
ポリシリコン膜（図示せず）を１５０ｎｍの膜厚に形成
し、このポリシリコン膜に拡散法あるいはイオン注入法
によりリンを導入する。その後、このポリシリコン膜上
にタングシテンシリサイド（ＳｉＷ）膜（図示せず）を
１００ｎｍの膜厚に形成する。さらに、このタングシテ
ンシリサイド膜上にゲート電極をパターニングするため
のマスクとしてのレジストパターン（図示せず）を形成
する。そして、このレジストパターンをマスクとして、
上記タングシテンシリサイド膜及びポリシリコン膜の不
要部分をそれぞれ好適なエッチング手段により除去す
る。このようにして、ｎＭＯＳ形成予定領域のゲート酸
化膜２１ａ上に、０．１μｍ程度のゲート長を有しかつ
ポリシリコン膜２３ａ及びタングシテンシリサイド膜２
５ａを有したゲート電極２７ａを形成し、同様にｐＭＯ
Ｓ形成予定領域のゲート酸化膜２１ｂ上に、０．１μｍ
程度のゲート長を有しかつポリシリコン膜２３ｂ及びタ
ングシテンシリサイド膜２５ｂを有したゲート電極２７
ｂを形成する（図２（Ｂ））。なお、ゲート電極２７
ａ，２７ｂにおけるタングステンシリサイド膜２５ａ，
２５ｂは、ゲート電極の低抵抗化のためのもので、発明
の本質ではないことを付記する。
【００３０】次に、この試料上に、ｎＭＯＳ形成予定領
域の所定部分に浅い接合のｎ型のソース／ドレイン領域
２９ａを形成するためのマスクとしてのレジストパター
ン（図示せず）を形成する。そして、このレジストパタ
ーン及びゲート電極２７ａをマスクとして、イオン注入
法により浅い接合のｎ型のソース／ドレイン領域２９ａ
を形成する（図２（Ｃ））。なお、浅い接合のｎ型のソ
ース／ドレイン領域２９ａは、砒素（Ａｓ）を例えば注
入エネルギーが１０ＫｅＶでかつドーズ量が１×１０15
／ｃｍ2 の条件で形成できる。
域の所定部分に浅い接合のｎ型のソース／ドレイン領域
２９ａを形成するためのマスクとしてのレジストパター
ン（図示せず）を形成する。そして、このレジストパタ
ーン及びゲート電極２７ａをマスクとして、イオン注入
法により浅い接合のｎ型のソース／ドレイン領域２９ａ
を形成する（図２（Ｃ））。なお、浅い接合のｎ型のソ
ース／ドレイン領域２９ａは、砒素（Ａｓ）を例えば注
入エネルギーが１０ＫｅＶでかつドーズ量が１×１０15
／ｃｍ2 の条件で形成できる。
【００３１】次に、この試料上に、テトラエトキシシラ
ン（Tetra-Ethoxy-Silane ）を原料として用いて、ＣＶ
Ｄ法によりＳｉＯ2 膜（図示せず）を５０ｎｍの膜厚に
形成する。そして、このＳｉＯ2 膜に対し反応性イオン
エッチング法による異方性エッチングを実施しエッチバ
ックを行なう。このようにして、ｎＭＯＳ形成予定領域
のゲート電極２７ａの側壁、及びｐＭＯＳ形成予定領域
のゲート電極２７ｂの側壁に、第１の側壁膜３１ａ，３
１ｂを形成する（図３（Ａ））。
ン（Tetra-Ethoxy-Silane ）を原料として用いて、ＣＶ
Ｄ法によりＳｉＯ2 膜（図示せず）を５０ｎｍの膜厚に
形成する。そして、このＳｉＯ2 膜に対し反応性イオン
エッチング法による異方性エッチングを実施しエッチバ
ックを行なう。このようにして、ｎＭＯＳ形成予定領域
のゲート電極２７ａの側壁、及びｐＭＯＳ形成予定領域
のゲート電極２７ｂの側壁に、第１の側壁膜３１ａ，３
１ｂを形成する（図３（Ａ））。
【００３２】次に、この試料上に、ｐＭＯＳ形成予定領
域の所定部分に浅い接合のｐ型のソース／ドレイン領域
２９ｂを形成するためのマスクとしてのレジストパター
ン（図示せず）を形成する。そして、このレジストパタ
ーン、ゲート電極２７ｂ及び第１の側壁膜３１ｂをマス
クとして、イオン注入法により浅い接合のｐ型のソース
／ドレイン領域２９ｂを形成する（図３（Ｂ））。な
お、浅い接合のｐ型のソース／ドレイン領域２９ｂは、
フッ化ボロンを例えば注入エネルギーが１０ＫｅＶでか
つドーズ量が１×１０15／ｃｍ2 の条件で形成できる。
域の所定部分に浅い接合のｐ型のソース／ドレイン領域
２９ｂを形成するためのマスクとしてのレジストパター
ン（図示せず）を形成する。そして、このレジストパタ
ーン、ゲート電極２７ｂ及び第１の側壁膜３１ｂをマス
クとして、イオン注入法により浅い接合のｐ型のソース
／ドレイン領域２９ｂを形成する（図３（Ｂ））。な
お、浅い接合のｐ型のソース／ドレイン領域２９ｂは、
フッ化ボロンを例えば注入エネルギーが１０ＫｅＶでか
つドーズ量が１×１０15／ｃｍ2 の条件で形成できる。
【００３３】次に、この試料上に、テトラエトキシシラ
ンを原料として用いて、ＣＶＤ法によりＳｉＯ2 膜（図
示せず）を２００ｎｍの膜厚に形成する。そして、この
ＳｉＯ2 膜に対し反応性イオンエッチング法による異方
性エッチングを実施しエッチバックを行なう。このよう
にして、第１の側壁膜３１ａ，３１ｂの側壁に、第２の
側壁膜３３ａ，３３ｂを形成する（図３（Ｃ））。
ンを原料として用いて、ＣＶＤ法によりＳｉＯ2 膜（図
示せず）を２００ｎｍの膜厚に形成する。そして、この
ＳｉＯ2 膜に対し反応性イオンエッチング法による異方
性エッチングを実施しエッチバックを行なう。このよう
にして、第１の側壁膜３１ａ，３１ｂの側壁に、第２の
側壁膜３３ａ，３３ｂを形成する（図３（Ｃ））。
【００３４】その後、浅い接合のｎ型のソース／ドレイ
ン領域２９ａを形成した場合と同様な工程で、深い接合
のｎ型のソース／ドレイン領域３５ａを形成し、また、
浅い接合のｐ型のソース／ドレイン領域２９ｂを形成し
た場合と同様な工程で、深い接合のｐ型のソース／ドレ
イン領域３５ｂを形成する（図４）。ただし、深い接合
のｎ型のソース／ドレイン領域３５ａを形成する場合、
レジストパターン、ゲート電極２７ａ、第１の側壁膜３
１ａ、及び第２の側壁膜３３ａをマスクとして用い、深
い接合のｐ型のソース／ドレイン領域３５ｂを形成する
場合、レジストパターン、ゲート電極２７ｂ、第１の側
壁膜３１ｂ、及び第２の側壁膜３３ｂをマスクとして用
いる。なお、深い接合のｎ型のソース／ドレイン領域３
５ａは、砒素を例えば注入エネルギーが１００ＫｅＶで
かつドーズ量が５×１０15／ｃｍ2 の条件で形成でき、
深い接合のｐ型のソース／ドレイン領域３５ｂは、フッ
化ボロンを例えば注入エネルギーが７０ＫｅＶでかつド
ーズ量が２×１０15／ｃｍ2 の条件で形成できる。
ン領域２９ａを形成した場合と同様な工程で、深い接合
のｎ型のソース／ドレイン領域３５ａを形成し、また、
浅い接合のｐ型のソース／ドレイン領域２９ｂを形成し
た場合と同様な工程で、深い接合のｐ型のソース／ドレ
イン領域３５ｂを形成する（図４）。ただし、深い接合
のｎ型のソース／ドレイン領域３５ａを形成する場合、
レジストパターン、ゲート電極２７ａ、第１の側壁膜３
１ａ、及び第２の側壁膜３３ａをマスクとして用い、深
い接合のｐ型のソース／ドレイン領域３５ｂを形成する
場合、レジストパターン、ゲート電極２７ｂ、第１の側
壁膜３１ｂ、及び第２の側壁膜３３ｂをマスクとして用
いる。なお、深い接合のｎ型のソース／ドレイン領域３
５ａは、砒素を例えば注入エネルギーが１００ＫｅＶで
かつドーズ量が５×１０15／ｃｍ2 の条件で形成でき、
深い接合のｐ型のソース／ドレイン領域３５ｂは、フッ
化ボロンを例えば注入エネルギーが７０ＫｅＶでかつド
ーズ量が２×１０15／ｃｍ2 の条件で形成できる。
【００３５】最後に、急速加熱装置（ＲＴＡ装置）を用
い、例えば１０５０℃の温度で１０秒間熱処理を行な
い、すべての不純物の活性化を行なう。以上のようにし
て、微細なゲート長のＣＭＯＳ、具体的にはｐＭＯＳ及
びｎＭＯＳが隣接する状態のＣＭＯＳを製造することが
できる。
い、例えば１０５０℃の温度で１０秒間熱処理を行な
い、すべての不純物の活性化を行なう。以上のようにし
て、微細なゲート長のＣＭＯＳ、具体的にはｐＭＯＳ及
びｎＭＯＳが隣接する状態のＣＭＯＳを製造することが
できる。
【００３６】以上のようにして製造したＣＭＯＳを構成
するｎＭＯＳ及びｐＭＯＳのゲート電極２７ａ，２７ｂ
直下の領域における不純物プロファイルをそれぞれ、沖
電気工業株式会社製の２次元プロセスシミュレータ（Ｏ
ＰＵＳ）を用いて求めた。具体的には、シリコン膜１９
ａ，１９ｂのエピタキシャル成長を２段階で行ない、ｐ
型不純物としてボロンを用いて製造したＣＭＯＳ、より
具体的には、第１段階のシリコン膜１９ａ1 ，１９ｂ1
を、該膜１９ａ1 ，１９ｂ1 中でのボロンの濃度が２．
４×１０18ｃｍ-3となる条件で１０ｎｍの膜厚に形成
し、第２段階のシリコン膜１９ａ2 ，１９ｂ2 を、該膜
１９ａ2 ，１９ｂ2 中でのボロンの濃度が５×１０16ｃ
ｍ-3となる条件で３０ｎｍの膜厚に形成することにより
製造したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳのゲ
ート電極２７ａ，２７ｂ直下の領域における不純物プロ
ファイルを求めた。
するｎＭＯＳ及びｐＭＯＳのゲート電極２７ａ，２７ｂ
直下の領域における不純物プロファイルをそれぞれ、沖
電気工業株式会社製の２次元プロセスシミュレータ（Ｏ
ＰＵＳ）を用いて求めた。具体的には、シリコン膜１９
ａ，１９ｂのエピタキシャル成長を２段階で行ない、ｐ
型不純物としてボロンを用いて製造したＣＭＯＳ、より
具体的には、第１段階のシリコン膜１９ａ1 ，１９ｂ1
を、該膜１９ａ1 ，１９ｂ1 中でのボロンの濃度が２．
４×１０18ｃｍ-3となる条件で１０ｎｍの膜厚に形成
し、第２段階のシリコン膜１９ａ2 ，１９ｂ2 を、該膜
１９ａ2 ，１９ｂ2 中でのボロンの濃度が５×１０16ｃ
ｍ-3となる条件で３０ｎｍの膜厚に形成することにより
製造したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳのゲ
ート電極２７ａ，２７ｂ直下の領域における不純物プロ
ファイルを求めた。
【００３７】図５はｎＭＯＳに対する不純物プロファイ
ルであり、図５（Ａ）には、シリコン膜１９ａの形成直
後のボロンのプロファイルを示し、図５（Ｂ）には、Ｃ
ＭＯＳ製造終了後のボロンのプロファイルを示してい
る。同様に、図６はｐＭＯＳに対する不純物プロファイ
ルであり、図６（Ａ）には、シリコン膜１９ｂの形成直
後のボロンのプロファイルを曲線ａで、リンのプロファ
イルを曲線ｂでそれぞれ示し、図６（Ｂ）には、ＣＭＯ
Ｓ製造終了後のボロンのプロファイルを曲線ａで、リン
のプロファイルを曲線ｂでそれぞれ示している。なお、
図５（Ａ）及び（Ｂ）、並びに図６（Ａ）及び（Ｂ）の
横軸には、シリコン基板１１及びシリコン膜１９ａ，１
９ｂから構成される半導体の表面に垂直に、半導体の内
部に向かう方向に測った距離Ｘ（ｎｍ）を取って示し、
縦軸には、不純物濃度（ｃｍ-3）を取って示している。
ただし、ボロンのプロファイルを示す曲線がＸ軸と交差
する位置、すなわち図５（Ａ）及び（Ｂ）、並びに図６
（Ａ）及び（Ｂ）の横軸にｓで示す位置が、シリコン基
板１１及びシリコン膜１９ａ，１９ｂから構成される半
導体の表面の位置に相当する。
ルであり、図５（Ａ）には、シリコン膜１９ａの形成直
後のボロンのプロファイルを示し、図５（Ｂ）には、Ｃ
ＭＯＳ製造終了後のボロンのプロファイルを示してい
る。同様に、図６はｐＭＯＳに対する不純物プロファイ
ルであり、図６（Ａ）には、シリコン膜１９ｂの形成直
後のボロンのプロファイルを曲線ａで、リンのプロファ
イルを曲線ｂでそれぞれ示し、図６（Ｂ）には、ＣＭＯ
Ｓ製造終了後のボロンのプロファイルを曲線ａで、リン
のプロファイルを曲線ｂでそれぞれ示している。なお、
図５（Ａ）及び（Ｂ）、並びに図６（Ａ）及び（Ｂ）の
横軸には、シリコン基板１１及びシリコン膜１９ａ，１
９ｂから構成される半導体の表面に垂直に、半導体の内
部に向かう方向に測った距離Ｘ（ｎｍ）を取って示し、
縦軸には、不純物濃度（ｃｍ-3）を取って示している。
ただし、ボロンのプロファイルを示す曲線がＸ軸と交差
する位置、すなわち図５（Ａ）及び（Ｂ）、並びに図６
（Ａ）及び（Ｂ）の横軸にｓで示す位置が、シリコン基
板１１及びシリコン膜１９ａ，１９ｂから構成される半
導体の表面の位置に相当する。
【００３８】以下、シリコン基板１１及びシリコン膜１
９ａ，１９ｂから構成される半導体の表面から数十ｎｍ
の領域に注目して説明する。図５（Ａ）及び（Ｂ）から
理解できるように、シリコン膜１９ａを形成した後、上
述した種々の処理を行なって製造したＣＭＯＳを構成す
るｎＭＯＳのゲート電極２７ａ直下の領域におけるボロ
ンの濃度は、シリコン基板１１及びシリコン膜１９ａか
ら構成される半導体の表面から約４０ｎｍ離れた位置
で、１×１０18ｃｍ-3程度の最大値を示す。また、ボロ
ンの濃度は、シリコン基板１１及びシリコン膜１９ａか
ら構成される半導体の表面で、１×１０17ｃｍ-3程度に
なる。ｎＭＯＳの場合、シリコン基板１１及びシリコン
膜１９ａから構成される半導体の表面の領域にチャネル
が形成され、この領域をキャリアである電子が流れる。
そして、ボロンの濃度が１×１０17cm-3程度の場合、電
子の不純物散乱の影響が小さい。従って、高速動作が可
能になると考えられる。
９ａ，１９ｂから構成される半導体の表面から数十ｎｍ
の領域に注目して説明する。図５（Ａ）及び（Ｂ）から
理解できるように、シリコン膜１９ａを形成した後、上
述した種々の処理を行なって製造したＣＭＯＳを構成す
るｎＭＯＳのゲート電極２７ａ直下の領域におけるボロ
ンの濃度は、シリコン基板１１及びシリコン膜１９ａか
ら構成される半導体の表面から約４０ｎｍ離れた位置
で、１×１０18ｃｍ-3程度の最大値を示す。また、ボロ
ンの濃度は、シリコン基板１１及びシリコン膜１９ａか
ら構成される半導体の表面で、１×１０17ｃｍ-3程度に
なる。ｎＭＯＳの場合、シリコン基板１１及びシリコン
膜１９ａから構成される半導体の表面の領域にチャネル
が形成され、この領域をキャリアである電子が流れる。
そして、ボロンの濃度が１×１０17cm-3程度の場合、電
子の不純物散乱の影響が小さい。従って、高速動作が可
能になると考えられる。
【００３９】一方、図６（Ａ）及び（Ｂ）から理解でき
るように、シリコン膜１９ｂを形成した後、上述した種
々の処理を行なって製造したＣＭＯＳを構成するｐＭＯ
Ｓのゲート電極２７ｂ直下の領域におけるボロンの濃度
は、シリコン基板１１及びシリコン膜１９ｂから構成さ
れる半導体の表面から約４０ｎｍ離れた位置で、１×１
０18ｃｍ-3程度の最大値を示す。また、ボロンの濃度
は、シリコン基板１１及びシリコン膜１９ｂから構成さ
れる半導体の表面で、１×１０17ｃｍ-3程度になる。ま
た、ボロンの濃度とリンの濃度とは、シリコン基板１１
及びシリコン膜１９ｂから構成される半導体の表面から
約５０ｎｍ離れた位置で等しくなる。ボロンの濃度とリ
ンの濃度とが等しい位置にＰＮ接合が形成される。ｐＭ
ＯＳの場合、ｐ型不純物の濃度が最大値を示す位置を中
心とする領域にチャネルが形成され、キャリアであるホ
ールが流れる。このため、キャリアの表面散乱の影響が
小さくなり、高速動作が可能になると考えられる。ま
た、チャネルが、表面から５０ｎｍ離れた位置を中心と
する領域に形成されるため、ゲート電圧により空乏層電
荷を制御し易くなり、ショートチャネル効果が起きにく
くなると考えられる。
るように、シリコン膜１９ｂを形成した後、上述した種
々の処理を行なって製造したＣＭＯＳを構成するｐＭＯ
Ｓのゲート電極２７ｂ直下の領域におけるボロンの濃度
は、シリコン基板１１及びシリコン膜１９ｂから構成さ
れる半導体の表面から約４０ｎｍ離れた位置で、１×１
０18ｃｍ-3程度の最大値を示す。また、ボロンの濃度
は、シリコン基板１１及びシリコン膜１９ｂから構成さ
れる半導体の表面で、１×１０17ｃｍ-3程度になる。ま
た、ボロンの濃度とリンの濃度とは、シリコン基板１１
及びシリコン膜１９ｂから構成される半導体の表面から
約５０ｎｍ離れた位置で等しくなる。ボロンの濃度とリ
ンの濃度とが等しい位置にＰＮ接合が形成される。ｐＭ
ＯＳの場合、ｐ型不純物の濃度が最大値を示す位置を中
心とする領域にチャネルが形成され、キャリアであるホ
ールが流れる。このため、キャリアの表面散乱の影響が
小さくなり、高速動作が可能になると考えられる。ま
た、チャネルが、表面から５０ｎｍ離れた位置を中心と
する領域に形成されるため、ゲート電圧により空乏層電
荷を制御し易くなり、ショートチャネル効果が起きにく
くなると考えられる。
【００４０】このように、ｎＭＯＳ及びｐＭＯＳのどち
らも高速動作が可能になり、さらにｐＭＯＳにおいてシ
ョートチャネル効果が起きにくくなると考えられる。
らも高速動作が可能になり、さらにｐＭＯＳにおいてシ
ョートチャネル効果が起きにくくなると考えられる。
【００４１】そこで、上述のようにして製造したＣＭＯ
Ｓを構成するｎＭＯＳ及びｐＭＯＳの動作速度につい
て、より詳細に検討するため、沖電気工業株式会社製の
２次元デバイスシミュレータ（ＯＤＥＳＡ）を用いて、
ｎＭＯＳ及びｐＭＯＳのそれぞれに対して、ドレイン電
流のゲート電圧依存性（以下、ＩD −ＶG 特性と称する
場合がある。）を求めた。ｎＭＯＳに対するＩD −ＶG
特性は、ドレイン電圧が０．１Ｖの条件で求め、ｐＭＯ
Ｓに対するＩD −ＶG 特性は、ドレイン電圧が−０．１
Ｖの条件で求めた。ただし、ここでは、ショートチャネ
ル効果による影響をさけるため、ゲート長が１μｍであ
るｎＭＯＳ及びｐＭＯＳについて検討した。さらに、ｎ
ＭＯＳ及びｐＭＯＳのそれぞれに対して求められたＩD
−ＶG 特性から、ｎＭＯＳ及びｐＭＯＳのそれぞれに対
して、相互コンダクタンスのゲート電圧依存性（以下、
Ｇm −ＶG 特性と称する場合がある。）を求めた。な
お、これら電気特性は、シリコン膜１９ａ，１９ｂのエ
ピタキシャル成長を２段階で行ない、ｐ型不純物として
ボロンを用いて製造したＣＭＯＳ、より具体的には、第
１段階のシリコン膜１９ａ1 ，１９ｂ1 を、該膜１９ａ
1 ，１９ｂ1 中でのボロンの濃度が２．４×１０18ｃｍ
-3となる条件で１０ｎｍの膜厚に形成し、第２段階のシ
リコン膜１９ａ2 ，１９ｂ2 を、該膜１９ａ2 ，１９ｂ
2 中でのボロンの濃度が５×１０16ｃｍ-3となる条件で
２０ｎｍ、３０ｎｍ、４０ｎｍの膜厚に形成することに
より製造したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳ
に対して求めた。また、第２段階のシリコン膜１９ａ
2 ，１９ｂ2 を形成することなしに製造したＣＭＯＳを
構成するｎＭＯＳ及びｐＭＯＳに対する電気特性につい
ても併せて求めた。
Ｓを構成するｎＭＯＳ及びｐＭＯＳの動作速度につい
て、より詳細に検討するため、沖電気工業株式会社製の
２次元デバイスシミュレータ（ＯＤＥＳＡ）を用いて、
ｎＭＯＳ及びｐＭＯＳのそれぞれに対して、ドレイン電
流のゲート電圧依存性（以下、ＩD −ＶG 特性と称する
場合がある。）を求めた。ｎＭＯＳに対するＩD −ＶG
特性は、ドレイン電圧が０．１Ｖの条件で求め、ｐＭＯ
Ｓに対するＩD −ＶG 特性は、ドレイン電圧が−０．１
Ｖの条件で求めた。ただし、ここでは、ショートチャネ
ル効果による影響をさけるため、ゲート長が１μｍであ
るｎＭＯＳ及びｐＭＯＳについて検討した。さらに、ｎ
ＭＯＳ及びｐＭＯＳのそれぞれに対して求められたＩD
−ＶG 特性から、ｎＭＯＳ及びｐＭＯＳのそれぞれに対
して、相互コンダクタンスのゲート電圧依存性（以下、
Ｇm −ＶG 特性と称する場合がある。）を求めた。な
お、これら電気特性は、シリコン膜１９ａ，１９ｂのエ
ピタキシャル成長を２段階で行ない、ｐ型不純物として
ボロンを用いて製造したＣＭＯＳ、より具体的には、第
１段階のシリコン膜１９ａ1 ，１９ｂ1 を、該膜１９ａ
1 ，１９ｂ1 中でのボロンの濃度が２．４×１０18ｃｍ
-3となる条件で１０ｎｍの膜厚に形成し、第２段階のシ
リコン膜１９ａ2 ，１９ｂ2 を、該膜１９ａ2 ，１９ｂ
2 中でのボロンの濃度が５×１０16ｃｍ-3となる条件で
２０ｎｍ、３０ｎｍ、４０ｎｍの膜厚に形成することに
より製造したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳ
に対して求めた。また、第２段階のシリコン膜１９ａ
2 ，１９ｂ2 を形成することなしに製造したＣＭＯＳを
構成するｎＭＯＳ及びｐＭＯＳに対する電気特性につい
ても併せて求めた。
【００４２】図７はｎＭＯＳに対して求めた電気特性で
あり、図７（Ａ）には、ＩD −ＶG特性を示し、図７
（Ｂ）には、Ｇm −ＶG 特性を示している。同様に、図
８はｐＭＯＳに対して求めた電気特性であり、図８
（Ａ）には、ＩD −ＶG 特性を示し、図８（Ｂ）には、
Ｇm −ＶG 特性を示している。図７（Ａ）及び図８
（Ａ）中の曲線ａは、第２段階のシリコン膜１９ａ2 ，
１９ｂ2 を形成しなかった場合のＩD −ＶG 特性であ
り、曲線ｂ〜ｄは、第２段階のシリコン膜１９ａ2 ，１
９ｂ2 を２０μｍ、３０μｍ、４０ｎｍの膜厚にそれぞ
れ形成した場合のＩD −ＶG特性である。また、図７
（Ｂ）及び図８（Ｂ）中の曲線ｅは、第２段階のシリコ
ン膜１９ａ2 ，１９ｂ2 を形成しなかった場合のＧm −
ＶG 特性であり、曲線ｆ〜ｈは、第２段階のシリコン膜
１９ａ2 ，１９ｂ2 を２０μｍ、３０μｍ、４０ｎｍの
膜厚にそれぞれ形成した場合のＧm −ＶG 特性である。
なお、図７（Ａ）及び図８（Ａ）の横軸には、ゲート電
圧ＶG （Ｖ）を取って示し、縦軸には、ドレイン電流Ｉ
D （μＡ／μｍ）を取って示している。また、図７
（Ｂ）及び図８（Ｂ）の横軸には、ゲート電圧ＶG
（Ｖ）を取って示し、縦軸には、相互コンダクタンスＧ
m （μＳ／μｍ）を取って示している。
あり、図７（Ａ）には、ＩD −ＶG特性を示し、図７
（Ｂ）には、Ｇm −ＶG 特性を示している。同様に、図
８はｐＭＯＳに対して求めた電気特性であり、図８
（Ａ）には、ＩD −ＶG 特性を示し、図８（Ｂ）には、
Ｇm −ＶG 特性を示している。図７（Ａ）及び図８
（Ａ）中の曲線ａは、第２段階のシリコン膜１９ａ2 ，
１９ｂ2 を形成しなかった場合のＩD −ＶG 特性であ
り、曲線ｂ〜ｄは、第２段階のシリコン膜１９ａ2 ，１
９ｂ2 を２０μｍ、３０μｍ、４０ｎｍの膜厚にそれぞ
れ形成した場合のＩD −ＶG特性である。また、図７
（Ｂ）及び図８（Ｂ）中の曲線ｅは、第２段階のシリコ
ン膜１９ａ2 ，１９ｂ2 を形成しなかった場合のＧm −
ＶG 特性であり、曲線ｆ〜ｈは、第２段階のシリコン膜
１９ａ2 ，１９ｂ2 を２０μｍ、３０μｍ、４０ｎｍの
膜厚にそれぞれ形成した場合のＧm −ＶG 特性である。
なお、図７（Ａ）及び図８（Ａ）の横軸には、ゲート電
圧ＶG （Ｖ）を取って示し、縦軸には、ドレイン電流Ｉ
D （μＡ／μｍ）を取って示している。また、図７
（Ｂ）及び図８（Ｂ）の横軸には、ゲート電圧ＶG
（Ｖ）を取って示し、縦軸には、相互コンダクタンスＧ
m （μＳ／μｍ）を取って示している。
【００４３】ここで、ＩD −ＶG 特性からＧm −ＶG 特
性を求める方法について、図７（Ａ）中のｐ1 点及びｐ
2 点、並びに図７（Ｂ）中のｑ点を用いて説明する。ｐ
1 点及びｐ2 点は、第２段階のシリコン膜１９ａ2 を４
０ｎｍの膜厚に形成した場合のＩD −ＶG 特性を示す曲
線ｄ中の隣接する２つのプロットである。ｑ点はＧm−
ＶG 特性を示す曲線ｈ中のプロットであり、ｐ1 点及び
ｐ2 点から求められる。ｐ1 点及びｐ2 点からｑ点を求
める場合、先ず、ｐ2 点でのゲート電圧ＶG の値からｐ
1 点でのゲート電圧ＶG の値を引いて、ゲート電圧差Δ
ＶG を求める。次に、ｐ2 点でのドレイン電流ＩD の値
からｐ1 点でのドレイン電流ＩD の値を引いて、ドレイ
ン電流差ΔＩD を求める。そして、ｐ1 点でのゲート電
圧ＶG の値とｐ2 点でのゲート電圧ＶG の値の平均をｑ
点でのゲート電圧ＶG の値とし、ΔＩD ／ΔＶG をｑ点
での相互コンダクタンスＧm の値とする。曲線ｅ〜ｈの
その他のプロットについても、同様な方法で求めること
が出来る。
性を求める方法について、図７（Ａ）中のｐ1 点及びｐ
2 点、並びに図７（Ｂ）中のｑ点を用いて説明する。ｐ
1 点及びｐ2 点は、第２段階のシリコン膜１９ａ2 を４
０ｎｍの膜厚に形成した場合のＩD −ＶG 特性を示す曲
線ｄ中の隣接する２つのプロットである。ｑ点はＧm−
ＶG 特性を示す曲線ｈ中のプロットであり、ｐ1 点及び
ｐ2 点から求められる。ｐ1 点及びｐ2 点からｑ点を求
める場合、先ず、ｐ2 点でのゲート電圧ＶG の値からｐ
1 点でのゲート電圧ＶG の値を引いて、ゲート電圧差Δ
ＶG を求める。次に、ｐ2 点でのドレイン電流ＩD の値
からｐ1 点でのドレイン電流ＩD の値を引いて、ドレイ
ン電流差ΔＩD を求める。そして、ｐ1 点でのゲート電
圧ＶG の値とｐ2 点でのゲート電圧ＶG の値の平均をｑ
点でのゲート電圧ＶG の値とし、ΔＩD ／ΔＶG をｑ点
での相互コンダクタンスＧm の値とする。曲線ｅ〜ｈの
その他のプロットについても、同様な方法で求めること
が出来る。
【００４４】図７（Ａ）から理解できるように、ＣＭＯ
Ｓを構成するｎＭＯＳのドレイン電流ＩD が０．１（μ
Ａ／μｍ）となるときのゲート電圧ＶG の値（以下、し
きい値電圧Ｖthと称する場合がある。）の絶対値は、第
２段階のシリコン膜１９ａ2を厚く形成する程、小さく
なる。また、図７（Ｂ）から理解できるように、第２段
階のシリコン膜１９ａ2 を厚く形成する程、相互コンダ
クタンスＧm の最大値は大きくなる。特に、第２段階の
シリコン膜を形成しなかった場合の相互コンダクタンス
Ｇm の最大値に比べて、第２段階のシリコン膜１９ａ2
を４０ｎｍの膜厚に形成した場合の相互コンダクタンス
Ｇm の最大値がほぼ２倍になる。
Ｓを構成するｎＭＯＳのドレイン電流ＩD が０．１（μ
Ａ／μｍ）となるときのゲート電圧ＶG の値（以下、し
きい値電圧Ｖthと称する場合がある。）の絶対値は、第
２段階のシリコン膜１９ａ2を厚く形成する程、小さく
なる。また、図７（Ｂ）から理解できるように、第２段
階のシリコン膜１９ａ2 を厚く形成する程、相互コンダ
クタンスＧm の最大値は大きくなる。特に、第２段階の
シリコン膜を形成しなかった場合の相互コンダクタンス
Ｇm の最大値に比べて、第２段階のシリコン膜１９ａ2
を４０ｎｍの膜厚に形成した場合の相互コンダクタンス
Ｇm の最大値がほぼ２倍になる。
【００４５】一方、図８（Ａ）から理解できるように、
ＣＭＯＳを構成するｐＭＯＳのしきい値電圧Ｖthの絶対
値は、第２段階のシリコン膜１９ｂ2 を厚く形成する
程、小さくなる。また、図８（Ｂ）から理解できるよう
に、第２段階のシリコン膜１９ｂ2 を厚く形成する程、
相互コンダクタンスＧm の最大値は大きくなる。特に、
第２段階のシリコン膜を形成しなかった場合の相互コン
ダクタンスＧm の最大値に比べて、第２段階のシリコン
膜１９ｂ2 を４０ｎの膜厚に形成した場合の相互コンダ
クタンスＧm の最大値がほぼ２倍になる。
ＣＭＯＳを構成するｐＭＯＳのしきい値電圧Ｖthの絶対
値は、第２段階のシリコン膜１９ｂ2 を厚く形成する
程、小さくなる。また、図８（Ｂ）から理解できるよう
に、第２段階のシリコン膜１９ｂ2 を厚く形成する程、
相互コンダクタンスＧm の最大値は大きくなる。特に、
第２段階のシリコン膜を形成しなかった場合の相互コン
ダクタンスＧm の最大値に比べて、第２段階のシリコン
膜１９ｂ2 を４０ｎの膜厚に形成した場合の相互コンダ
クタンスＧm の最大値がほぼ２倍になる。
【００４６】このように、ｎＭＯＳ及びｐＭＯＳのどち
らも、第２段階のシリコン膜１９ａ2 ，１９ｂ2 を厚く
形成するほど、相互コンダクタンスＧm の最大値が大き
くなる。従って、ｎＭＯＳ及びｐＭＯＳのどちらも、第
２段階のシリコン膜１９ａ2，１９ｂ2 を厚く形成する
ほど、高速動作が可能になることが理解できる。ただ
し、ｐＭＯＳでは、第２段階のシリコン膜１９ｂ2 を厚
く形成するほど、サブスレッショルド係数が大きくなる
ため、このことを考慮して、第２段階のシリコン膜１９
ａ2 ，１９ｂ2 を形成する膜厚を定める必要がある。こ
のことは、ゲート電圧ＶG の絶対値が、しきい値電圧Ｖ
thの絶対値以下となる領域に注目すると理解できる。
らも、第２段階のシリコン膜１９ａ2 ，１９ｂ2 を厚く
形成するほど、相互コンダクタンスＧm の最大値が大き
くなる。従って、ｎＭＯＳ及びｐＭＯＳのどちらも、第
２段階のシリコン膜１９ａ2，１９ｂ2 を厚く形成する
ほど、高速動作が可能になることが理解できる。ただ
し、ｐＭＯＳでは、第２段階のシリコン膜１９ｂ2 を厚
く形成するほど、サブスレッショルド係数が大きくなる
ため、このことを考慮して、第２段階のシリコン膜１９
ａ2 ，１９ｂ2 を形成する膜厚を定める必要がある。こ
のことは、ゲート電圧ＶG の絶対値が、しきい値電圧Ｖ
thの絶対値以下となる領域に注目すると理解できる。
【００４７】また、上述のようにして製造したＣＭＯＳ
を構成するｎＭＯＳ及びｐＭＯＳのショートチャネル効
果について、より詳細に検討するため、ゲート長が１μ
ｍの場合のしきい値電圧からゲート長が０．１５μｍの
場合のしきい値電圧を引くことにより、しきい値電圧差
ΔＶthを求めた。ｎＭＯＳに対しては、ドレイン電圧が
２Ｖの条件でしきい値電圧差ΔＶthを求め、ｐＭＯＳに
対しては、ドレイン電圧が−２Ｖの条件でしきい値電圧
差ΔＶthを求めた。なお、しきい値電圧差ΔＶthは、シ
リコン膜１９ａ，１９ｂのエピタキシャル成長を２段階
で行ない、ｐ型不純物としてボロンを用いて製造したＣ
ＭＯＳ、より具体的には、第１段階のシリコン膜１９ａ
1 ，１９ｂ1 を、該膜１９ａ1 ，１９ｂ1 中でのボロン
の濃度が２．４×１０18ｃｍ-3となる条件で１０ｎｍの
膜厚に形成し、第２段階のシリコン膜１９ａ2 ，１９ｂ
2 を、該膜１９ａ2 ，１９ｂ2 中でのボロンの濃度が５
×１０16ｃｍ-3となる条件で２０μｍ、３０μｍ、４０
ｎｍの膜厚に形成することにより製造したＣＭＯＳを構
成するｎＭＯＳ及びｐＭＯＳに対して求めた。また、第
２段階のシリコン膜１９ａ2 ，１９ｂ2 を形成すること
なしに製造したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯ
Ｓに対するしきい値電圧差ΔＶthについても併せて求め
た。また、シリコン膜１９ａ，１９ｂを形成する代わり
に、ｎＭＯＳ形成予定領域のシリコン基板１１の表面
に、ボロンを注入エネルギーが４５ＫｅＶでかつドーズ
量が４×１０12／ｃｍ2 の条件で、さらにフッ化ボロン
を注入エネルギーが９０ＫｅＶでかつドーズ量が４×１
０12／ｃｍ2 の条件で、それぞれイオン注入し、またｐ
ＭＯＳ形成予定領域のシリコン基板１１の表面に、フッ
化ボロンを注入エネルギーが１０ＫｅＶでかつドーズ量
が３×１０12／ｃｍ2 の条件で、さらにリンを注入エネ
ルギーが１２０ＫｅＶでかつドーズ量が２×１０13／ｃ
ｍ2 の条件で、それぞれイオン注入することにより製造
したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳに対する
しきい値電圧差ΔＶthについても併せて求めた。
を構成するｎＭＯＳ及びｐＭＯＳのショートチャネル効
果について、より詳細に検討するため、ゲート長が１μ
ｍの場合のしきい値電圧からゲート長が０．１５μｍの
場合のしきい値電圧を引くことにより、しきい値電圧差
ΔＶthを求めた。ｎＭＯＳに対しては、ドレイン電圧が
２Ｖの条件でしきい値電圧差ΔＶthを求め、ｐＭＯＳに
対しては、ドレイン電圧が−２Ｖの条件でしきい値電圧
差ΔＶthを求めた。なお、しきい値電圧差ΔＶthは、シ
リコン膜１９ａ，１９ｂのエピタキシャル成長を２段階
で行ない、ｐ型不純物としてボロンを用いて製造したＣ
ＭＯＳ、より具体的には、第１段階のシリコン膜１９ａ
1 ，１９ｂ1 を、該膜１９ａ1 ，１９ｂ1 中でのボロン
の濃度が２．４×１０18ｃｍ-3となる条件で１０ｎｍの
膜厚に形成し、第２段階のシリコン膜１９ａ2 ，１９ｂ
2 を、該膜１９ａ2 ，１９ｂ2 中でのボロンの濃度が５
×１０16ｃｍ-3となる条件で２０μｍ、３０μｍ、４０
ｎｍの膜厚に形成することにより製造したＣＭＯＳを構
成するｎＭＯＳ及びｐＭＯＳに対して求めた。また、第
２段階のシリコン膜１９ａ2 ，１９ｂ2 を形成すること
なしに製造したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯ
Ｓに対するしきい値電圧差ΔＶthについても併せて求め
た。また、シリコン膜１９ａ，１９ｂを形成する代わり
に、ｎＭＯＳ形成予定領域のシリコン基板１１の表面
に、ボロンを注入エネルギーが４５ＫｅＶでかつドーズ
量が４×１０12／ｃｍ2 の条件で、さらにフッ化ボロン
を注入エネルギーが９０ＫｅＶでかつドーズ量が４×１
０12／ｃｍ2 の条件で、それぞれイオン注入し、またｐ
ＭＯＳ形成予定領域のシリコン基板１１の表面に、フッ
化ボロンを注入エネルギーが１０ＫｅＶでかつドーズ量
が３×１０12／ｃｍ2 の条件で、さらにリンを注入エネ
ルギーが１２０ＫｅＶでかつドーズ量が２×１０13／ｃ
ｍ2 の条件で、それぞれイオン注入することにより製造
したＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳに対する
しきい値電圧差ΔＶthについても併せて求めた。
【００４８】図９はｎＭＯＳに対して求めた、しきい値
電圧差ΔＶthと相互コンダクタンスの最大値Ｇm max と
の関係を示す特性図であり、図１０はｐＭＯＳに対して
求めた、しきい値電圧差ΔＶthと相互コンダクタンスの
最大値Ｇm max との関係を示す特性図である。図９及び
図１０の横軸には、相互コンダクタンスの最大値Ｇm max
（μＳ／μｍ）を取って示し、縦軸には、しきい値電
圧差ΔＶth（Ｖ）を取って示している。図９及び図１０
中、ａ点は、第２段階のシリコン膜１９ａ2 ，１９ｂ2
を形成しなかった場合の結果を示し、ｂ〜ｄ点は、第２
段階のシリコン膜１９ａ2 ，１９ｂ2 を２０ｎｍ、３０
ｎｍ、４０ｎｍの膜厚にそれぞれ形成した場合の結果を
示している。また、ｅ点は、上述したようにイオン注入
を行なった場合の結果を示している。なお、ａ点〜ｄ点
における相互コンダクタンスの最大値Ｇm max は、上述
したＧm −ＶG 特性において求められた相互コンダクタ
ンスＧm の最大値を示している。すなわち、ｎＭＯＳで
は、ゲート長が１μｍであり、ドレイン電圧が０．１Ｖ
である条件で得られた相互コンダクタンスＧm の最大値
を示し、ｐＭＯＳでは、ゲート長が１μｍであり、ドレ
イン電圧が−０．１Ｖである条件で得られた相互コンダ
クタンスＧm の最大値を示している。同様に、ｅ点にお
ける相互コンダクタンスの最大値Ｇm max も、ｎＭＯＳ
では、ゲート長が１μｍであり、ドレイン電圧が０．１
Ｖである条件で得られる相互コンダクタンスＧm の最大
値を示し、ｐＭＯＳでは、ゲート長が１μｍであり、ド
レイン電圧が−０．１Ｖである条件で得られる相互コン
ダクタンスＧm の最大値を示している。
電圧差ΔＶthと相互コンダクタンスの最大値Ｇm max と
の関係を示す特性図であり、図１０はｐＭＯＳに対して
求めた、しきい値電圧差ΔＶthと相互コンダクタンスの
最大値Ｇm max との関係を示す特性図である。図９及び
図１０の横軸には、相互コンダクタンスの最大値Ｇm max
（μＳ／μｍ）を取って示し、縦軸には、しきい値電
圧差ΔＶth（Ｖ）を取って示している。図９及び図１０
中、ａ点は、第２段階のシリコン膜１９ａ2 ，１９ｂ2
を形成しなかった場合の結果を示し、ｂ〜ｄ点は、第２
段階のシリコン膜１９ａ2 ，１９ｂ2 を２０ｎｍ、３０
ｎｍ、４０ｎｍの膜厚にそれぞれ形成した場合の結果を
示している。また、ｅ点は、上述したようにイオン注入
を行なった場合の結果を示している。なお、ａ点〜ｄ点
における相互コンダクタンスの最大値Ｇm max は、上述
したＧm −ＶG 特性において求められた相互コンダクタ
ンスＧm の最大値を示している。すなわち、ｎＭＯＳで
は、ゲート長が１μｍであり、ドレイン電圧が０．１Ｖ
である条件で得られた相互コンダクタンスＧm の最大値
を示し、ｐＭＯＳでは、ゲート長が１μｍであり、ドレ
イン電圧が−０．１Ｖである条件で得られた相互コンダ
クタンスＧm の最大値を示している。同様に、ｅ点にお
ける相互コンダクタンスの最大値Ｇm max も、ｎＭＯＳ
では、ゲート長が１μｍであり、ドレイン電圧が０．１
Ｖである条件で得られる相互コンダクタンスＧm の最大
値を示し、ｐＭＯＳでは、ゲート長が１μｍであり、ド
レイン電圧が−０．１Ｖである条件で得られる相互コン
ダクタンスＧm の最大値を示している。
【００４９】図９から理解できるように、ｎＭＯＳで
は、第２段階のシリコン膜１９ａ2 を形成しなかった場
合のしきい値電圧差ΔＶthの絶対値が最も大きい。そし
て、第２段階のシリコン膜１９ａ2 の膜厚が大きくなる
程、しきい値電圧差ΔＶthの絶対値が小さくなる。第２
段階のシリコン膜１９ｂ2 を２０ｎｍ〜４０ｎｍの膜厚
に形成した場合のしきい値電圧差ΔＶthは、イオン注入
を行った場合のしきい値電圧差ΔＶthと同程度である。
このことは、第２段階のシリコン膜１９ｂ2 を２０ｎｍ
〜４０ｎｍの膜厚に形成したとしても、従来と比べてシ
ョートチャネル効果が起こり易くならないことを示して
いる。また、ｎＭＯＳでは、第２段階のシリコン膜１９
ａ2 を形成しなかった場合の相互コンダクタンスＧm が
最も小さい。そして、第２段階のシリコン膜１９ａ2 の
膜厚が大きくなる程、相互コンダクタンスＧm が大きく
なる。第２段階のシリコン膜１９ａ2 を２０ｎｍ〜４０
ｎｍの膜厚に形成した場合の相互コンダクタンスＧm
は、イオン注入を行った場合の相互コンダクタンスＧm
より大きい。従って、第２段階のシリコン膜１９ａ2 を
２０ｎｍ〜４０ｎｍの膜厚に形成した場合、ショートチ
ャネル効果が起こり易くなることなしに、高速動作が可
能になる。
は、第２段階のシリコン膜１９ａ2 を形成しなかった場
合のしきい値電圧差ΔＶthの絶対値が最も大きい。そし
て、第２段階のシリコン膜１９ａ2 の膜厚が大きくなる
程、しきい値電圧差ΔＶthの絶対値が小さくなる。第２
段階のシリコン膜１９ｂ2 を２０ｎｍ〜４０ｎｍの膜厚
に形成した場合のしきい値電圧差ΔＶthは、イオン注入
を行った場合のしきい値電圧差ΔＶthと同程度である。
このことは、第２段階のシリコン膜１９ｂ2 を２０ｎｍ
〜４０ｎｍの膜厚に形成したとしても、従来と比べてシ
ョートチャネル効果が起こり易くならないことを示して
いる。また、ｎＭＯＳでは、第２段階のシリコン膜１９
ａ2 を形成しなかった場合の相互コンダクタンスＧm が
最も小さい。そして、第２段階のシリコン膜１９ａ2 の
膜厚が大きくなる程、相互コンダクタンスＧm が大きく
なる。第２段階のシリコン膜１９ａ2 を２０ｎｍ〜４０
ｎｍの膜厚に形成した場合の相互コンダクタンスＧm
は、イオン注入を行った場合の相互コンダクタンスＧm
より大きい。従って、第２段階のシリコン膜１９ａ2 を
２０ｎｍ〜４０ｎｍの膜厚に形成した場合、ショートチ
ャネル効果が起こり易くなることなしに、高速動作が可
能になる。
【００５０】一方、図１０から理解できるように、ｐＭ
ＯＳでは、第２段階のシリコン膜１９ｂ2 を形成しなか
った場合のしきい値電圧差ΔＶthが最も小さい。そし
て、第２段階のシリコン膜１９ｂ2 の膜厚が大きくなる
程、しきい値電圧差ΔＶthが大きくなる。第２段階のシ
リコン膜１９ｂ2 を２０ｎｍ〜３０ｎｍの膜厚に形成し
た場合のしきい値電圧差ΔＶthは、第２段階のシリコン
膜１９ｂ2 を形成しなかった場合のしきい値電圧差ΔＶ
thよりわずかに大きく、第２段階のシリコン膜１９ｂ2
を４０ｎｍの膜厚に形成した場合のしきい値電圧差ΔＶ
thは、イオン注入を行った場合のしきい値電圧差ΔＶth
と同程度である。また、ｐＭＯＳでは、第２段階のシリ
コン膜１９ｂ2 を形成しなかった場合の相互コンダクタ
ンスＧm が最も小さい。そして、第２段階のシリコン膜
１９ｂ2 の膜厚が大きくなる程、相互コンダクタンスＧ
m が大きくなる。第２段階のシリコン膜１９ｂ2 を２０
ｎｍ〜４０ｎｍの膜厚に形成した場合の相互コンダクタ
ンスＧm は、イオン注入を行った場合の相互コンダクタ
ンスＧm より大きい。従って、第２段階のシリコン膜１
９ｂ2 を２０ｎｍ〜３０ｎｍの膜厚に形成した場合に
は、ショートチャネル効果が起きにくく、かつ高速動作
が可能になる。
ＯＳでは、第２段階のシリコン膜１９ｂ2 を形成しなか
った場合のしきい値電圧差ΔＶthが最も小さい。そし
て、第２段階のシリコン膜１９ｂ2 の膜厚が大きくなる
程、しきい値電圧差ΔＶthが大きくなる。第２段階のシ
リコン膜１９ｂ2 を２０ｎｍ〜３０ｎｍの膜厚に形成し
た場合のしきい値電圧差ΔＶthは、第２段階のシリコン
膜１９ｂ2 を形成しなかった場合のしきい値電圧差ΔＶ
thよりわずかに大きく、第２段階のシリコン膜１９ｂ2
を４０ｎｍの膜厚に形成した場合のしきい値電圧差ΔＶ
thは、イオン注入を行った場合のしきい値電圧差ΔＶth
と同程度である。また、ｐＭＯＳでは、第２段階のシリ
コン膜１９ｂ2 を形成しなかった場合の相互コンダクタ
ンスＧm が最も小さい。そして、第２段階のシリコン膜
１９ｂ2 の膜厚が大きくなる程、相互コンダクタンスＧ
m が大きくなる。第２段階のシリコン膜１９ｂ2 を２０
ｎｍ〜４０ｎｍの膜厚に形成した場合の相互コンダクタ
ンスＧm は、イオン注入を行った場合の相互コンダクタ
ンスＧm より大きい。従って、第２段階のシリコン膜１
９ｂ2 を２０ｎｍ〜３０ｎｍの膜厚に形成した場合に
は、ショートチャネル効果が起きにくく、かつ高速動作
が可能になる。
【００５１】２．第２の実施の形態 図１１及び図１２はＣＭＯＳを製造する場合の説明図で
ある。具体的には、ｐＭＯＳ及びｎＭＯＳが隣接する状
態のＣＭＯＳを製造する場合の工程図であり、その製造
工程中の主な工程での試料をそれぞれゲート長に沿った
方向に切った断面図（ただし、切り口に着目した図）に
よって示した工程図である。ただし、図面が複雑化する
のを回避するため、断面を示すハッチングを一部省略し
てある。
ある。具体的には、ｐＭＯＳ及びｎＭＯＳが隣接する状
態のＣＭＯＳを製造する場合の工程図であり、その製造
工程中の主な工程での試料をそれぞれゲート長に沿った
方向に切った断面図（ただし、切り口に着目した図）に
よって示した工程図である。ただし、図面が複雑化する
のを回避するため、断面を示すハッチングを一部省略し
てある。
【００５２】先ず、第１の実施の形態の場合と同様にし
て、シリコン基板１１へのＰウエル１３ａ及びＮウエル
１３ｂの形成、シリコン基板１１への素子間分離用絶縁
膜１５の形成、領域１７ａへのパンチスルーサプレッシ
ョンインプラ、及びチャネルインプラ、領域１７ｂへの
パンチスルーサプレッションインプラを行なう（図１１
（Ａ））。
て、シリコン基板１１へのＰウエル１３ａ及びＮウエル
１３ｂの形成、シリコン基板１１への素子間分離用絶縁
膜１５の形成、領域１７ａへのパンチスルーサプレッシ
ョンインプラ、及びチャネルインプラ、領域１７ｂへの
パンチスルーサプレッションインプラを行なう（図１１
（Ａ））。
【００５３】次に、この試料を、例えば９００℃の温度
で１分間熱処理して、イオン注入によりアモルファス化
したシリコン基板１１の表面を再結晶化する。その後、
この試料上に、ＣＶＤ法によりｐ型不純物を含むシリケ
ートガラス膜３７を、１００ｎｍの膜厚に形成する（図
１１（Ｂ））。ｐ型不純物を含むシリケートガラス膜３
７として、ＢＳＧ（Boron Silicate Glass）膜を用いる
例について示せば、ＢＳＧ膜は、例えばシリコン源とな
るシラン、及びボロン源となるジボランを、ＢＳＧ膜３
７中でのＢ2 Ｏ3 換算のモル濃度が例えば１８ｍｏｌ％
程度になる条件で混合し反応ガスとして用いて、例えば
４００℃の温度で形成できる。
で１分間熱処理して、イオン注入によりアモルファス化
したシリコン基板１１の表面を再結晶化する。その後、
この試料上に、ＣＶＤ法によりｐ型不純物を含むシリケ
ートガラス膜３７を、１００ｎｍの膜厚に形成する（図
１１（Ｂ））。ｐ型不純物を含むシリケートガラス膜３
７として、ＢＳＧ（Boron Silicate Glass）膜を用いる
例について示せば、ＢＳＧ膜は、例えばシリコン源とな
るシラン、及びボロン源となるジボランを、ＢＳＧ膜３
７中でのＢ2 Ｏ3 換算のモル濃度が例えば１８ｍｏｌ％
程度になる条件で混合し反応ガスとして用いて、例えば
４００℃の温度で形成できる。
【００５４】次に、この試料を、急速加熱装置を用い、
例えば９５０℃の温度で５秒間熱処理を行なう。この熱
処理において、シリケートガラス膜３７に含まれている
ボロンが、該膜３７からシリコン基板１１に固相拡散
し、シリコン基板１１の表層に、ボロンの濃度が例えば
２．４×１０18ｃｍ-3程度の拡散領域３９ａ，３９ｂが
形成される。その後、シリケートガラス膜３７をエッチ
ングにより除去する（図１２（Ａ））。
例えば９５０℃の温度で５秒間熱処理を行なう。この熱
処理において、シリケートガラス膜３７に含まれている
ボロンが、該膜３７からシリコン基板１１に固相拡散
し、シリコン基板１１の表層に、ボロンの濃度が例えば
２．４×１０18ｃｍ-3程度の拡散領域３９ａ，３９ｂが
形成される。その後、シリケートガラス膜３７をエッチ
ングにより除去する（図１２（Ａ））。
【００５５】次に、ｎＭＯＳ形成予定領域のシリコン基
板表面上及びｐＭＯＳ形成予定領域のシリコン基板表面
上に、ＵＨＶ−ＣＶＤ法によりｐ型不純物を含むシリコ
ン膜１９ａ，１９ｂを、該シリコン膜１９ａ，１９ｂ中
でのｐ型不純物濃度が、拡散領域３９ａ，３９ｂのｐ型
不純物濃度より低くなるように、１０〜５０ｎｍの膜厚
にエピタキシャル成長させて形成する（図１２
（Ｂ））。シリコン膜１９ａ，１９ｂを１段階で形成
し、ｐ型不純物としてボロンを用いる例について示せ
ば、シリコン膜１９ａ，１９ｂは、例えばシリコン源と
なるシラン又はジシラン、及びｐ型不純物源となるジボ
ランをシリコン膜１９ａ，１９ｂ中でのボロンの濃度が
例えば５×１０16ｃｍ-3となる条件で混合して反応ガス
として用い、例えば１０-4Ｔｏｒｒの反応ガス圧力下、
５００〜７００℃の基板温度で、１０〜５０ｎｍの膜厚
にエピタキシャル成長させることにより形成できる。シ
リコン膜１９ａ，１９ｂとして、ｐ型不純物を含まない
ものを形成する場合には、例えばシリコン源となるシラ
ン又はジシランを反応ガスとして用いれば良い。
板表面上及びｐＭＯＳ形成予定領域のシリコン基板表面
上に、ＵＨＶ−ＣＶＤ法によりｐ型不純物を含むシリコ
ン膜１９ａ，１９ｂを、該シリコン膜１９ａ，１９ｂ中
でのｐ型不純物濃度が、拡散領域３９ａ，３９ｂのｐ型
不純物濃度より低くなるように、１０〜５０ｎｍの膜厚
にエピタキシャル成長させて形成する（図１２
（Ｂ））。シリコン膜１９ａ，１９ｂを１段階で形成
し、ｐ型不純物としてボロンを用いる例について示せ
ば、シリコン膜１９ａ，１９ｂは、例えばシリコン源と
なるシラン又はジシラン、及びｐ型不純物源となるジボ
ランをシリコン膜１９ａ，１９ｂ中でのボロンの濃度が
例えば５×１０16ｃｍ-3となる条件で混合して反応ガス
として用い、例えば１０-4Ｔｏｒｒの反応ガス圧力下、
５００〜７００℃の基板温度で、１０〜５０ｎｍの膜厚
にエピタキシャル成長させることにより形成できる。シ
リコン膜１９ａ，１９ｂとして、ｐ型不純物を含まない
ものを形成する場合には、例えばシリコン源となるシラ
ン又はジシランを反応ガスとして用いれば良い。
【００５６】その後、第１の実施の形態の場合と同様に
して、ゲート酸化膜の形成、ゲート電極の形成、浅い接
合のソース／ドレイン領域の形成、第１の側壁膜の形
成、深い接合のソース／ドレイン領域の形成、及び不純
物のドライブインを行なう。以上のようにして、微細な
ゲート長のＣＭＯＳを製造することができる。
して、ゲート酸化膜の形成、ゲート電極の形成、浅い接
合のソース／ドレイン領域の形成、第１の側壁膜の形
成、深い接合のソース／ドレイン領域の形成、及び不純
物のドライブインを行なう。以上のようにして、微細な
ゲート長のＣＭＯＳを製造することができる。
【００５７】以上のようにして、ＣＭＯＳを製造した場
合、第１の実施の形態の場合と同様に、ｎＭＯＳ及ｐＭ
ＯＳにおいて、高速動作が可能になり、さらにｐＭＯＳ
においてショートチャネル効果が起きにくくなる。
合、第１の実施の形態の場合と同様に、ｎＭＯＳ及ｐＭ
ＯＳにおいて、高速動作が可能になり、さらにｐＭＯＳ
においてショートチャネル効果が起きにくくなる。
【００５８】
【発明の効果】上述した説明からも明らかなように、こ
の発明の第１のｐＭＯＳの製造方法によれば、ｐＭＯＳ
形成予定領域のシリコン基板の表面上に、ｐ型不純物を
含むシリコン膜を、該シリコン膜中でのｐ型不純物濃度
がシリコン基板の表面に向かうに従って高くなるよう
に、エピタキシャル成長させて形成する。
の発明の第１のｐＭＯＳの製造方法によれば、ｐＭＯＳ
形成予定領域のシリコン基板の表面上に、ｐ型不純物を
含むシリコン膜を、該シリコン膜中でのｐ型不純物濃度
がシリコン基板の表面に向かうに従って高くなるよう
に、エピタキシャル成長させて形成する。
【００５９】また、この発明の第２のｐＭＯＳの製造方
法によれば、ｐＭＯＳ形成予定領域のシリコン基板の表
面上に、ｐ型不純物を含むシリケートガラス膜を形成し
た後、熱処理を行ない、シリケートガラス膜に含まれて
いるｐ型不純物をシリコン基板に拡散させて、シリコン
基板の表層に、ｐ型不純物の拡散領域を形成する。その
後、シリケートガラス膜を除去した後、ｐＭＯＳ形成予
定領域のシリコン基板の表面上に、ｐ型不純物を含むシ
リコン膜を、該シリコン膜中でのｐ型不純物濃度が拡散
領域のｐ型不純物濃度より低くなるように、エピタキシ
ャル成長させて形成する。
法によれば、ｐＭＯＳ形成予定領域のシリコン基板の表
面上に、ｐ型不純物を含むシリケートガラス膜を形成し
た後、熱処理を行ない、シリケートガラス膜に含まれて
いるｐ型不純物をシリコン基板に拡散させて、シリコン
基板の表層に、ｐ型不純物の拡散領域を形成する。その
後、シリケートガラス膜を除去した後、ｐＭＯＳ形成予
定領域のシリコン基板の表面上に、ｐ型不純物を含むシ
リコン膜を、該シリコン膜中でのｐ型不純物濃度が拡散
領域のｐ型不純物濃度より低くなるように、エピタキシ
ャル成長させて形成する。
【００６０】これらの方法でｐＭＯＳを製造した場合、
キャリアの表面散乱の影響が小さくなり、高速動作が可
能になる。さらに、チャネルが、表面に近い位置を中心
とする領域に形成された場合には、ゲート電圧により空
乏層電荷を制御し易くなり、ショートチャネル効果が起
きにくくなる。
キャリアの表面散乱の影響が小さくなり、高速動作が可
能になる。さらに、チャネルが、表面に近い位置を中心
とする領域に形成された場合には、ゲート電圧により空
乏層電荷を制御し易くなり、ショートチャネル効果が起
きにくくなる。
【００６１】また、この発明の第１のＣＭＯＳの製造方
法によれば、ｐＭＯＳ形成予定領域のシリコン基板の表
面上及びｎＭＯＳ形成予定領域のシリコン基板の表面上
に、ｐ型不純物を含むシリコン膜を、該シリコン膜中で
のｐ型不純物濃度がシリコン基板の表面に向かうに従っ
て高くなるように、エピタキシャル成長させて形成す
る。
法によれば、ｐＭＯＳ形成予定領域のシリコン基板の表
面上及びｎＭＯＳ形成予定領域のシリコン基板の表面上
に、ｐ型不純物を含むシリコン膜を、該シリコン膜中で
のｐ型不純物濃度がシリコン基板の表面に向かうに従っ
て高くなるように、エピタキシャル成長させて形成す
る。
【００６２】また、この発明の第２のＣＭＯＳの製造方
法によれば、ｐＭＯＳ形成予定領域のシリコン基板の表
面上及びｎＭＯＳ形成予定領域のシリコン基板の表面上
に、ｐ型不純物を含むシリケートガラス膜を形成した
後、熱処理を行ない、シリケートガラス膜に含まれてい
るｐ型不純物をシリコン基板に拡散させて、シリコン基
板の表層に、ｐ型不純物の拡散領域を形成する。その
後、シリケートガラス膜を除去した後、ｐＭＯＳ形成予
定領域のシリコン基板の表面上及びｎＭＯＳ形成予定領
域のシリコン基板の表面上に、ｐ型不純物を含むシリコ
ン膜を、該シリコン膜中でのｐ型不純物濃度が、拡散領
域のｐ型不純物濃度より低くなるように、エピタキシャ
ル成長させて形成する。
法によれば、ｐＭＯＳ形成予定領域のシリコン基板の表
面上及びｎＭＯＳ形成予定領域のシリコン基板の表面上
に、ｐ型不純物を含むシリケートガラス膜を形成した
後、熱処理を行ない、シリケートガラス膜に含まれてい
るｐ型不純物をシリコン基板に拡散させて、シリコン基
板の表層に、ｐ型不純物の拡散領域を形成する。その
後、シリケートガラス膜を除去した後、ｐＭＯＳ形成予
定領域のシリコン基板の表面上及びｎＭＯＳ形成予定領
域のシリコン基板の表面上に、ｐ型不純物を含むシリコ
ン膜を、該シリコン膜中でのｐ型不純物濃度が、拡散領
域のｐ型不純物濃度より低くなるように、エピタキシャ
ル成長させて形成する。
【００６３】これらの方法でＣＭＯＳを製造した場合、
ＣＭＯＳを構成するｐＭＯＳについては、キャリアの表
面散乱の影響が小さくなり、高速動作が可能になる。さ
らに、チャネルが、表面に近い位置を中心とする領域に
形成された場合には、ゲート電圧により空乏層電荷を制
御し易くなり、ショートチャネル効果が起きにくくな
る。また、ＣＭＯＳを構成するｎＭＯＳについては、電
子の不純物散乱の影響が小さく、高速動作が可能にな
る。このように、ｎＭＯＳ及びｐＭＯＳのどちらも高速
動作が可能になり、さらにｐＭＯＳにおいてショートチ
ャネル効果が起きにくくなる。
ＣＭＯＳを構成するｐＭＯＳについては、キャリアの表
面散乱の影響が小さくなり、高速動作が可能になる。さ
らに、チャネルが、表面に近い位置を中心とする領域に
形成された場合には、ゲート電圧により空乏層電荷を制
御し易くなり、ショートチャネル効果が起きにくくな
る。また、ＣＭＯＳを構成するｎＭＯＳについては、電
子の不純物散乱の影響が小さく、高速動作が可能にな
る。このように、ｎＭＯＳ及びｐＭＯＳのどちらも高速
動作が可能になり、さらにｐＭＯＳにおいてショートチ
ャネル効果が起きにくくなる。
【図１】（Ａ）〜（Ｃ）は、第１の実施の形態のＣＭＯ
Ｓの製造工程図である。
Ｓの製造工程図である。
【図２】（Ａ）〜（Ｃ）は、図１につづく、第１の実施
の形態のＣＭＯＳの製造工程図である。
の形態のＣＭＯＳの製造工程図である。
【図３】（Ａ）〜（Ｃ）は、図２につづく、第１の実施
の形態のＣＭＯＳの製造工程図である。
の形態のＣＭＯＳの製造工程図である。
【図４】図３につづく、第１の実施の形態のＣＭＯＳの
製造工程図である。
製造工程図である。
【図５】ＣＭＯＳを構成するｎＭＯＳに対する不純物プ
ロファイルである。
ロファイルである。
【図６】ＣＭＯＳを構成するｐＭＯＳに対する不純物プ
ロファイルである。
ロファイルである。
【図７】（Ａ）は、ＣＭＯＳを構成するｎＭＯＳに対す
るＩD-ＶG 特性であり、（Ｂ）は、ＣＭＯＳを構成する
ｎＭＯＳに対するＧm - ＶG 特性である。
るＩD-ＶG 特性であり、（Ｂ）は、ＣＭＯＳを構成する
ｎＭＯＳに対するＧm - ＶG 特性である。
【図８】（Ａ）は、ＣＭＯＳを構成するｐＭＯＳに対す
るＩD-ＶG 特性であり、（Ｂ）は、ＣＭＯＳを構成する
ｐＭＯＳに対するＧm - ＶG 特性である。
るＩD-ＶG 特性であり、（Ｂ）は、ＣＭＯＳを構成する
ｐＭＯＳに対するＧm - ＶG 特性である。
【図９】ＣＭＯＳを構成するｎＭＯＳに対するしきい値
電圧差ΔＶthと相互コンダクタンスの最大値Ｇm max と
の関係を示す特性図である。
電圧差ΔＶthと相互コンダクタンスの最大値Ｇm max と
の関係を示す特性図である。
【図１０】ＣＭＯＳを構成するｐＭＯＳに対するしきい
値電圧差ΔＶthと相互コンダクタンスの最大値Ｇm max
との関係を示す特性図である。
値電圧差ΔＶthと相互コンダクタンスの最大値Ｇm max
との関係を示す特性図である。
【図１１】（Ａ）及び（Ｂ）は、第２の実施の形態のＣ
ＭＯＳの製造工程図である。
ＭＯＳの製造工程図である。
【図１２】（Ａ）及び（Ｂ）は、図１１につづく、第２
の実施の形態のＣＭＯＳの製造工程図である。
の実施の形態のＣＭＯＳの製造工程図である。
１１：シリコン基板 Ｎ：ｎＭＯＳ形成予定領域 Ｐ：ｐＭＯＳ形成予定領域 １５：素子間分離用絶縁膜 １９ａ，１９ｂ：シリコン膜 １９ａ1 ，１９ｂ1 ：第１段階のシリコン膜 １９ａ2 ，１９ｂ2 ：第２段階のシリコン膜 ２１ａ，２１ｂ：ゲート酸化膜 ２３ａ，２３ｂ：ポリシリコン膜 ２５ａ，２５ｂ：タングステンシリサイド膜 ２７ａ，２７ｂ：ゲート電極 ２９ａ：浅い接合のｎ型のソース／ドレイン領域 ２９ｂ：浅い接合のｐ型のソース／ドレイン領域 ３５ａ：深い接合のｎ型のソース／ドレイン領域 ３５ｂ：深い接合のｐ型のソース／ドレイン領域 ３７：シリケートガラス膜 ３９ａ，３９ｂ：拡散領域
Claims (12)
- 【請求項１】 シリコン基板を用いてｐＭＯＳを製造す
るに当たり、 前記シリコン基板に、素子間分離用絶縁膜を形成して、
ｐＭＯＳ形成予定領域を決定する工程と、 前記ｐＭＯＳ形成予定領域のシリコン基板の表面上に、
ｐ型不純物を含むシリコン膜を、該シリコン膜中でのｐ
型不純物濃度が前記シリコン基板の表面に向かうに従っ
て高くなるように、エピタキシャル成長させて形成する
工程と、 前記シリコン膜上に、ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に、ゲート電極を形成する工程と、 その後、ソース及びドレインを形成する工程とを含むこ
とを特徴とするｐＭＯＳの製造方法。 - 【請求項２】 請求項１に記載のｐＭＯＳの製造方法に
おいて、 前記シリコン膜のエピタキシャル成長をｎ段階で行なう
ことを特徴とするｐＭＯＳの製造方法（ただし、ｎは２
以上の整数である。）。 - 【請求項３】 請求項１に記載のｐＭＯＳの製造方法に
おいて、 前記シリコン膜のエピタキシャル成長をｎ段階で行な
い、その際、第１段階でのシリコン膜のエピタキシャル
成長を、ｐ型不純物濃度が１×１０18ｃｍ-3以上となる
ように行ない、最終段階でのシリコン膜のエピタキシャ
ル成長を、ｐ型不純物濃度が１×１０17ｃｍ-3以下とな
るように行なうことを特徴とするｐＭＯＳの製造方法
（ただし、ｎは２以上の整数である。）。 - 【請求項４】 シリコン基板を用いてｐＭＯＳを製造す
るに当たり、 前記シリコン基板に、素子間分離用絶縁膜を形成して、
ｐＭＯＳ形成予定領域を決定する工程と、 前記ｐＭＯＳ形成予定領域のシリコン基板の表面上に、
ｐ型不純物を含むシリケートガラス膜を形成する工程
と、 その後、熱処理を行ない、前記シリケートガラス膜に含
まれているｐ型不純物を前記シリコン基板に拡散させ
て、前記シリコン基板の表層に、ｐ型不純物の拡散領域
を形成する工程と、 その後、前記シリケートガラス膜を除去した後、前記ｐ
ＭＯＳ形成予定領域のシリコン基板の表面上に、ｐ型不
純物を含むシリコン膜を、該シリコン膜中でのｐ型不純
物濃度が前記拡散領域のｐ型不純物濃度より低くなるよ
うに、エピタキシャル成長させて形成する工程と、 前記シリコン膜上に、ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に、ゲート電極を形成する工程と、 その後、ソース及びドレインを形成する工程とを含むこ
とを特徴とするｐＭＯＳの製造方法。 - 【請求項５】 請求項４に記載のｐＭＯＳの製造方法に
おいて、 前記シリコン膜のエピタキシャル成長をｍ段階で行な
い、その際、前記シリコン膜中でのｐ型不純物濃度が前
記シリコン基板の表面に向かうに従って高くなるように
行なうことを特徴とするｐＭＯＳの製造方法（ただし、
ｍは１以上の整数である。）。 - 【請求項６】 請求項４に記載のｐＭＯＳの製造方法に
おいて、 前記シリケートガラス膜に含まれているｐ型不純物の前
記シリコン基板への拡散を、前記拡散領域のｐ型不純物
濃度が１×１０18ｃｍ-3以上となるように行ない、 前記シリコン膜のエピタキシャル成長をｍ段階で行な
い、その際、最終段階でのシリコン膜のエピタキシャル
成長を、ｐ型不純物濃度が１×１０17ｃｍ-3以下となる
ように行なうことを特徴とするｐＭＯＳの製造方法（た
だし、ｍは１以上の整数である。）。 - 【請求項７】 シリコン基板を用いてＣＭＯＳを製造す
るに当たり、 前記シリコン基板に、素子間分離用絶縁膜を形成して、
ｐＭＯＳ形成予定領域及びｎＭＯＳ形成予定領域を決定
する工程と、 前記ｐＭＯＳ形成予定領域のシリコン基板の表面上及び
前記ｎＭＯＳ形成予定領域のシリコン基板の表面上に、
ｐ型不純物を含むシリコン膜を、該シリコン膜中でのｐ
型不純物濃度が前記シリコン基板の表面に向かうに従っ
て高くなるように、エピタキシャル成長させて形成する
工程と、 前記シリコン膜上に、ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に、ゲート電極を形成する工程と、 その後、ソース及びドレインを形成する工程とを含むこ
とを特徴とするＣＭＯＳの製造方法。 - 【請求項８】 請求項７に記載のＣＭＯＳの製造方法に
おいて、 前記シリコン膜のエピタキシャル成長をｎ段階で行なう
ことを特徴とするＣＭＯＳの製造方法（ただし、ｎは２
以上の整数である。）。 - 【請求項９】 請求項７に記載のＣＭＯＳの製造方法に
おいて、 前記シリコン膜のエピタキシャル成長をｎ段階で行な
い、その際、第１段階でのシリコン膜のエピタキシャル
成長を、ｐ型不純物濃度が１×１０18ｃｍ-3以上となる
ように行ない、最終段階でのシリコン膜のエピタキシャ
ル成長を、ｐ型不純物濃度が１×１０17ｃｍ-3以下とな
るように行なうことを特徴とするＣＭＯＳの製造方法
（ただし、ｎは２以上の整数である。）。 - 【請求項１０】 シリコン基板を用いてＣＭＯＳを製造
するに当たり、 前記シリコン基板に、素子間分離用絶縁膜を形成して、
ｐＭＯＳ形成予定領域及びｎＭＯＳ形成予定領域を決定
する工程と、 前記ｐＭＯＳ形成予定領域のシリコン基板の表面上及び
前記ｎＭＯＳ形成予定領域のシリコン基板の表面上に、
ｐ型不純物を含むシリケートガラス膜を形成する工程
と、 その後、熱処理を行ない、前記シリケートガラス膜に含
まれているｐ型不純物を前記シリコン基板に拡散させ
て、前記シリコン基板の表層に、ｐ型不純物の拡散領域
を形成する工程と、 その後、前記シリケートガラス膜を除去した後、前記ｐ
ＭＯＳ形成予定領域のシリコン基板の表面上及び前記ｎ
ＭＯＳ形成予定領域のシリコン基板の表面上に、ｐ型不
純物を含むシリコン膜を、該シリコン膜中でのｐ型不純
物濃度が、前記拡散領域のｐ型不純物濃度より低くなる
ように、エピタキシャル成長させて形成する工程と、 前記シリコン膜上に、ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に、ゲート電極を形成する工程と、 その後、ソース及びドレインを形成する工程とを含むこ
とを特徴とするＣＭＯＳの製造方法。 - 【請求項１１】 請求項１０に記載のＣＭＯＳの製造方
法において、 前記シリコン膜のエピタキシャル成長をｍ段階で行な
い、その際、前記シリコン膜中でのｐ型不純物濃度が前
記シリコン基板の表面に向かうに従って高くなるように
行なうことを特徴とするＣＭＯＳの製造方法（ただし、
ｍは１以上の整数である。）。 - 【請求項１２】 請求項１０に記載のＣＭＯＳの製造方
法において、 前記シリケートガラス膜に含まれているｐ型不純物の前
記シリコン基板への拡散を、前記拡散領域のｐ型不純物
濃度が１×１０18ｃｍ-3以上となるように行ない、 前記シリコン膜のエピタキシャル成長をｍ段階で行な
い、その際、最終段階でのシリコン膜のエピタキシャル
成長を、ｐ型不純物濃度が１×１０17ｃｍ-3以下となる
ように行なうことを特徴とするＣＭＯＳの製造方法（た
だし、ｍは１以上の整数である。）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04920696A JP3420879B2 (ja) | 1996-03-06 | 1996-03-06 | ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04920696A JP3420879B2 (ja) | 1996-03-06 | 1996-03-06 | ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 |
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| JPH09246534A true JPH09246534A (ja) | 1997-09-19 |
| JP3420879B2 JP3420879B2 (ja) | 2003-06-30 |
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| JP04920696A Expired - Fee Related JP3420879B2 (ja) | 1996-03-06 | 1996-03-06 | ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 |
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| JP (1) | JP3420879B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057428A (ja) * | 1999-06-30 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体素子の製造方法 |
| JP2002025931A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2002100580A (ja) * | 2000-06-30 | 2002-04-05 | Hynix Semiconductor Inc | 半導体素子のエピチャネル形成方法 |
| KR100613294B1 (ko) * | 2004-12-30 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법 |
| JP2013520798A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2013533624A (ja) * | 2010-06-22 | 2013-08-22 | スボルタ，インコーポレーテッド | パンチスルー抑制トランジスタ |
| US9418987B2 (en) | 2010-06-22 | 2016-08-16 | Mie Fujitsu Semiconductor Limited | Transistor with threshold voltage set notch and method of fabrication thereof |
-
1996
- 1996-03-06 JP JP04920696A patent/JP3420879B2/ja not_active Expired - Fee Related
Cited By (18)
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| US8975128B2 (en) | 2009-09-30 | 2015-03-10 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US9508800B2 (en) | 2009-09-30 | 2016-11-29 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| JP2013520798A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
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