JPH09246537A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細なＭＩＳトランジスタを有する半導体集
積回路装置において、容量の増大を招くことなく、ソー
ス領域およびドレイン領域間のパンチスルーを抑制す
る。 【解決手段】 ｎチャネル形のＭＯＳ・ＦＥＴ４ｎおよ
びｐチャネル形のＭＯＳ・ＦＥＴ４ｐのソース領域４ｎ
ｓ, ４ｐｓおよびドレイン領域４ｎｄ, ４ｐｄにおける
高濃度領域４ｎｓ2,４ｐｓ2,４ｎｄ2,４ｐｄ2 を薄くす
ることにより、その高濃度領域４ｎｓ2,４ｐｓ2,４ｎｄ
2,４ｐｄ2 がパンチスルー抑制用の半導体領域５ｐ, ５
ｎから離間するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳ（Metal In
sulator Semiconductor)トランジスタのソース・ドレイ
ン間のリーク電流抑制技術に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】ＭＩＳトランジスタの集積度および駆動
能力を向上させるには、ＭＩＳトランジスタの微細化が
有効であるため、近年は、その微細化が急速に進められ
ている。

【０００３】しかし、ＭＩＳトランジスタが微細化され
る一方で、電源電圧は一定であるため素子内部の電界強
度が増大する結果、短チャネル効果等のような素子特性
に悪影響を及ぼす種々の問題が発生している。

【０００４】この短チャネル効果は、チャネル長の縮小
に伴ってドレイン電圧の影響がゲート電極直下にも及ぶ
ことにより、半導体基板表面のポテンシャルが引き下げ
られ、しきい電圧の変動（低下）や実行チャネル長の減
少を招く等、種々の悪影響を及ぼす現象である。

【０００５】この短チャネル効果がさらに著しくなる
と、ドレイン電流の制御がゲート電圧で制御できなくな
る、いわゆるパンチスルーが生じ、ソース・ドレイン間
のリーク電流が増大してしまう問題が生じる。このパン
チスルーは、例えばＤＲＡＭ（Dynamic Random Access
Memory）の転送ゲートにおいて、記憶保持の劣化を引き
起こす。

【０００６】このような問題を回避する技術としては、
例えばＭＩＳトランジスタのソース領域およびドレイン
領域のチャネル側端部に、ソース領域およびドレイン領
域に重なるように、チャネルの不純物と同一導電形の高
不純物濃度の半導体領域を設ける技術について開示され
ている。なお、このようなパンチスルー抑制技術につい
ては、例えば特開平５−１３６４０４号公報に記載があ
る。

【０００７】

【発明が解決しようとする課題】しかし、リーク電流抑
制用の半導体領域をＭＩＳトランジスタのソース領域お
よびドレイン領域のチャネル側端部に重ねて設ける上記
技術においては、ソース・ドレイン間のリーク電流を抑
える効果はあるが、以下の問題があることを本発明者は
見出した。

【０００８】すなわち、上記技術の場合は、ソース・ド
レイン領域とリーク電流抑制用の半導体領域とが重なる
ので、ソース・ドレイン領域とリーク電流抑制用の半導
体領域との間に形成される空乏層の幅が狭くなる結果、
拡散容量が増大し、素子動作速度の向上が阻害される問
題がある。

【０００９】本発明の目的は、微細なＭＩＳトランジス
タを有する半導体集積回路装置において、容量の増大を
招くことなく、ソース領域およびドレイン領域間のパン
チスルーを抑制することのできる技術を提供することに
ある。

【００１０】また、本発明の他の目的は、微細で、高速
安定動作が可能なＭＩＳトランジスタを有する半導体集
積回路装置を実現することのできる技術を提供すること
にある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の半導体集積回路装置は、半導体基
板上にＭＩＳトランジスタを有する半導体集積回路装置
であって、前記ＭＩＳトランジスタのソース領域、ドレ
イン領域およびチャネル領域の下層において、前記ソー
ス領域およびドレイン領域とは離れた位置にパンチスル
ー抑制用の半導体領域を設けたものである。

【００１４】また、本発明の半導体集積回路装置は、前
記ソース領域およびドレイン領域を、前記半導体基板の
上部に形成された半導体領域と、その半導体領域上に設
けられた導体膜とによって構成したものである。

【００１５】また、本発明の半導体集積回路装置は、前
記ソース領域およびドレイン領域を構成する導体膜の上
層部に所定の導体材料との化合物層を形成したものであ
る。

【００１６】さらに、本発明の半導体集積回路装置の製
造方法は、半導体基板上にＭＩＳトランジスタを有する
半導体集積回路装置の製造方法であって、（ａ）前記半
導体基板の全面にパンチスルー抑制用の半導体領域を形
成するための不純物を導入する工程と、（ｂ）前記半導
体基板上に前記ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を形成する工程と、（ｃ）前記ゲート電極
の周囲に絶縁膜を被覆する工程と、（ｄ）前記ゲート電
極の周囲の半導体基板を露出させた後、その半導体基板
の露出面上に半導体膜を形成する工程と、（ｅ）前記半
導体膜を形成した後の半導体基板に、その主面に対して
斜め方向から不純物を導入する工程と、（ｆ）前記半導
体膜に不純物を導入した後、その半導体膜中の不純物を
前記パンチスルー抑制用の半導体領域に重ならないよう
に半導体基板側に拡散させることにより、前記ＭＩＳト
ランジスタのソース領域およびドレイン領域を構成する
半導体領域を形成する工程を有するものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１８】（実施の形態１）図１は本実施の形態１で
ある半導体集積回路装置の要部断面図、図２〜図７は図
１の半導体集積回路装置の製造工程中における要部断面
図である。

【００１９】半導体基板１は、例えばｐ^- 形のシリコン
（Ｓｉ）単結晶からなり、その不純物濃度は、例えば１
×１０¹⁵／ｃｍ³ 程度である。半導体基板１の上部には
ｐウエル２ｐおよびｎウエル２ｎが形成されている。

【００２０】ｐウエル２ｐには、例えばｐ形不純物のホ
ウ素が含有されている。ｎウエル２ｎには、例えばｎ形
不純物のリンまたはヒ素（Ａｓ）が含有されている。ｐ
ウエル２ｐおよびｎウエル２ｎの不純物濃度は、例えば
１×１０¹⁶〜１×１０¹⁷／cm³ 程度である。

【００２１】また、半導体基板１の上部には、素子分離
用のフィールド絶縁膜３が選択的に形成されている。フ
ィールド絶縁膜３は、例えば二酸化シリコン（ＳｉＯ₂)
からなり、これに囲まれたｐウエル２ｐおよびｎウエル
２ｎ上にはそれぞれ、例えばｎチャネル形のＭＯＳ・Ｆ
ＥＴ（Metal Oxide Semiconductor F ield Effect Tran
sistor；以下、ｎＭＯＳという）４ｎおよびｐチャネル
形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）４ｐ
が形成されている。そして、このｎＭＯＳ４ｎおよびｐ
ＭＯＳ４ｐによってＣＭＯＳ（Complimentary MOS ・Ｆ
ＥＴ）回路が形成されている。

【００２２】このｎＭＯＳ４ｎは、一対のソース領域４
ｎｓおよびドレイン領域４ｎｄと、チャネル領域４ｎｃ
と、ゲート絶縁膜４ｎｉと、ゲート電極４ｎｇとを有し
ている。

【００２３】ソース領域４ｎｓおよびドレイン領域４ｎ
ｄは、半導体基板１の上部に形成された低濃度領域４ｎ
ｓ1,４ｎｄ1 および高濃度領域４ｎｓ2,４ｎｄ2 と、そ
の高濃度領域４ｎｓ2,４ｎｄ2 上に形成された導体膜
（導体膜）４ｎｓ3,４ｎｄ3 とを有している。

【００２４】低濃度領域４ｎｓ1,４ｎｄ1 は、チャネル
領域４ｎｃ側に形成されており、その一端がゲート電極
４ｎｇの端部に若干かかる程度に延在した状態で形成さ
れている。

【００２５】この低濃度領域４ｎｓ1,４ｎｄ1 には、例
えばｎ形不純物のリンまたはヒ素（Ａｓ）が含有されて
おり、その不純物濃度は、例えば３×１０¹⁸〜１×１０
²⁰／ｃｍ³ 程度である。この低濃度領域４ｎｓ1,４ｎｄ
1 の深さ（ガウス分布の中心）は、例えば0.１５μｍ程
度である。

【００２６】また、高濃度領域４ｎｓ2,４ｎｄ2 は、低
濃度領域４ｎｓ1,４ｎｄ1 の外側に形成されている。こ
の高濃度領域４ｎｓ2,４ｎｄ2 には、例えばｎ形不純物
のリンまたはＡｓが含有されており、その不純物濃度
は、例えば１×１０²⁰〜１×１０²¹／ｃｍ³ 程度であ
る。

【００２７】この高濃度領域４ｎｓ2,４ｎｄ2 の深さ
（ガウス分布の中心）は、例えば0.１μｍ以下と非常に
薄くなっている。これは、その高濃度領域４ｎｓ2,４ｎ
ｄ2 の上層に積み重ねられた導体膜４ｎｓ3,４ｎｄ3 も
ソース領域４ｎｓおよびドレイン領域４ｎｄとして機能
しているので、その分、半導体基板１の上部に形成しな
ければならないソース・ドレイン領域用の半導体領域を
薄くできるからである。この導体膜４ｎｓ3,４ｎｄ3
は、例えばｎ形のＳｉ単結晶からなり、そのゲート電極
４ｎｇ側の側面には傾斜が形成されている。

【００２８】チャネル領域４ｎｃは、ソース領域４ｎｓ
およびドレイン領域４ｎｄの低濃度領域４ｎｓ1,４ｎｄ
1 間に設けられている。このチャネル領域４ｎｃは、ソ
ース領域４ｎｓおよびドレイン領域４ｎｄ間に流れるキ
ャリアの導電路であり、ゲート電極４ｎｇに所定の電圧
を印加することで形成される。なお、ゲート長（Ｌｇ）
は、例えば0.２μｍ〜0.４μｍ程度である。

【００２９】ゲート絶縁膜４ｎｉは、例えばＳｉＯ₂ か
らなる。ゲート電極４ｇは、例えば低抵抗ポリシリコン
からなる。ただし、ゲート電極４ｇの構造は低抵抗ポリ
シリコンの単層構造に限定されるものではなく種々変更
可能であり、例えばタングステンのみの単層ゲート構造
としても良いし、例えば低抵抗ポリシリコン膜上にタン
グステンシリサイド膜を堆積してなるポリサイド構造と
しても良い。

【００３０】ゲート電極４ｇの側面および上面にはそれ
ぞれ、例えばＳｉＯ₂ からなるサイドウォール４ｓｗお
よびキャップ絶縁膜４ｃが形成されている。

【００３１】ところで、本実施の形態１においては、こ
のｎＭＯＳ４ｎにおけるチャネル領域４ｎｃの下方に、
ソース領域４ｎｓおよびドレイン領域４ｎｄ間にリーク
電流が流れるのを抑制するための半導体領域５p がｐウ
エル２ｐ内において図１の横方向に延在した状態で形成
されている。

【００３２】このような半導体領域５ｐを設けたことに
より、ゲート長（Ｌｇ）が短くなっても、ソース領域４
ｓおよびドレイン領域４ｄ間のリーク電流を抑制するこ
とができるので、そのリーク電流に起因するｎＭＯＳ４
ｎのしきい電圧の変動を抑制することが可能となってい
る。

【００３３】この半導体領域５ｐには、ソース領域４ｎ
ｓおよびドレイン領域４ｎｄの導電形とは逆導電形のｐ
+ 形のホウ素が含有されており、その不純物濃度は、例
えば１×１０¹⁸〜１×１０¹⁹／cm³ 程度である。

【００３４】また、半導体領域５ｐの深さ（ガウス分布
の中心）は、ソース領域４ｎｓおよびドレイン領域４ｎ
ｄの低濃度領域４ｎｓ1,４ｎｄ1 の深さ（ガウス分布の
中心）とほぼ等しく、例えば0.１５μｍ程度である。実
施の形態１では、低濃度領域４ｎｓ1,４ｎｄ1 の下部が
半導体領域５ｐに接している。

【００３５】ただし、本実施の形態１において、半導体
領域５ｐは、ソース領域４ｎｓおよびドレイン領域４ｎ
ｄの高濃度領域４ｎｓ2,４ｎｄ2 から離れて形成されて
いる。これにより、半導体領域５ｐとソース領域４ｎｓ
およびドレイン領域４ｎｄとの間の空乏層の幅を広くす
ることができるので、拡散容量を低減することが可能と
なっている。このため、ｎＭＯＳ４ｎの動作速度を向上
させることが可能となっている。例えば、パンチスルー
抑制用の半導体領域がソース・ドレイン領域と重なるよ
うな構成よりも、５〜１０％動作速度を向上させる事が
できる。

【００３６】また、半導体領域５ｐはフィールド絶縁膜
３の下方まで延在形成されている。これにより、半導体
領域５ｐは素子分離機能を高める領域としても機能して
いる。

【００３７】一方、ｐＭＯＳ４ｐは、一対のソース領域
４ｐｓおよびドレイン領域４ｐｄと、チャネル領域４ｐ
ｃと、ゲート絶縁膜４ｐｉと、ゲート電極４ｐｇとを有
している。

【００３８】このソース領域４ｐｓおよびドレイン領域
４ｐｄは、半導体基板１の上部に形成された低濃度領域
４ｐｓ1,４ｐｄ1 および高濃度領域４ｐｓ2,４ｐｄ2
と、その高濃度領域４ｐｓ2,４ｐｄ2 上に形成された導
体膜（導体膜）４ｐｓ3,４ｐｄ3 とを有している。

【００３９】低濃度領域４ｐｓ1,４ｐｄ1 は、チャネル
領域４ｐｃ側に形成されており、その一端がゲート電極
４ｐｇの端部に若干かかる程度に延在した状態で形成さ
れている。

【００４０】この低濃度領域４ｐｓ1,４ｐｄ1 には、例
えばｐ形不純物のホウ素が含有されており、その不純物
濃度は、例えば３×１０¹⁸〜１×１０²⁰／ｃｍ³ 程度で
ある。この低濃度領域４ｐｓ1,４ｐｄ1 の深さ（ガウス
分布の中心）は、例えば0.１５μｍ程度である。

【００４１】また、高濃度領域４ｐｓ2,４ｐｄ2 は、低
濃度領域４ｐｓ1,４ｐｄ1 の外側に形成されている。こ
の高濃度領域４ｐｓ2,４ｐｄ2 には、例えばｐ形不純物
のホウ素が含有されており、その不純物濃度は、例えば
１×１０²⁰〜１×１０²¹／ｃｍ³ 程度である。

【００４２】この高濃度領域４ｐｓ2,４ｐｄ2 の深さ
（ガウス分布の中心）は、例えば0.１μｍ以下と非常に
薄くなっている。これは、その高濃度領域４ｐｓ2,４ｐ
ｄ2 の上層に積み重ねられた導体膜４ｐｓ3,４ｐｄ3 も
ソース領域４ｐｓおよびドレイン領域４ｐｄとして機能
しているので、その分、半導体基板１の上部に形成しな
ければならないソース・ドレイン領域用の半導体領域を
薄くできるからである。この導体膜４ｐｓ3,４ｐｄ3
は、例えばｐ形のＳｉ単結晶からなり、そのゲート電極
４ｐｇ側の側面には傾斜が形成されている。

【００４３】チャネル領域４ｐｃは、ソース領域４ｐｓ
およびドレイン領域４ｐｄの低濃度領域４ｐｓ1,４ｐｄ
1 間に設けられている。このチャネル領域４ｐｃは、ソ
ース領域４ｐｓおよびドレイン領域４ｐｄ間に流れるキ
ャリアの導電路であり、ゲート電極４ｐｇに所定の電圧
を印加することで形成される。なお、ゲート長（Ｌｇ）
は、例えば0.２μｍ〜0.４μｍ程度である。

【００４４】ゲート絶縁膜４ｐｉは、例えばＳｉＯ₂ か
らなる。ゲート電極４ｐｇは、例えば低抵抗ポリシリコ
ンからなる。ただし、ゲート電極４ｐｇの構造は低抵抗
ポリシリコンの単層構造に限定されるものではなく種々
変更可能であり、例えばタングステンのみの単層ゲート
構造としても良いし、例えば低抵抗ポリシリコン膜上に
タングステンシリサイド膜を堆積してなるポリサイド構
造としても良い。

【００４５】ゲート電極４ｐｇの側面および上面にはそ
れぞれ、例えばＳｉＯ₂ からなるサイドウォール４ｓｗ
およびキャップ絶縁膜４ｃが形成されている。

【００４６】ところで、本実施の形態１においては、こ
のｐＭＯＳ４ｐにおけるチャネル領域４ｐｃの下方に、
ソース領域４ｐｓおよびドレイン領域４ｐｄ間にリーク
電流が流れるのを抑制するための半導体領域５ｎがｎウ
エル２ｎにおいて図１の横方向に沿って延在して形成さ
れている。

【００４７】このような半導体領域５ｎを設けたことに
より、ゲート長（Ｌｇ）が短くなっても、ソース領域４
ｐｓおよびドレイン領域４ｐｄ間のリーク電流を抑制す
ることができるので、そのリーク電流に起因するｐＭＯ
Ｓ４ｐのしきい電圧の変動を抑制することが可能となっ
ている。

【００４８】この半導体領域５ｎには、ソース領域４ｐ
ｓおよびドレイン領域４ｐｄの導電形とは逆導電形のｎ
⁺ 形のリンまたはＡｓが含有されており、その不純物濃
度は、例えば１×１０¹⁸〜１×１０¹⁹／cm³ 程度であ
る。

【００４９】また、半導体領域５ｎの深さ（ガウス分布
の中心）は、ソース領域４ｐｓおよびドレイン領域４ｐ
ｄの低濃度領域４ｐｓ1,４ｐｄ1 の深さ（ガウス分布の
中心）とほぼ等しく、例えば0.１５μｍ程度である。本
実施の形態１では、低濃度領域４ｐｓ1,４ｐｄ1 の下部
が半導体領域５ｎに接している。

【００５０】ただし、本実施の形態１において、半導体
領域５ｎは、ソース領域４ｐｓおよびドレイン領域４ｐ
ｄの高濃度領域４ｐｓ2,４ｐｄ2 から離れて形成されて
いる。

【００５１】これにより、半導体領域５ｎとソース領域
４ｐｓおよびドレイン領域４ｐｄとの間の空乏層の幅を
広くすることができるので、拡散容量を低減することが
可能となっている。このため、ｐＭＯＳ４ｐの動作速度
を向上させることが可能となっている。例えば、パンチ
スルー抑制用の半導体領域がソース・ドレイン領域と重
なるような構成よりも、５〜１０％動作速度を向上させ
る事ができる。

【００５２】また、半導体領域５ｎはフィールド絶縁膜
３の下方まで延在形成されている。これにより、半導体
領域５ｎは素子分離機能を高める領域としても機能して
いる。

【００５３】このようなｎＭＯＳ４ｎおよびｐＭＯＳ４
ｐは、例えばＢＰＳＧ（Boron Phospholous Silicate G
lass) 等からなる層間絶縁膜６ａによって被覆されてい
る。層間絶縁膜６ａの上面は平坦化されている。

【００５４】層間絶縁膜６ａ上には、例えばアルミニウ
ム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金またはタングステン
等からなる第１層配線７ａ1 〜７ａ3 が形成されてい
る。

【００５５】第１層配線７ａ1 は、層間絶縁膜６ａの所
定位置に穿孔された接続孔８ａを通じて導体膜４ｎｓ3
と電気的に接続されている。また、第１層配線７ａ2
は、層間絶縁膜６ａの所定位置に穿孔された接続孔８ａ
を通じて導体膜４ｐｓ3,４ｎｄ3 と電気的に接続されて
いる。さらに、第１層配線７ａ3 は、層間絶縁膜６ａの
所定位置に穿孔された接続孔８ａを通じて導体膜４ｐｄ
3 と電気的に接続されている。

【００５６】また、層間絶縁膜６ａ上には、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂが堆積されており、これに
よって第１層配線７ａ1 〜７ａ3 が被覆されている。こ
の層間絶縁膜６ｂの上面には、例えばＡｌ−Ｓｉ−Ｃｕ
合金またはタングステン等からなる第２層配線７ｂが形
成されている。この第２層配線７ｂは、層間絶縁膜６ｂ
の所定位置に穿孔された接続孔８ｂを通じて第１層配線
７ａ2 と電気的に接続されている。

【００５７】また、層間絶縁膜６ｂ上には、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｃが堆積されており、これに
よって第１層配線７ｂが被覆されている。この層間絶縁
膜６ｃの上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金または
タングステン等からなる第３層配線７ｃが形成されてい
る。この第３層配線７ｃは、層間絶縁膜６ｃの所定位置
に穿孔された接続孔８ｃを通じて第２層配線７ｂと電気
的に接続されている。

【００５８】また、この層間絶縁膜６ｃ上には、例えば
ＳｉＯ₂ からなる表面保護膜９が堆積されており、これ
によって第３層配線７ｃが被覆されている。表面保護膜
９は、保護膜９ａ, ９ｂが下層から順に積層されてな
る。

【００５９】下層の保護膜９ａは、例えばＳｉＯ₂ から
なる。その上層の保護膜９ｂは、例えば窒化シリコンか
らなる。なお、表面保護膜９には、開口部１０が形成さ
れており、この開口部１０から第３層配線７ｃのボンデ
ィングパッド部ＢＰが露出されている。

【００６０】次に、本実施の形態１における半導体集積
回路装置の製造方法を図２〜図７によって説明する。

【００６１】まず、図２に示すように、ｐ^- 形の半導体
基板１のｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそ
れぞれ別々にｐ形不純物のホウ素およびｎ形不純物のリ
ンまたはＡｓをイオン注入法等によって導入した後、熱
処理を施すことにより、ｐウエル２ｐおよびｎウエル２
ｎを形成する。

【００６２】この際の不純物のドーズ量は、例えば１×
１０¹³／ｃｍ² 程度であり、打ち込みエネルギーは、例
えば６０ｋｅＶ程度である。また、ｐウエル２ｐおよび
ｎウエル２ｎの形成時における熱処理温度は、例えば１
２００℃程度、処理時間は、例えば３時間程度である。

【００６３】続いて、半導体基板１の素子分離領域に、
例えばＳｉＯ₂ からなるフィールド絶縁膜３をＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法等によって選択的
に形成する。

【００６４】その後、半導体基板１上に、ｎＭＯＳ形成
領域が露出するようなフォトレジストパターン１１ａを
フォトリソグラフィ技術によって形成した後、そのフォ
トレジストパターン１１ａをマスクとして半導体基板１
に、パンチスルー抑制用の半導体領域を形成するため
に、例えばｐ形不純物のホウ素をイオン注入法等によっ
て導入する。

【００６５】次いで、フォトレジストパターン１１ａを
除去した後、図３に示すように、ｐＭＯＳ形成領域が露
出するようなフォトレジストパターン１１ｂをフォトリ
ソグラフィ技術によって形成した後、そのフォトレジス
トパターン１１ｂをマスクとして半導体基板１に、パン
チスルー抑制用の半導体領域を形成するために、例えば
ｎ形不純物のリンまたはＡｓをイオン注入法等によって
導入する。

【００６６】このように、本実施の形態１においては、
パンチスルー抑制用の半導体領域の形成に際して、その
不純物を半導体基板１の主面全面にイオン打ち込みすれ
ば良いので、その半導体領域を形成するための不純物の
導入工程が容易となっている。

【００６７】続いて、フォトレジストパターン１１ｂを
除去した後、半導体基板１に対して熱処理を施すことに
より、図４に示すように、パンチスルー抑制用の半導体
領域５ｐ, ５ｎを形成する。

【００６８】その後、半導体基板１上において、フィー
ルド絶縁膜３, ３に囲まれた素子形成領域にゲート絶縁
膜４ｎｉおよび４ｐｉを熱酸化法等によって形成する。

【００６９】次いで、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
し、その導体膜上に、例えばＳｉＯ₂ からなる絶縁膜を
ＣＶＤ法等によって堆積した後、この導体膜および絶縁
膜をフォトリソグラフィ技術およびドライエッチング法
等によってパターニングすることにより、ゲート電極４
ｎｇ, ４ｐｇおよびキャップ絶縁膜４ｃを形成する。

【００７０】続いて、このような半導体基板１上に、例
えばＳｉＯ₂ からなる絶縁膜をＣＶＤ法等によって堆積
した後、その絶縁膜をエッチバックすることにより、ゲ
ート電極４ｎｇ, ４ｐｇおよびキャップ絶縁膜４ｃの側
面にサイドウォール４ｓｗを形成する。

【００７１】その後、サイドウォール４ｓｗとフィール
ド絶縁膜３との間の絶縁膜を除去することにより半導体
基板１上の上面一部を露出させた後、半導体基板１の露
出面上に、図５に示すように、例えばＳｉ単結晶からな
る半導体膜１２を選択エピタキシャル成長法等によって
形成する。この際、半導体膜１２のゲート電極４ｎｇ,
４ｐｇ側の側面には傾斜が形成される。

【００７２】このエピタキシャル成長時における条件
は、例えば次のとおりである。すなわち、処理温度は、
例えば７５０℃〜８５０℃程度、処理時間は、例えば１
分〜５分程度、処理ガスは、例えばジクロルシラン（Ｓ
ｉＨ₂ Ｃｌ₂)ガスである。

【００７３】次いで、図６に示すように、半導体基板１
上に、ｐＭＯＳ形成領域を被覆するようなフォトレジス
トパターン１１ｃを形成した後、半導体基板１の主面に
対して斜めの方向から、例えばｎ形不純物のリンまたは
Ａｓをイオン注入法等によって打ち込む。これにより、
半導体基板１においてサイドウォール４ｓｗの下方およ
び導体膜１２にｎ形不純物を導入する。この際の不純物
のドーズ量は、例えば１×１０¹⁴〜１×１０¹⁵／ｃｍ²
程度であり、打ち込みエネルギーは、例えば１５０ｋｅ
Ｖ程度である。

【００７４】次いで、そのフォトレジストパターン１１
ｃを除去した後、半導体基板１上に、ｎＭＯＳ形成領域
を被覆するようなフォトレジストパターン１１ｄを形成
する。

【００７５】続いて、図７に示すように、半導体基板１
の主面に対して斜めの方向から、例えばｐ形不純物のホ
ウ素をイオン注入法等によって打ち込む。これにより、
半導体基板１においてサイドウォール４ｓｗの下方およ
び導体膜１２にｐ形不純物を導入する。この際の不純物
のドーズ量は、例えば１×１０¹⁴〜１×１０¹⁵／ｃｍ²
程度であり、打ち込みエネルギーは、例えば１５０ｋｅ
Ｖ程度である。

【００７６】その後、フォトレジストパターン１１ｄを
除去した後、半導体基板１に熱処理を施す。これによ
り、半導体基板１および導体膜１２に導入された不純物
を活性化するとともに、導体膜１２中に含まれた不純物
を半導体基板１側に拡散させ、図１に示した低濃度領域
４ｎｓ1,４ｎｄ1,４ｐｓ1,４ｐｄ1 、高濃度領域４ｎｓ
2,４ｎｄ2,４ｐｓ1,４ｐｄ1 および導体膜４ｎｓ3,４ｐ
ｓ3 を形成する。

【００７７】以降は、ＭＯＳ・ＦＥＴの通常のプロセス
に従って半導体集積回路装置を製造する。

【００７８】すなわち、図１に示したように、半導体基
板１上に、例えばＢＰＳＧ等からなる層間絶縁膜６ａを
ＣＶＤ法等によって堆積した後、その上面をリフロ法ま
たはエッチバック法等によって平坦にする。

【００７９】続いて、その層間絶縁膜６ａの所定位置に
ソース領域４ｎｓ, ４ｐｓおよびドレイン領域４ｎｄ,
４ｐｄの一部が露出するような接続孔８ａをフォトリソ
グラフィ技術およびドライエッチング技術によって穿孔
する。

【００８０】その後、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第１層配線７ａ1 〜７ａ3 を形成する。

【００８１】次いで、層間絶縁膜６ａ上に、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｂをＣＶＤ法等によって堆積
することにより、第１層配線７ａ1 〜７ａ3 を被覆した
後、その層間絶縁膜６ｂの所定位置に第１層配線７ａ2
の一部が露出するような接続孔８ｂを穿孔する。

【００８２】続いて、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第２層配線７ｂを形成する。

【００８３】その後、層間絶縁膜６ｂ上に、例えばＳｉ
Ｏ₂ からなる層間絶縁膜６ｃをＣＶＤ法等によって堆積
することにより、第２層配線７ｂを被覆した後、その層
間絶縁膜６ｃの所定位置に第２層配線７ｂの一部が露出
するような接続孔８ｃを穿孔する。

【００８４】次いで、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等に
よって堆積した後、その導体膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより第３層配線７ｃを形成する。

【００８５】続いて、層間絶縁膜６ｃ上に、例えばＳｉ
Ｏ₂ からなる保護膜９ａおよび窒化シリコンからなる保
護膜９ｂを下層から順にＣＶＤ法等によって堆積するこ
とにより表面保護膜９を形成し、第３層配線７ｃを被覆
する。

【００８６】その後、表面保護膜９に第３層配線７ｃの
ボンディングパッド部ＢＰが露出するような開口部１０
を形成する。このようにして、図１に示した半導体集積
回路装置を製造する。

【００８７】以上、本実施の形態１によれば、以下の効
果を得ることが可能となる。

【００８８】(1).パンチスルー抑制用の半導体領域５
ｐ, ５ｎを設けたことにより、ｎＭＯＳ４ｎおよびｐＭ
ＯＳ４ｐにおいてソース領域４ｎｓ, ４ｐｓおよびドレ
イン領域４ｎｄ, ４ｐｄ間のリーク電流を抑制すること
が可能となる。

【００８９】(2).上記(1) により、ｎＭＯＳ４ｎおよび
ｐＭＯＳ４ｐの電気的特性を向上させることが可能とな
る。

【００９０】(3).上記(1) により、ｎＭＯＳ４ｎおよび
ｐＭＯＳ４ｐのチャネル長を短縮化を推進することがで
きるので、ｎＭＯＳ４ｎおよびｐＭＯＳ４ｐを微細化す
ることが可能となる。

【００９１】(4).ｎＭＯＳ４ｎおよびｐＭＯＳ４ｐのソ
ース領域４ｎs,４ｐｓおよびドレイン領域４ｎｄ, ４ｐ
ｄを、半導体基板１上部に形成された低濃度領域４ｎs
1, ４ｐｓ1,４ｎｄ1,４ｐｄ1 および高濃度領域４ｎs2,
４ｐｓ2,４ｎｄ2,４ｐｄ2 と、その上層に形成された
導体膜４ｎs3, ４ｐｓ3,４ｎｄ3,４ｐｄ3 によって構成
したことにより、半導体基板1 側に形成される高濃度領
域４ｎs2, ４ｐｓ2,４ｎｄ2,４ｐｄ2 を薄くすることが
可能となる。

【００９２】(5).上記(4) により、ｎＭＯＳ４ｎおよび
ｐＭＯＳ４ｐの微細化を推進することが可能となる。

【００９３】(6).上記(4) により、ソース領域４ｎs,４
ｐｓおよびドレイン領域４ｎｄ, ４ｐｄ構成用の高濃度
領域４ｎs2, ４ｐｓ2,４ｎｄ2,４ｐｄ2 とパンチスルー
抑制用の半導体領域５ｐ, ５ｎとの間隔を広くすること
ができるので、さらにソース領域４ｎs,４ｐｓおよびド
レイン領域４ｎｄ, ４ｐｄの容量を低減することが可能
となる。これにより、ｎＭＯＳ４ｎおよびｐＭＯＳ４ｐ
の動作速度を向上させることが可能となる。

【００９４】(7).ｎＭＯＳ４ｎおよびｐＭＯＳ４ｐの下
層のほぼ全域にパンチスルー抑制用の半導体領域５ｐ,
５ｎを設けたことにより、半導体基板１の内部で生じた
雑音がｎＭＯＳ４ｎおよびｐＭＯＳ４ｐに悪影響を及ぼ
すのを抑制することが可能となる。したがって、ｎＭＯ
Ｓ４ｎおよびｐＭＯＳ４ｐの動作信頼性を向上させるこ
とが可能となる。

【００９５】(8).パンチスルー抑制用の半導体領域５
ｎ, ５ｐをフィールド絶縁膜３の下層にも設けたことに
より、素子分離能力を向上させることが可能となる。

【００９６】(9).上記(1) 〜(8) により、微細で、高速
安定動作が可能なＣＭＯＳ回路を有する半導体集積回路
装置を実現することが可能となる。

【００９７】(10). パンチスルー抑制用の半導体領域５
ｐ, ５ｎを形成するための不純物を、半導体基板１の全
面に導入することにより、その半導体領域５ｐ, ５ｎを
形成するための不純物の導入工程を容易にすることが可
能となる。

【００９８】（実施の形態２）図８は本発明の他の実施
の形態である半導体集積回路装置の要部断面図である。

【００９９】本実施の形態２においては、図８に示すよ
うに、ｎＭＯＳ４ｎおよびｐＭＯＳ４ｐのソース・ドレ
イン形成用の導体膜４ｎｓ3,４ｎｄ3,４ｐｓ3,４ｐｄ3
の上部に、例えばタングステンシリサイド等からなるシ
リサイド層（化合物層）１３が形成されている。これ以
外は、前記実施の形態１と同じ構造である。

【０１００】このシリサイド層１３は、タングステンシ
リサイドに限定されるものではなく種々変更可能であ
り、例えばモリブデンシリサイドやチタンシリサイドで
も良い。シリサイド層１３を形成するには、例えば半導
体膜１２（図５参照）を形成した後、例えばタングステ
ン等からなる金属膜を半導体基板１上に堆積し、その
後、熱処理を施すことによって金属膜と半導体膜１２と
の接触部分をシリサイド化させることで形成すれば良
い。

【０１０１】本実施の形態２においては、前記実施の形
態１で得られた効果の他に、次の効果が得られる。すな
わち、導体膜４ｎｓ3,４ｎｄ3,４ｐｓ3,４ｐｄ3 の抵抗
を下げることができるので、ｎＭＯＳ４ｎおよびｐＭＯ
Ｓ４ｐの動作速度を向上させることが可能となる。

【０１０２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１０３】例えば前記実施の形態１, ２においてはソ
ース領域およびドレイン領域を形成する導体膜を所定導
電形のＳｉ単結晶で構成した場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば低抵抗ポリシリコンで構成しても良い。

【０１０４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばＢｉＣＭＯＳ（Bipolor CMOS）回路を有する半導体集
積回路装置、ＤＲＡＭまたはＳＲＡＭ等にも適用でき
る。

【０１０５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１０６】(1).本発明の半導体集積回路装置によれ
ば、パンチスルー抑制用の半導体領域を設けたことでＭ
ＩＳトランジスタの微細化が可能となるとともに、その
パンチスルー抑制用の半導体領域をソース領域およびド
レイン領域とは離して設けたことにより、そのパンチス
ルー抑制用の半導体領域とソース領域およびドレイン領
域との間の空乏層の幅を広くすることができるので、ソ
ース領域およびドレイン領域の容量の増加を抑えること
が可能となる。したがって、微細で、高速安定動作が可
能なＭＩＳトランジスタを有する半導体集積回路装置を
実現することが可能となる。

【０１０７】(2).本発明の半導体集積回路装置によれ
ば、ＭＩＳトランジスタのソース領域、ドレイン領域お
よびチャネル領域の下層にパンチスルー抑制用の半導体
領域を形成することにより、ＭＩＳトランジスタのほぼ
全領域に渡ってパンチスルー抑制用の半導体層が配置さ
れるので、半導体基板内部で生じた雑音がＭＩＳトラン
ジスタに悪影響を及ぼすのを抑制することが可能とな
る。したがって、ＭＩＳトランジスタの動作信頼性を向
上させることが可能となる。

【０１０８】(3).本発明の半導体集積回路装置によれ
ば、ＭＩＳトランジスタのソース領域およびドレイン領
域を、半導体基板上部に形成された半導体領域と、その
上層に形成された導体膜によって構成したことにより、
半導体基板側に形成されるソース・ドレイン領域形成用
の半導体領域を薄くすることが可能となる。このため、
ＭＩＳトランジスタの微細化を推進することが可能とな
る。また、そのソース・ドレイン領域構成用の半導体領
域とパンチスルー抑制用の半導体領域との間隔を広くす
ることができるので、さらにソース領域およびドレイン
領域の容量を低減することが可能となる。これらによ
り、微細で、高速安定動作が可能なＭＩＳトランジスタ
を有する半導体集積回路装置を実現することが可能とな
る。

【０１０９】(4).本発明の半導体集積回路装置によれ
ば、ＭＩＳトランジスタのソース領域およびドレイン領
域を構成する導体膜の上層部に所定の導体材料との化合
物層を形成したことにより、そのソース・ドレイン構成
用の導体膜の抵抗を下げることができるので、半導体集
積回路装置の動作速度を向上させることが可能となる。

【０１１０】(5).本発明の半導体集積回路装置の製造方
法によれば、パンチスルー抑制用の半導体領域を形成す
るための不純物を、半導体基板の全面に導入することに
より、その半導体領域を形成するための不純物の導入工
程を容易にすることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図３】図１の半導体集積回路装置の図２に続く製造工
程中における要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。

【図８】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。

【符号の説明】

１ 半導体基板 ２ｐ ｐウエル ２ｎ ｎウエル ３ フィールド絶縁膜 ４ｎ ｎチャネル形のＭＯＳ・ＦＥＴ ４ｐ ｐチャネル形のＭＯＳ・ＦＥＴ ４ｎｃ, ４ｐｃ チャネル領域 ４ｎｓ, ４ｐｓ ソース領域 ４ｎｓ1,４ｐｓ1 低濃度領域 ４ｎｓ2,４ｐｓ2 高濃度領域 ４ｎｓ3,４p ｓ3 導体膜 ４ｎｄ, ４ｐｄ ドレイン領域 ４ｎｄ1,４ｐｄ1 低濃度領域 ４ｎｄ2,４ｐｄ2 高濃度領域 ４ｎｄ3,４p ｄ3 導体膜 ４ｎｉ, ４ｐｉ ゲート絶縁膜 ４ｎｇ, ４ｐｇ ゲート電極 ４ｓｗ サイドウォール ４ｃ キャップ絶縁膜 ５ｎ, ５ｐ 半導体領域 ６ａ〜６ｃ 層間絶縁膜 ７ａ1 〜７ａ3 第１層配線 ７ｂ 第２層配線 ７ｃ 第３層配線 ８ａ〜８ｃ 接続孔 ９ 表面保護膜 ９ａ, ９ｂ 保護膜 １０ 開口部 １１ａ〜１１ｄ フォトレジストパターン １２ 半導体膜 １３ シリサイド層（化合物層）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 常野 克己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青山 仁子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 国友 久彰 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にＭＩＳトランジスタを有
   する半導体集積回路装置であって、前記ＭＩＳトランジ
   スタのソース領域、ドレイン領域およびチャネル領域の
   下層において、前記ソース領域およびドレイン領域とは
   離れた位置にパンチスルー抑制用の半導体領域を設けた
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記ソース領域およびドレイン領域を、前記半導
   体基板の上部に形成された半導体領域と、その半導体領
   域上に設けられた導体膜とによって構成したことを特徴
   とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、前記ソース領域およびドレイン領域を構成する導
   体膜の上層部に所定の導体材料との化合物層を形成した
   ことを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項２または３記載の半導体集積回路
   装置において、前記ソース領域およびドレイン領域を構
   成する半導体領域のチャネル側端部を、他の部分よりも
   深くなるように形成したことを特徴とする半導体集積回
   路装置。
5. 【請求項５】 半導体基板上にＭＩＳトランジスタを有
   する半導体集積回路装置の製造方法であって、（ａ）前
   記半導体基板の全面にパンチスルー抑制用の半導体領域
   を形成するための不純物を導入する工程と、（ｂ）前記
   半導体基板上に前記ＭＩＳトランジスタのゲート絶縁膜
   およびゲート電極を形成する工程と、（ｃ）前記ゲート
   電極の周囲に絶縁膜を被覆する工程と、（ｄ）前記ゲー
   ト電極の周囲の半導体基板を露出させた後、その半導体
   基板の露出面上に半導体膜を形成する工程と、（ｅ）前
   記半導体膜を形成した後の半導体基板に、その主面に対
   して斜め方向から不純物を導入する工程と、（ｆ）前記
   半導体膜に不純物を導入した後、その半導体膜中の不純
   物を前記パンチスルー抑制用の半導体領域に重ならない
   ように半導体基板側に拡散させることにより、前記ＭＩ
   Ｓトランジスタのソース領域およびドレイン領域を構成
   する半導体領域を形成する工程とを有することを特徴と
   する半導体集積回路装置の製造方法。