JPS63245568A

JPS63245568A - 画像変換装置

Info

Publication number: JPS63245568A
Application number: JP7867487A
Authority: JP
Inventors: Akira Saito; 明斉藤; Tadanobu Kamiyama; 神山　忠信
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、画像変換装置にかかり、特に原画像から選
び出されたいくつかの画素に演算処理を施し、その演算
結果を変換画像の画素とすることで原画像を目的とする
画像に変換する画像変換装置に関する。

（従来の技術）従来、たとえば画像拡大縮小回路などの画像変換装置で
は、変換後の画素の位置とその周辺の画素の情報とから
、ある演算アルゴリズムにしたがって変換後の画素値を
決定し、目的とする画像（変換画像）への変換を行うよ
うになっている。

しかし、この方式をハードウェアで実現した場合、演算
処理がかなり複雑となり、処理時間を長く必要とする。

そこで、演算部においていわゆるバイブライン処理を行
うことがある。

第９図にレジスタを３段持つバイブライン処理の一例を
示す。このバイブライン処理では、複数の演算部１，３
，５．７の各演算部間を、必要なデータ線数を持つレジ
スタ２，４．６で連結することによって、演算アルゴリ
ズムを複数段に分割して実現するようになっている。こ
の場合、各演鼻部１，３，５．７のうちで最も動作時間
の遅い演算部と同じ処理速度で演算バイブライン部全体
が動作可能となり、演算処理の高速化がなされる。

しかしながら、上記の方法では、演算アルゴリズムの見
直しによる演算パイプライン部の段数の変更や、各演算
部を構成する素子の置換えによって処理の高速化を実現
しようとした場合、各演算部間の独立性が低いため、回
路の構成やその制御方法などを大幅に設計変更しなけれ
ばならないものであった。

（発明が解決しようとする問題点）この発明は、パイプライン処理を行う各演算部の独立性
が低いため、演算アルゴリズムの見直しなどで処理の高
速化を実現しようとした場合、演算パイプライン部の段
数や動作クロック信号の大規模な修正が必要であったと
いう欠点を除去し、演算アルゴリズムの見直しや素子の
変更などに容易に対応することができ、処理の高速化の
ための設計変更が容易に行える汎用性の高い画像変換装
置を提供することを目的とする。

［発明の構成コ（問題点を解決するための手段）この発明の画像変換装置にあっては、複数の演算部と、
これら各演算部間を連結するレジスタとを並列的に動作
させて原画像から選択されたいくつかの画素に対して演
算処理を施し、その演算結果を変換画像の画素とするこ
とで画像変換を行う画像変換装置において、前記レジス
タの段数と各演算部間の動作時間とをそれぞれ任意に設
定できる制御手段を設けた構成とされるものである。

（作用）この発明は、複数の演算部と、これら各演算部間を連結
するレジスタとを並列的に動作させて原画像から選択さ
れたいくつかの画素に対して演算処理を施し、その演算
結果を変換画像の画素とすることで画像変換を行う画像
変換装置において、レジスタの段数と各演算部間の動作
時間とをそれぞれ任意に設定可能とすることにより、各
演算部の独立性を高くし、回路構成やその制御方法など
の設計変更を最小限の修正により容易に実現できるよう
にしたものである。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。

第８図はこの発明が適用される画像処理装置の構成を示
すものである。この画像処理装置は、画像読取部１００
、画像メモリ２００、画像変換装置３００、出力バッフ
ァ４００、表示部５００および装置全体を管理制御する
情報処理ユニットとしてのＣＰＵ６００により構成され
ている。すなわち、前記ＣＰＵ６００からのＣＰＵバス
６０１を介して与えられる制御信号の供給に応じて、画
像の拡大／縮小などの所望の処理が実行されることにな
る。

前記画像読取部１００は、ファクシミリ装置や複写機な
どで用いられている原稿読取り機構をそのまま用いるこ
とができる。ここでは、画像読取部１００により、原稿
を走査することによって得られる文書情報をｍｘｎ個の
絵素からなる２値画像に変換している。この２値画像は
、書込み回路（Ｗ）２０１の制御のもとに画像メモリ２
００に書込まれるとともに、読出し回路（Ｒ）２０２の
制御のもとに画像メモリ２００から読出される。

画像変換装置３００は、画像メモリ２００の２値画像を
原画像として、拡大／縮小された変換画像を作成する。

この変換画像は、書込み回路（Ｗ）４０１の制御のもと
に出力バッファ４００に書込まれるとともに、読出し回
路（Ｒ）４０２の制御のもとに読出され、表示部５００
、たとえばＣＲＴディスプレイ装置において表示される
。

第１図は画像変換装置３００の構成例を示すもので、３
段のレジスタを持つパイプライン構成とされている。す
なわち、４段に分割された演算部３０１．３０２，３０
３，３０４．３段のレジスタ３０５，３０６，３０７、
画素選択部３０８、演算制御部３０９、構成設定部３１
０により構成されている。

前記演算部３０１，３０２，３０３，３０４は、それぞ
れ所望の演算アルゴリズムを実現するための組合わせ回
路あるいは記憶素子である。

前記レジスタ３０５，３０６，３０７は、それぞれ隣接
した演算部間におけるデータの受渡しに必要な信号線数
を持つラッチ回路またはフリップフロップ回路である。

前記画素選択部３０８は、たとえば画像メモリ２００の
２値画像から変換画素を中心とする４×４の領域の原画
素を選択して演算部３０１へ出力する。この場合、演算
アルゴリズムで必要があれば、さらに大きな領域の原画
素を出力するようにしても良いし、あるいは原画素の情
報だけでなく、変換後の画素が原画素よりさらに細かい
複数の小領域の中のどこの領域に位置するかについての
情報をも出力するようにしても良い。

前記演算制御部３０９は、線ノ１．ノ２を介して、それ
ぞれ画素選択部３０８および各演算部３０１．３０２，
３０３，３０４の動作タイミングを制御するとともに、
後段の出力バッファ４００への書込みを、線ｌを介して
制御する。

この演算制御部３０９は、第２図に示すように、構成設
定部３１０の制御のもとに、演算パイブライン部のレジ
スタの段数をｒｏ、１，２，３Ｊの４段階に切換え設定
する段数設定部３０９Ａと、画像変換装置３００の基本
動作クロックの「１゜２．３，４Ｊの４サイクルの範囲
で、隣接したレジスタ間の演算時間を可変に設定するサ
イクル設定部３０９Ｂとからなる。段数設定部３０９Ａ
は、クロックイネーブル機能を持つフリップフロップ回
路３１１，３１２，３１３，３１４、セレクタ３１８お
よびアンド回路３２０により構成され、前記画素選択部
３０８から送られる各ラインの最初のデータがパイプラ
イン部の通過に要する時間だけ、出力バッファ４００に
対するデータ入力イネーブル信号ＥＮ３を遅らせるよう
になっている。

サイクル設定部３０９Ｂは、ＪＫフリップフロップ回路
３１５，３１６，３１７、セレクタ３１９、アンド回路
３２２およびノット回路３２１によって構成され、パイ
プライン部の動作サイクルに応じて、必要なだけフリッ
プフロップ回路３１１゜３１２．３１３のクロック動作
を禁止する信号ＣＫＥを発生するようになっている。こ
の場合、画素選択部３０８の出力部における出力イネー
ブル信号ＥＮ１、パイプライン部を構成する各レジスタ
３０５，３０６．３０７へのクロックイネーブル信号Ｅ
Ｎ２、および前記ＥＮ３はいずれも基本クロックの立上
がりに同期して動作され、前記フリップフロップ回路３
１１〜３１７とパイプライン部のレジスタ３０５〜３０
７はすべて基本クロックで動作される。

また、パイプライン部のレジスタ段数および動作サイク
ル数は、前記構成設定部３１０からの設定信号ｓｌ、ｓ
２．ｓ３，６４により４対１の割合いで、セレクタ３１
８，３１９が動作されることによって設定される。すな
わち、レジスタ段数と動作サイクル数とは、それぞれ下
記に示す表１゜表２の如く、前記設定信号ｓ　１　ｒ　
　ｓ　２　＋　　ｓ　３　＋ｓ４のいくつかの組合わせ
によって決定される。

なお、この実施例では、レジスタ３０５゜３０６．３０
７へのＥＮ２　（クロックイネーブル信号）を発生して
いるが、クロックイネーブル入力のないレジスタを使用
する場合には、ＥＮ２と基本クロックとの論理積をレジ
スタのクロック動作として用いるようにすれば良い。ま
た、レジスタ段数と動作サイクル数の設定範囲をより広
くすることも同様の回路を用いて容易に実現可能であり
、あるいはレジスタ段数と動作サイクル数のいずれか一
方だけを設定することも同様の回路により可能である。

構成設定部３１０は、レジスタ段数と動作サイクルとを
制御する設定信号ｓｌ、ｓ２．ｓ３゜ｓ４をセットする
部分である。この構成設定部３１０は、たとえば第３図
に示すように、ＣＰＵ６００からＣＰＵバス６０１を介
して供給されるパラメータレジスタに応じて設定信号８
１，８２゜ｓ３．ｓ４をセットするもので、各設定信号
ｓｌ。

ｓ２．ｓ３．ｓ４に対応して準備されるボートを有する
ラッチ回路またはフリップフロップ回路３１０ａとアド
レスデコーダ３１０ｂとにより構成される。この場合、
ＣＰＵ６００からの制御が可能であり、ハードウェアと
しての変更を必要としない。また、簡便な方法としては
、たとえば第４図に示すように、ボストＰｉ、Ｐ２．Ｐ
３゜Ｐ４とジャンパＪｌ、Ｊ２．Ｊ３．Ｊ４とで、ある
いは第５図に示すように、スイッチＳＷＩ。

ＳＷ２．ＳＷ３．ＳＷ４と抵抗Ｒ１，Ｒ２，Ｒ３゜Ｒ４
とで、構成設定部３１０を構成することも可能である。

以上の構成により、演算パイプライン部のレジスタ段数
と基本クロックに対する動作サイクルとが容易に変更可
能となるため、演算アルゴリズムや回路構成の見直しに
よりレジスタの段数が増減した場合、あるいは演算部を
構成する素子をより高速のものと置換えることにより、
従来レジスタ間を基本クロックの２サイクルで動作させ
ていたところを１サイクルにしてスルーブツトの向上を
図る場合など、設定信号ｓｌ、ｓ２．ｓ３．ｓ４の組合
わせ設定を変更するだけで容易に対応可能となる。

次に、上記構成の動作について、レジスタ段数と動作サ
イクルとの組合わせに対する画像変換装置３００の動作
を中心に、第６図を参照して説明する。たとえば今、原
稿上の文書情報は、ＣＰＵ６００の制御のもとに画像読
取部１００によって２値画像として読取られ、画像メモ
リ２００を介して画像変換装置３００に供給される。

この画像変換装置３００では、２値画像を原画像として
変換画像が作成される。すなわち、画素選択部３０８で
は、画像メモリ２００からのＥＮＩ　（出力イネーブル
信号）の供給に応じて、たとえば変換画素を中心とする
４×４の領域内の原画素が選択されて演算パイプライン
部をなす演算部３０１に出力される。すると、演算パイ
プライン部としては、構成設定部３１０からの設定信号
ｓ　１　、ｓ　２　＋　　ｓ　３　、ｓ　４のもとに演
算制御部３０９の制御による動作タイミングに応じて、
演算アルゴリズムに対応する各種の処理を施した後に画
素が出力バッファ４００に転送される。

この場合、レジスタ段数と動作サイクル数との組合わせ
に対する各イネーブル信号ＥＮ１゜ＥＮ２．ＥＮ３およ
び画素選択部３０８の出力画素の動作は、第６図に示す
ようになる。その−例を説明すると、たとえばレジスタ
段数「０」、サイクル数「１」に設定される、つまり設
定信号ｓｌ、ｓ２．ｓ３．ｓ４がともに「０」にセット
されると、最初の基本クロックの立ち上がりに同期して
ＥＮＩ　（出力イネーブル信号）が動作され、次の基本
クロックの立ち上がりに同期してＥＮ３（データ入力イ
ネーブル信号）が動作される。すると、まずＥＮＩの動
作により、基本クロックの立ち上がりに応じて、順次画
素選択部３０８から演算部３０１に画素が出力される。

この画素は、前記ＥＮ３の動作により、基本クロックの
立ち上がりに同期して、順次出力バッファ４００へ格納
される。これにより、画素は、演算部３０１から直接出
力バッファ４００に転送されることとなり、レジスタ３
０５〜３０７間は、基本クロックの１サイクルで動作さ
れることとなる。

また、たとえばレジスタ段数「３」、サイクル数「１」
に設定される、つまり設定信号ｓｌ。

ｓ２がともにｒｌＪ、ｓ３．ｓ４がともに「０」にセッ
トされると、最初（第１）の基本クロックの立ち上がり
に同期してＥＮＩが動作される。また、次（第２）の基
本クロックの立ち上がりに同期してＥＮ２が動作される
。さらに、第５の基本クロックの立ち上がりに同期して
ＥＮ３が動作される。すると、まずＥＮＩの動作により
、基本クロックの立ち上がりに応じて、順次画素選択部
３０８から演算部３０１に画素が出力される。この画素
は、前記ＥＮ２の動作により、それぞれの基本クロック
の立ち上がりに同期して、順次後段のレジスタに転送さ
れる。そして、ＥＮ３の動作により、基本クロックの立
ち上がりに同期して、順次出力バッファ４００へ格納さ
れる。これにより、各レジスタ３０５，３０６，３０７
間は、それぞれ基本クロックの１サイクルで動作される
こととなる。

さらに、たとえばレジスタ段数「１」、サイクル数「４
」に設定される、つまり設定信号ｓ１がｒＯＪ、ｓ２が
ｒｌＪ、ｓ３．ｓ４がともに「１」にセットされると、
最初（第１）の基本クロックの立ち上がりに同期して４
サイクルごとにＥＮＩが動作される。次に、第５の基本
クロックの立ち上がりに同期して４サイクルごとにＥＮ
２が動作される。さらに、第１０の基本クロックの立ち
上かりに同期して４サイクルごとにＥＮ３が動作される
。すると、まずＥＮＩの動作により、基本クロックの４
サイクルごとの立ち上がりに応じて、順次画素選択部３
０８から演算部３０１に画素が出力される。この画素は
、前記ＥＮ２の動作により、基本クロックの４サイクル
ごとの立ち上がりに同期して、後段のレジスタ３０５に
転送される。

そして、ＥＮ３の動作により、基本クロックの４サイク
ルごとの立ち上がりに同期して、順次出力バッファ４０
０へ格納される。これにより、画素は、演算部３０２か
ら出力バッファ４００に転送されることとなり、レジス
タ３０５間は、それぞれ基本クロックの４サイクルで動
作されることとなる。

また、たとえばレジスタ段数「２」、サイクル数「３」
に設定される、つまり設定信号ｓ１がｒｌＪ、ｓ２が「
０」、ｓ３がｒｌＪ、ｓ４が「０」にセットされると、
最初（第１′）の基本クロックの立ち上がりに同期して
３サイクルごとにＥＮＩが動作される。次に、ｍ４の基
本クロックの立ち上がりに同期して３サイクルごとにＥ
Ｎ２が動作される。さらに、第１０の基本クロックの立
ち上がりに同期して３サイクルごとにＥＮ３が動作され
る。すると、まずＥＮＩの動作により、基本クロックの
３サイクルごとの立ち上がりに応じて、順次画素選択部
３０８から演算部３０１に画素が出力される。この画素
は、前記ＥＮ２の動作により、基本クロックの３サイク
ルごとの立ち上がりに同期して、順次後段のレジスタ３
０５゜３０６に転送される。そして、ＥＮ３の動作によ
り、基本クロックの３サイクルごとの立ち上がりに同期
して、順次出力バッファ４００へ格納される。これによ
り、画素は、演算部３０３から出力バッファ４００に転
送されることとなり、レジスタ３０５，３０６間は、そ
れぞれ基本クロックの３サイクルで動作されることとな
る。

以上のようにして、演算パイプライン処理によって作成
された変換画像は、出力バッファ４００から読出されて
表示部５００において表示される。

上記したように、演算バイブライン部のレジスタ段数と
、隣接するレジスタ間の演算時間とを、基本動作クロッ
クの整数倍でそれぞれ独立に可変制御できるようにして
いる。

すなわち、演算アルゴリズムの見直しによる演算段数の
変更や回路およびそれを構成する素子のより高速な素子
への変更による処理の高速化に対する演算バイブライン
部の種々の構成に容易に対応できるようにしている。こ
れにより、演算部の独立性を高くし、回路構成やその制
御の変更を最小限の修正により容易に実現可能となる。

したがって、処理の高速化のための設計変更などを容易
なものとし、装置としての汎用性を向上することができ
るものである。

また、レジスタ段数と動作サイクル数とを容易に可変可
能とすることにより、処理時間の異なる複数の回路や素
子が並列に、かつ排他的に動作する場合に最も効果的に
作用する。たとえば、第７図は演算部３０１の一構成例
を示すもので、ＲＯＭＡ３５０、ＲＯＭＢ５５１および
セレクタ３５２とから構成される。この演算部３０１に
おけル演算アルゴリズムは、ある条件の時に原画像の２
Ｘ２の領域を参照し、そうでない時には４×４の領域を
参照するようになっている。また、ＲＯＭＡ３５０．Ｒ
ＯＭＢ５１には、あらかじめ目的とする演算を行った結
果がそれぞれ格納されている。

ここで、たとえばＲＯＭＢ５５１をＲＯＭＡ３５０に比
べてサイズを大きくシ、基本クロックサイクルを１００
ｎｓ、、ＲＯＭＡ３５０゜ＲＯＭＢ５５１のアクセス時
間をそれぞれ７０ｎｓ、１２０ｎｓとした場合（ただし
、レジスタ３０５以降の演算部３０２，３０３，３０４
は、各段ともに１００ｎｓにより処理可能であり、その
他の遅れやセットアツプ時間は十分に小さいものとする
。）　、ＲＯＭＡ３５０が選択された際には演算部３０
１は基本クロックの１サイクルで動作可能であるが、Ｒ
ＯＭＢ５５１が選択された際には２サイクルが必要とな
る。このような場合、従来の方法では、動作中にレジス
タ間のサイクル数を変更できなかったため、サイクル数
を２サイクルに固定する必要があった。ところが、この
発明によれば、レジスタ間の動作サイクル数はＣＰＵ６
００から設定できるノテ、ＲＯＭＡ３５０あるいはＲＯ
ＭＢ５５１のどちらが選択された場合でも、その動作時
間に最適な最高の処理速度での処理が可能となり、スル
ーブツトを向上することができる。したがって、演算部
が高速な素子と低速な素子とで並列に構成されるものに
ついては、それぞれに最適な動作時間での処理が可能と
なるものである。

［発明の効果］以上、詳述したようにこの発明によれば、演算アルゴリ
ズムの見直しや素子の変更などに容易に対応することが
でき、処理の高速化のための設計変更が容易に行える汎
用性の高い画像変換装置を提供できる。

４、図面簡単な説明第１図はこの発明の一実施例である画像変換装置の構成
を概略的に示すブロック図、第２図は演算制御部を概略
的に示す回路構成図、第３図乃至第５図はそれぞれ構成
設定部を概略的に示す構成図、第６図はパイプライン処
理の動作例を説明するために示す図、第７図は演算部の
一例を示す構成図、第８図はこの発明が適用される画像
処理装置を概略的に示す構成図、第９図はパイプライン
処理の概要を説明するために示す構成図である。

１００・・・画像読取部、２００・・・画像メモリ、３
００・・・画像変換装置、３０１，３０２，３０３゜３
０４・・・演算部、３０５，３０６，３０７・・・レジ
スタ、３０８・・・画素選択部、３０９・・・演算制御
部、３１０・・・構成設定部、３１０ａ・・・ラッチ回
路、３１０ｂ・・・アドレスデコーダ、３１１，３１２
゜３１３．３１４・・・フリップフロップ回路、３１５
゜３１６．３１７・・・ＪＫフリップフロップ回路、３
１８．３１９・・・セレクタ、４００・・・出力バッフ
ァ、５００・・・表示部、６００・・・ＣＰＵ。

出願人代理人　弁理士　鈴江武彦第３図第４図

Claims

【特許請求の範囲】

（１）複数の演算部と、これら各演算部間を連結するレ
ジスタとを並列的に動作させて原画像から選択されたい
くつかの画素に対して演算処理を施し、その演算結果を
変換画像の画素とすることで画像変換を行う画像変換装
置において、前記レジスタの段数と各演算部間の動作時間とをそれぞ
れ任意に設定できる制御手段を設けたことを特徴とする
画像変換装置。
（２）制御手段は、各演算部間の動作時間を、画像変換
装置における基本動作クロック信号周期の整数倍の範囲
で可変に設定できることを特徴とする特許請求の範囲第
１項記載の画像変換装置。