JPH09251771A - 非同期ｆｉｆｏにおいてエンプティフラグ及びフルフラグを作成するステートマシンの構成 - Google Patents
非同期ｆｉｆｏにおいてエンプティフラグ及びフルフラグを作成するステートマシンの構成Info
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- JPH09251771A JPH09251771A JP8327331A JP32733196A JPH09251771A JP H09251771 A JPH09251771 A JP H09251771A JP 8327331 A JP8327331 A JP 8327331A JP 32733196 A JP32733196 A JP 32733196A JP H09251771 A JPH09251771 A JP H09251771A
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Abstract
(57)【要約】 （修正有）
【課題】 非同期式ＦＩＦＯのためのエンプティフラグ
又はフルフラグを作成するステートマシン。 【解決手段】 ３つの前のステート変数Ｐ，Ｑ，Ｓと３
つの他の入力（内部で作成されるルックアヘッドフル
（full）フラグ，外部書込みクロック及び読取りクロッ
ク）とを組み合わせることにより、次のステート変数の
組Ｐ′，Ｑ′，Ｓ′を作成する。次のステート変数
Ｐ′，Ｑ′，Ｓ′は、前のステート変数Ｐ，Ｑ，Ｓとそ
の補数信号Ｐｂ，Ｑｂ，Ｓｂとの積から導かれる。フル
フラグは上記Ｐ′，Ｑ′，Ｓ′からの入力，読取りクロ
ック信号及び書込みクロック信号からの入力，ルックア
ヘッド復号済み内部フルフラグ信号からの入力を用いて
作成される。エンプティフラグは、ルックアヘッド復号
済み内部フルフラグをルックアヘッド復号済み内部エン
プティフラグに変更することにより作成できる。
又はフルフラグを作成するステートマシン。 【解決手段】 ３つの前のステート変数Ｐ，Ｑ，Ｓと３
つの他の入力（内部で作成されるルックアヘッドフル
（full）フラグ，外部書込みクロック及び読取りクロッ
ク）とを組み合わせることにより、次のステート変数の
組Ｐ′，Ｑ′，Ｓ′を作成する。次のステート変数
Ｐ′，Ｑ′，Ｓ′は、前のステート変数Ｐ，Ｑ，Ｓとそ
の補数信号Ｐｂ，Ｑｂ，Ｓｂとの積から導かれる。フル
フラグは上記Ｐ′，Ｑ′，Ｓ′からの入力，読取りクロ
ック信号及び書込みクロック信号からの入力，ルックア
ヘッド復号済み内部フルフラグ信号からの入力を用いて
作成される。エンプティフラグは、ルックアヘッド復号
済み内部フルフラグをルックアヘッド復号済み内部エン
プティフラグに変更することにより作成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＩＦＯ（先入れ
先出し）バッファに関し、特に、非同期ＦＩＦＯバッフ
ァが空の場合にはエンプティ（empty ）フラグを、同バ
ッファが一杯の場合にはフル（full）フラグを指示手段
として作成するステートマシンに関する。
先出し）バッファに関し、特に、非同期ＦＩＦＯバッフ
ァが空の場合にはエンプティ（empty ）フラグを、同バ
ッファが一杯の場合にはフル（full）フラグを指示手段
として作成するステートマシンに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＦＩＦ
Ｏ（先入れ先出し）バッファにおいて、カウンタ，加算
器及び組み合わせ論理を用いた非同期ＦＩＦＯバッファ
を作成し、同ＦＩＦＯバッファが一杯の場合にそれを指
示するいわゆるフル（full）フラグを作成することは、
よく知られた技術である。このフルフラグの作成は、
又、入力されたカウンタを組み合わせ論理で直接復号し
て行ってもよい。しかし、上記の２つの方法は、共に入
力クロックと出力クロックとの間の回路が回りくどいた
め、フラグ作成時に比較的長い遅れが生じる。組み合わ
せ復号方法に関連したこのフラグの遅れを克服すべく、
ある種の形態のルックアヘッド技術が利用されている。
過去の例において、このルックアヘッド技術とは、ルッ
クアヘッド復号経路によってフル−１ステート（full-1
status ）フラグを作成すると共に、実際の（actual）
フルフラグをもたらすために出力付近にラッチ及びフィ
ルタを作成するものである。このルックアヘッド技術に
よって、フルフラグ作成時の遅れが減少するが、一方、
非同期式の読取りクロック及び書込みクロックの組み合
わせに基づき非同期フル−１フラグをサンプリングしよ
うとするラッチのため、準安定性問題（metastability
problems）がもたらされてしまう。
Ｏ（先入れ先出し）バッファにおいて、カウンタ，加算
器及び組み合わせ論理を用いた非同期ＦＩＦＯバッファ
を作成し、同ＦＩＦＯバッファが一杯の場合にそれを指
示するいわゆるフル（full）フラグを作成することは、
よく知られた技術である。このフルフラグの作成は、
又、入力されたカウンタを組み合わせ論理で直接復号し
て行ってもよい。しかし、上記の２つの方法は、共に入
力クロックと出力クロックとの間の回路が回りくどいた
め、フラグ作成時に比較的長い遅れが生じる。組み合わ
せ復号方法に関連したこのフラグの遅れを克服すべく、
ある種の形態のルックアヘッド技術が利用されている。
過去の例において、このルックアヘッド技術とは、ルッ
クアヘッド復号経路によってフル−１ステート（full-1
status ）フラグを作成すると共に、実際の（actual）
フルフラグをもたらすために出力付近にラッチ及びフィ
ルタを作成するものである。このルックアヘッド技術に
よって、フルフラグ作成時の遅れが減少するが、一方、
非同期式の読取りクロック及び書込みクロックの組み合
わせに基づき非同期フル−１フラグをサンプリングしよ
うとするラッチのため、準安定性問題（metastability
problems）がもたらされてしまう。
【０００３】一般的なカウンタ／加算器復号方法におい
ては、２つのカウンタが必要であり、一方のカウンタは
読取りクロックを有し、他方のカウンタは書込みクロッ
クを有する。これら２つのカウンタは主再設定（master
reset）時にゼロに再設定され、各々に付随のクロック
にのみ基づいて増分される。読取りカウンタ及び書込み
カウンタの出力は減算器にもたらされ、減算器は、書き
込まれた位置の数値と読み取られた位置の数値との間の
差を演算する。この差が組み合わせ論理にもたらされる
ことにより、ＦＩＦＯ（バッファ）が一杯であるかどう
かが決定される。組み合わせ論理出力は、次に、出力フ
ラグを駆動するために用いられる。
ては、２つのカウンタが必要であり、一方のカウンタは
読取りクロックを有し、他方のカウンタは書込みクロッ
クを有する。これら２つのカウンタは主再設定（master
reset）時にゼロに再設定され、各々に付随のクロック
にのみ基づいて増分される。読取りカウンタ及び書込み
カウンタの出力は減算器にもたらされ、減算器は、書き
込まれた位置の数値と読み取られた位置の数値との間の
差を演算する。この差が組み合わせ論理にもたらされる
ことにより、ＦＩＦＯ（バッファ）が一杯であるかどう
かが決定される。組み合わせ論理出力は、次に、出力フ
ラグを駆動するために用いられる。
【０００４】直接復号方法と称されるもう一つの方法
は、カウンタ／加算器方法において用いられるカウンタ
と同様のカウンタを使用する。ＦＩＦＯ（バッファ）が
一杯の場合には、出力に際して減算器を用いる代わり
に、組み合わせ論理が復号のため用いられる。これは、
書込みカウンタ及び読取りカウンタの排他的論理和素子
（ＸＯＲ）を取ることによってなされる。この組み合わ
せ論理は、書込み及び読取りカウンタ入力変数に関する
フルフラグのための真理値表を作成することによって実
現される。この直接復号による方法により、カウンタ／
加算器による方法と比較して、フルフラグを作成するた
めに必要な論理の量が減少すると共に、フルフラグを作
成する速度が向上する。しかし、この直接復号によって
も、相変わらず１５−３０ｎｓ程度のフラグ遅れが生じ
る。
は、カウンタ／加算器方法において用いられるカウンタ
と同様のカウンタを使用する。ＦＩＦＯ（バッファ）が
一杯の場合には、出力に際して減算器を用いる代わり
に、組み合わせ論理が復号のため用いられる。これは、
書込みカウンタ及び読取りカウンタの排他的論理和素子
（ＸＯＲ）を取ることによってなされる。この組み合わ
せ論理は、書込み及び読取りカウンタ入力変数に関する
フルフラグのための真理値表を作成することによって実
現される。この直接復号による方法により、カウンタ／
加算器による方法と比較して、フルフラグを作成するた
めに必要な論理の量が減少すると共に、フルフラグを作
成する速度が向上する。しかし、この直接復号によって
も、相変わらず１５−３０ｎｓ程度のフラグ遅れが生じ
る。
【０００５】
【発明の概要】本発明は、ＦＩＦＯ（バッファ）が一杯
の場合はこのステートを指示するフルフラグを作成し、
あるいはＦＩＦＯ（バッファ）が空の場合はこのステー
トを指示するエンプティフラグを作成するステートマシ
ンの構成を提供するものである。このステートマシンを
用いることにより、フラグ作成時の遅れを著しく短縮で
きると共に、従来の技術に付随した非同期性に関する問
題を全て解決できる。上記のような性能の向上に加え
て、本発明には、ｅ11からｅ25年という非常に長い平均
故障間隔を有するという利点があり、又、ＦＩＦＯのサ
イズとは無関係に実行可能である。本発明は、前の（ス
テートを表す）３つのステート変数と他のの３つの入力
（内部で作成されたルックアヘッドフラグ，外部書込み
クロック及び外部読取りクロック）との組み合わせを利
用して、次の（ステートを表す）１組のステート変数を
作成する。この「次の」ステート変数は、特に、「前
の」ステート変数と「前の」ステート変数の補数信号と
の積から導き出される。フル（full）フラグは、上記の
３つの「次の」ステート変数，読取りクロック信号，書
込みクロック信号及びルックアヘッド復号済み内部フル
フラグ信号からの入力を操作するデジタル論理復号技術
を用いて作成される。一方、エンプティフラグは、読取
りクロック入力と書込みクロック入力とを切り替えると
共に、ルックアヘッド復号済み内部フルフラグをルック
アヘッド復号済み内部エンプティフラグに変更すること
によって可能である。本発明において、上記の特徴の全
ては、ステートマシンの速度経路内のカウンタ，加算器
もしくは復号器を一切用いずに実現可能である。
の場合はこのステートを指示するフルフラグを作成し、
あるいはＦＩＦＯ（バッファ）が空の場合はこのステー
トを指示するエンプティフラグを作成するステートマシ
ンの構成を提供するものである。このステートマシンを
用いることにより、フラグ作成時の遅れを著しく短縮で
きると共に、従来の技術に付随した非同期性に関する問
題を全て解決できる。上記のような性能の向上に加え
て、本発明には、ｅ11からｅ25年という非常に長い平均
故障間隔を有するという利点があり、又、ＦＩＦＯのサ
イズとは無関係に実行可能である。本発明は、前の（ス
テートを表す）３つのステート変数と他のの３つの入力
（内部で作成されたルックアヘッドフラグ，外部書込み
クロック及び外部読取りクロック）との組み合わせを利
用して、次の（ステートを表す）１組のステート変数を
作成する。この「次の」ステート変数は、特に、「前
の」ステート変数と「前の」ステート変数の補数信号と
の積から導き出される。フル（full）フラグは、上記の
３つの「次の」ステート変数，読取りクロック信号，書
込みクロック信号及びルックアヘッド復号済み内部フル
フラグ信号からの入力を操作するデジタル論理復号技術
を用いて作成される。一方、エンプティフラグは、読取
りクロック入力と書込みクロック入力とを切り替えると
共に、ルックアヘッド復号済み内部フルフラグをルック
アヘッド復号済み内部エンプティフラグに変更すること
によって可能である。本発明において、上記の特徴の全
ては、ステートマシンの速度経路内のカウンタ，加算器
もしくは復号器を一切用いずに実現可能である。
【０００６】本発明の目的，特徴及び有利な点は、非同
期ＦＩＦＯと共に使用すべくエンプティフラグ又はフル
フラグを作成するステートマシンを提供することであ
る。本発明のステートマシンによれば、フラグの遅れを
著しく短縮でき、平均故障期間が非常に長く、複数の入
力変化を効果的に操作でき、回路の構成及びシミュレー
ションが最小限度で済み、ラッチやモノショット（mono
-shots）が要求されず、他の構成技術に容易にポートで
き、又、ＦＩＦＯのサイズとは無関係に実行できる。本
発明の他の目的、特徴及び有利な点は、上記の特許請求
の範囲、以下の詳細な説明及び添付図面から明らかであ
ろう。
期ＦＩＦＯと共に使用すべくエンプティフラグ又はフル
フラグを作成するステートマシンを提供することであ
る。本発明のステートマシンによれば、フラグの遅れを
著しく短縮でき、平均故障期間が非常に長く、複数の入
力変化を効果的に操作でき、回路の構成及びシミュレー
ションが最小限度で済み、ラッチやモノショット（mono
-shots）が要求されず、他の構成技術に容易にポートで
き、又、ＦＩＦＯのサイズとは無関係に実行できる。本
発明の他の目的、特徴及び有利な点は、上記の特許請求
の範囲、以下の詳細な説明及び添付図面から明らかであ
ろう。
【０００７】
【発明の実施の形態】図１を参照すると、本発明の好適
実施の形態に基づくステートマシン２０のブロック略図
が示されている。図１により、上記のステートマシン２
０の機能全体の概観が理解される。各構成要素の作用の
詳細は、図２〜図７に示されている。ステートマシン２
０は、一般に、信号作成器２２，合成信号作成器２４及
びフラグ復号器２６を有する。信号作成器２２は、第１
の入力２８，第２の入力３０及び第３の入力３２を受信
する。第１の入力２８，第２の入力３０及び第３の入力
３２は、ステートマシン２０のステート変数Ｐ，Ｑ及び
Ｓに各々対応する。ステート変数Ｐ，Ｑ及びＳは、この
３つの変数が組みになってＦＩＦＯバッファの８つの起
こり得るステートを表すものである。つまり、各ステー
ト変数が１個のデジタル弁（０又は１）なので、３つの
変数を組み合わせれば、２3 すなわち８つの起こり得る
ステートを表すことができる。
実施の形態に基づくステートマシン２０のブロック略図
が示されている。図１により、上記のステートマシン２
０の機能全体の概観が理解される。各構成要素の作用の
詳細は、図２〜図７に示されている。ステートマシン２
０は、一般に、信号作成器２２，合成信号作成器２４及
びフラグ復号器２６を有する。信号作成器２２は、第１
の入力２８，第２の入力３０及び第３の入力３２を受信
する。第１の入力２８，第２の入力３０及び第３の入力
３２は、ステートマシン２０のステート変数Ｐ，Ｑ及び
Ｓに各々対応する。ステート変数Ｐ，Ｑ及びＳは、この
３つの変数が組みになってＦＩＦＯバッファの８つの起
こり得るステートを表すものである。つまり、各ステー
ト変数が１個のデジタル弁（０又は１）なので、３つの
変数を組み合わせれば、２3 すなわち８つの起こり得る
ステートを表すことができる。
【０００８】信号作成器２２は、８つの出力３８，４
０，４２，４４，４６，４８，５０，５２を有する。出
力３８は、第１の入力２８に存在するステート変数Ｐに
等しい未処理の信号を表す。出力４０は、出力３８に存
在する上記の信号のデジタル補数Ｐｂを表す。同様に、
出力４２は、第２の入力３０に存在するステート変数Ｑ
に等しい未処理の信号を表す。出力４４は、出力４２に
存在する上記の信号のデジタル補数Ｑｂを表す。出力４
６は、第３の入力３２に存在するステート変数Ｓに等し
い未処理の信号を表す。出力４８は、出力４６に存在す
る上記信号のデジタル補数Ｓｂを表す。出力５０は、フ
ラグ入力５３に存在するルックアヘッドフル（full）フ
ラグ信号Ｅに等しい未処理の信号を表す。出力５２は、
出力５０に存在する上記の信号に対するデジタル補数
（ＦＬＡＧｂ）を表す。ルックアヘッドフルフラグ信号
Ｅは、ステートマシン２０で作成されると共に、ステー
トマシン２０からＦＩＦＯへと向かう。
０，４２，４４，４６，４８，５０，５２を有する。出
力３８は、第１の入力２８に存在するステート変数Ｐに
等しい未処理の信号を表す。出力４０は、出力３８に存
在する上記の信号のデジタル補数Ｐｂを表す。同様に、
出力４２は、第２の入力３０に存在するステート変数Ｑ
に等しい未処理の信号を表す。出力４４は、出力４２に
存在する上記の信号のデジタル補数Ｑｂを表す。出力４
６は、第３の入力３２に存在するステート変数Ｓに等し
い未処理の信号を表す。出力４８は、出力４６に存在す
る上記信号のデジタル補数Ｓｂを表す。出力５０は、フ
ラグ入力５３に存在するルックアヘッドフル（full）フ
ラグ信号Ｅに等しい未処理の信号を表す。出力５２は、
出力５０に存在する上記の信号に対するデジタル補数
（ＦＬＡＧｂ）を表す。ルックアヘッドフルフラグ信号
Ｅは、ステートマシン２０で作成されると共に、ステー
トマシン２０からＦＩＦＯへと向かう。
【０００９】信号作成器２２の機能は、ステート変数
Ｐ，Ｑ及びＳに等しい信号及びその信号に対する補数信
号を作成することである。信号作成器２２は、又、信号
ＦＬＡＧ及びその信号に対する補数信号ＦＬＡＧｂをも
たらす。信号作成器２２によって作成された信号は、合
成信号作成器２４によって用いられて１組の次のステー
ト変数Ｐ′，Ｑ′及びＳ′が作成され、又、これら次の
ステート変数Ｐ′，Ｑ′及びＳ′は合成信号作成器２４
によって操作・処理される。
Ｐ，Ｑ及びＳに等しい信号及びその信号に対する補数信
号を作成することである。信号作成器２２は、又、信号
ＦＬＡＧ及びその信号に対する補数信号ＦＬＡＧｂをも
たらす。信号作成器２２によって作成された信号は、合
成信号作成器２４によって用いられて１組の次のステー
ト変数Ｐ′，Ｑ′及びＳ′が作成され、又、これら次の
ステート変数Ｐ′，Ｑ′及びＳ′は合成信号作成器２４
によって操作・処理される。
【００１０】合成信号作成器２４は、８つの入力５４，
５６，５８，６０，６２，６４，６６，６８を有し、こ
れらの入力は各々信号作成器２２の出力３８〜５２に接
続される。合成信号作成器２４は、書込みクロック入力
７０を有し、書込みクロック入力７０は、外部書込み信
号Ｗを受信する。合成信号作成器２４は、又、読取りク
ロック入力７２を有し、読取りクロック入力７２は、外
部読取りクロック信号Ｒを受信する。合成信号作成器２
４は、これらの諸入力５４〜７２を処理し、ステートマ
シン２０のステート変数Ｐ，Ｑ及びＳを表す３つの出力
７４，７６，７８をもたらす。
５６，５８，６０，６２，６４，６６，６８を有し、こ
れらの入力は各々信号作成器２２の出力３８〜５２に接
続される。合成信号作成器２４は、書込みクロック入力
７０を有し、書込みクロック入力７０は、外部書込み信
号Ｗを受信する。合成信号作成器２４は、又、読取りク
ロック入力７２を有し、読取りクロック入力７２は、外
部読取りクロック信号Ｒを受信する。合成信号作成器２
４は、これらの諸入力５４〜７２を処理し、ステートマ
シン２０のステート変数Ｐ，Ｑ及びＳを表す３つの出力
７４，７６，７８をもたらす。
【００１１】フラグ復号器２６は、入力８０，８２，８
４を有し、各入力は各々合成信号作成器２４の出力７
４，７６，７８に接続されている。フラグ復号器２６
は、又、外部書込み信号Ｗを受信する書込みクロック入
力８６と、外部読取り信号Ｒを受信する読取りクロック
入力８８とを有する。フラグ復号器２６は、上記の入力
８０，８２，８４にもたらされたステート変数と、上記
の書込みクロック入力８６，読取りクロック８８にもた
らされた信号とをデジタル論理を用いて操作することに
より、エンプティフラグ出力信号ＦＬＡＧｂext を作成
する。
４を有し、各入力は各々合成信号作成器２４の出力７
４，７６，７８に接続されている。フラグ復号器２６
は、又、外部書込み信号Ｗを受信する書込みクロック入
力８６と、外部読取り信号Ｒを受信する読取りクロック
入力８８とを有する。フラグ復号器２６は、上記の入力
８０，８２，８４にもたらされたステート変数と、上記
の書込みクロック入力８６，読取りクロック８８にもた
らされた信号とをデジタル論理を用いて操作することに
より、エンプティフラグ出力信号ＦＬＡＧｂext を作成
する。
【００１２】図２を参照すると、本発明のステートマシ
ン２０のブロック図が示されている。図２には、論理ブ
ロック１００及びその６つの入力回線１０２〜１１２が
示されている。入力回線１０２は、ルックアヘッドフル
フラグＥを受信する。入力回線１０４は、ステートマシ
ン２０の予めセットされたステート変数であるＰステー
トに接続される。入力回線１０６は、外部読取りクロッ
クＲを受信する。入力回線１０８は、入力Ｒrst を受信
し、この入力Ｒrst は、（活動性が低い，active low）
外部再設定信号Ｒstb 及び（活動性が低い，active lo
w）再送信信号Ｒtbの論理的ＮＡＮＤ（否定積）であ
る。入力回線１１０は、外部再設定信号Ｒstb （低活
性）を受信する。入力１１２は、外部書込み信号Ｗを受
信する。論理ブロック１００は、１つの出力回線１１４
を有し、この出力回線１１４はフルフラグ（full flag
）信号（Ｆｌａｇｂｅｘｔ）をもたらす。出力回線１
１４は出力回線１１６に接続され、この出力回線１１６
が、外部フルフラグ信号（ＦＬＡＧｂext ）をもたら
す。ＦＬＡＧｂext は、ステート変数Ｐ，Ｑ及びＳから
復号化され、ＦＩＦＯバッファが一杯の場合にはＯＮで
ある。出力回線１１４は、又、内部フラグ作成ブロック
１１７に接続され、内部フラグ作成ブロック１１７は、
内部フルフラグ信号（Ｆｌａｇｂｉｎｔ）を表す出力回
線１１８を作成する。ＦＬＡＧｂint 信号は、ＦＬＡＧ
ｂext 信号と同じ信号を遅らせたものであり、内部クロ
ック作成論理（エンプティフラグの場合は読取りクロッ
クであり、フルフラグの場合は書込みクロック）のブロ
ッキングを制御するために用いられる。
ン２０のブロック図が示されている。図２には、論理ブ
ロック１００及びその６つの入力回線１０２〜１１２が
示されている。入力回線１０２は、ルックアヘッドフル
フラグＥを受信する。入力回線１０４は、ステートマシ
ン２０の予めセットされたステート変数であるＰステー
トに接続される。入力回線１０６は、外部読取りクロッ
クＲを受信する。入力回線１０８は、入力Ｒrst を受信
し、この入力Ｒrst は、（活動性が低い，active low）
外部再設定信号Ｒstb 及び（活動性が低い，active lo
w）再送信信号Ｒtbの論理的ＮＡＮＤ（否定積）であ
る。入力回線１１０は、外部再設定信号Ｒstb （低活
性）を受信する。入力１１２は、外部書込み信号Ｗを受
信する。論理ブロック１００は、１つの出力回線１１４
を有し、この出力回線１１４はフルフラグ（full flag
）信号（Ｆｌａｇｂｅｘｔ）をもたらす。出力回線１
１４は出力回線１１６に接続され、この出力回線１１６
が、外部フルフラグ信号（ＦＬＡＧｂext ）をもたら
す。ＦＬＡＧｂext は、ステート変数Ｐ，Ｑ及びＳから
復号化され、ＦＩＦＯバッファが一杯の場合にはＯＮで
ある。出力回線１１４は、又、内部フラグ作成ブロック
１１７に接続され、内部フラグ作成ブロック１１７は、
内部フルフラグ信号（Ｆｌａｇｂｉｎｔ）を表す出力回
線１１８を作成する。ＦＬＡＧｂint 信号は、ＦＬＡＧ
ｂext 信号と同じ信号を遅らせたものであり、内部クロ
ック作成論理（エンプティフラグの場合は読取りクロッ
クであり、フルフラグの場合は書込みクロック）のブロ
ッキングを制御するために用いられる。
【００１３】図３Ａ，図３Ｂを参照すると、ステートマ
シン２０のより詳細な概略図が示されている。図示され
るように、論理ブロック１００は、再設定処理ブロック
１３０と、前端側の合成信号作成ブロック１３２と、後
端側の合成信号作成ブロック１３４と、出力ドライバブ
ロック１３６とを有する。再設定処理ブロック１３０
は、ルックアヘッドフルフラグＥを表す入力１０２と、
ステートマシン２０の予め設定されたステートを表すＰ
ステート入力１０４と、信号Ｒrst を表す入力１０６
と、外部再設定を表すＲstb 入力１１０とを有する。再
設定処理ブロック１３０は、第１のインバータ１４０
と、第２のインバータ１４２と、第１の使用可能な（イ
ネーブルステートの，enabled ）インバータ１４４と、
第２のイネーブルステートのインバータ１４６とを含
む。Ｒstb 入力１１０は、第１のインバータ１４０に接
続され、第１のインバータ１４０は、第１のイネーブル
ステートのインバータ１４４のｐ−イネーブル（enabl
e）入力と、第２のイネーブルステートのインバータ１
４６のｎ−イネーブル入力とに接続される。Ｒstb 入力
１１０は、又、第１のイネーブルステートのインバータ
１４４のｎ−イネーブル入力と、第２のイネーブルステ
ートのインバータ１４６のｐ−イネーブル入力とに（直
接に）接続される。入力１０２は、第１のイネーブルス
テートのインバータ１４４の反転・逆転トランジスタに
接続される。入力１０２は、又、前端側の合成信号作成
ブロック１３２にも接続される。Ｐステート入力１０４
は、第２のイネーブルステートのインバータ１４６の反
転・逆転トランジスタに接続される。第１のイネーブル
ステートのインバータ１４４の出力及び第２のイネーブ
ルステートのインバータ１４６の出力は、接合されて１
つの出力１５０を形成する。Ｒrst入力１０６は、第２
のインバータ１４２と、後端側の合成信号作成ブロック
１４４と、出力ドライバブロック１３６とに接続され
る。第２のインバータ１４２も又、出力ドライバブロッ
ク１３６に接続される。
シン２０のより詳細な概略図が示されている。図示され
るように、論理ブロック１００は、再設定処理ブロック
１３０と、前端側の合成信号作成ブロック１３２と、後
端側の合成信号作成ブロック１３４と、出力ドライバブ
ロック１３６とを有する。再設定処理ブロック１３０
は、ルックアヘッドフルフラグＥを表す入力１０２と、
ステートマシン２０の予め設定されたステートを表すＰ
ステート入力１０４と、信号Ｒrst を表す入力１０６
と、外部再設定を表すＲstb 入力１１０とを有する。再
設定処理ブロック１３０は、第１のインバータ１４０
と、第２のインバータ１４２と、第１の使用可能な（イ
ネーブルステートの，enabled ）インバータ１４４と、
第２のイネーブルステートのインバータ１４６とを含
む。Ｒstb 入力１１０は、第１のインバータ１４０に接
続され、第１のインバータ１４０は、第１のイネーブル
ステートのインバータ１４４のｐ−イネーブル（enabl
e）入力と、第２のイネーブルステートのインバータ１
４６のｎ−イネーブル入力とに接続される。Ｒstb 入力
１１０は、又、第１のイネーブルステートのインバータ
１４４のｎ−イネーブル入力と、第２のイネーブルステ
ートのインバータ１４６のｐ−イネーブル入力とに（直
接に）接続される。入力１０２は、第１のイネーブルス
テートのインバータ１４４の反転・逆転トランジスタに
接続される。入力１０２は、又、前端側の合成信号作成
ブロック１３２にも接続される。Ｐステート入力１０４
は、第２のイネーブルステートのインバータ１４６の反
転・逆転トランジスタに接続される。第１のイネーブル
ステートのインバータ１４４の出力及び第２のイネーブ
ルステートのインバータ１４６の出力は、接合されて１
つの出力１５０を形成する。Ｒrst入力１０６は、第２
のインバータ１４２と、後端側の合成信号作成ブロック
１４４と、出力ドライバブロック１３６とに接続され
る。第２のインバータ１４２も又、出力ドライバブロッ
ク１３６に接続される。
【００１４】再設定及び再送信の間、ステートマシン２
０に対するクロック入力Ｗ及びクロック入力Ｒの入力値
は、比較的高いことが望ましい。同様に、再送信の間、
ステートマシン２０に対するルックアヘッドフルフラグ
入力Ｅは、非ルックアヘッドフルフラグであることが望
ましい。これは、ルックアヘッドフルフラグ入力Ｅを作
成させる復号論理においてＬＳＢビット論理を操作する
ことにより達成される。再設定処理ブロック１３０の出
力１５０は、出力ドライバブロック１３６に接続される
と共に、ステートマシン２０を所定のステートに再設定
する。Ｐステートの入力１０４は、主再設定（master r
eset）の間にステートマシン２０が強制的に設定される
モードを決定する。Ｐステートの入力１０４は、ステー
トマシン２０の出力すなわちエンプティフラグもしくは
フルフラグのどちらの出力を所望するかによって、電圧
源又はアースに適宜接続される。つまり、Ｐステートの
入力１０４が電圧源に接続された場合、ステートマシン
２０の出力２２２においてフルフラグが作成される。Ｐ
ステートの入力１０４がアースに接続されると、エンプ
ティフラグが作成される。主再設定が開始された後、ス
テートマシン２０がエンプティフラグを作成している場
合、出力２２２は低いデジタル値として開始される。一
方、ステートマシン２０がフルフラグを作成している場
合、出力２２２は高いデジタル値として開始される。
０に対するクロック入力Ｗ及びクロック入力Ｒの入力値
は、比較的高いことが望ましい。同様に、再送信の間、
ステートマシン２０に対するルックアヘッドフルフラグ
入力Ｅは、非ルックアヘッドフルフラグであることが望
ましい。これは、ルックアヘッドフルフラグ入力Ｅを作
成させる復号論理においてＬＳＢビット論理を操作する
ことにより達成される。再設定処理ブロック１３０の出
力１５０は、出力ドライバブロック１３６に接続される
と共に、ステートマシン２０を所定のステートに再設定
する。Ｐステートの入力１０４は、主再設定（master r
eset）の間にステートマシン２０が強制的に設定される
モードを決定する。Ｐステートの入力１０４は、ステー
トマシン２０の出力すなわちエンプティフラグもしくは
フルフラグのどちらの出力を所望するかによって、電圧
源又はアースに適宜接続される。つまり、Ｐステートの
入力１０４が電圧源に接続された場合、ステートマシン
２０の出力２２２においてフルフラグが作成される。Ｐ
ステートの入力１０４がアースに接続されると、エンプ
ティフラグが作成される。主再設定が開始された後、ス
テートマシン２０がエンプティフラグを作成している場
合、出力２２２は低いデジタル値として開始される。一
方、ステートマシン２０がフルフラグを作成している場
合、出力２２２は高いデジタル値として開始される。
【００１５】前端側の合成信号作成ブロック１３２は、
再設定処理ブロック１３０に接続された第１の入力１６
０を有する。第１の入力１６０は、ルックアヘッドフル
フラグＥを表す。第２の入力１６２は、外部書込み信号
Ｗに接続される。第３の入力１６４は、外部書込み信号
Ｗにインバータ１６５を介して接続されると共に、第２
の入力１６２に対するデジタル補数を表す。第４の入力
１６６は、外部読取り信号Ｒに接続される。第５の入力
１６８は、インバータ１６９を介して外部読取り信号Ｒ
に接続される。第５の入力１６８は、第４の入力１６６
のデジタル補数を表す。第６の入力１７０は、インバー
タ１７１を介して出力ドライバブロック１３６に接続さ
れる。第６の入力１７０は、ステート変数Ｐを表す。第
７の入力１７２は、出力ドライバブロック１３６に直接
に接続されると共に、ステート変数Ｑを表す。第８の入
力１７４は、後端側の合成信号作成ブロック１３４に接
続されると共に、ステート変数Ｓを表す。ステート変数
Ｐ，Ｑ及びＳは、ステートマシン２０の現在のステート
を示す。ステート変数Ｐ，Ｑ及びＳは、前端側の合成信
号作成ブロック１３２の他の入力と組み合わせて用いら
れ、これにより、不連続的な・離散的な（discrete）デ
ジタル論理を介して１組の次のステート変数Ｐ′，Ｑ′
及びＳ′が演算される。前端側の合成信号作成ブロック
１３２は、３つの出力バス１７６，１７８，１８０を有
し、これらの出力バスは、上記のデジタル操作の結果を
表すと共に、次のステート変数Ｐ′，Ｑ′及びＳ′を作
成するための積の項（product terms ）をもたらす。
再設定処理ブロック１３０に接続された第１の入力１６
０を有する。第１の入力１６０は、ルックアヘッドフル
フラグＥを表す。第２の入力１６２は、外部書込み信号
Ｗに接続される。第３の入力１６４は、外部書込み信号
Ｗにインバータ１６５を介して接続されると共に、第２
の入力１６２に対するデジタル補数を表す。第４の入力
１６６は、外部読取り信号Ｒに接続される。第５の入力
１６８は、インバータ１６９を介して外部読取り信号Ｒ
に接続される。第５の入力１６８は、第４の入力１６６
のデジタル補数を表す。第６の入力１７０は、インバー
タ１７１を介して出力ドライバブロック１３６に接続さ
れる。第６の入力１７０は、ステート変数Ｐを表す。第
７の入力１７２は、出力ドライバブロック１３６に直接
に接続されると共に、ステート変数Ｑを表す。第８の入
力１７４は、後端側の合成信号作成ブロック１３４に接
続されると共に、ステート変数Ｓを表す。ステート変数
Ｐ，Ｑ及びＳは、ステートマシン２０の現在のステート
を示す。ステート変数Ｐ，Ｑ及びＳは、前端側の合成信
号作成ブロック１３２の他の入力と組み合わせて用いら
れ、これにより、不連続的な・離散的な（discrete）デ
ジタル論理を介して１組の次のステート変数Ｐ′，Ｑ′
及びＳ′が演算される。前端側の合成信号作成ブロック
１３２は、３つの出力バス１７６，１７８，１８０を有
し、これらの出力バスは、上記のデジタル操作の結果を
表すと共に、次のステート変数Ｐ′，Ｑ′及びＳ′を作
成するための積の項（product terms ）をもたらす。
【００１６】後端側の合成信号作成ブロック１３４は、
再設定入力１０６に接続された第１の入力１８２と、前
端側の合成信号作成ブロック１３２のＰ′出力バス１７
６に接続された第２の入力１８４と、前端側の合成信号
作成ブロック１３２のＱ′出力バス１７８に接続された
第３の入力１８６と、前端側の合成信号作成ブロック１
３２のＳ′出力バス１８０に接続された第４の入力１８
８とを有する。各出力バス１７６，１７８，１８０は多
ビットのバスであり、各バスは、多ビットのワードを後
端側の合成信号作成論理ブロック１３４にもたらす。こ
れについて、図４及び図６を参照しつつ、以下詳述す
る。後端側の合成信号作成ブロック１３４は、ステート
変数Ｐを表す出力１９０及び１９２を有する。出力１９
０，１９２は、出力ドライバブロック１３６に接続され
る。又、第３の出力１９４は、ステート変数Ｑを表し、
一方、第４の出力１９６はステート変数Ｓを表す。第５
の出力１９８は、ステート変数Ｓのデジタル補数Ｓｂを
表す。第３の出力１９４及び第４の出力１９６は、共に
出力ドライバブロック１３６に接続される。
再設定入力１０６に接続された第１の入力１８２と、前
端側の合成信号作成ブロック１３２のＰ′出力バス１７
６に接続された第２の入力１８４と、前端側の合成信号
作成ブロック１３２のＱ′出力バス１７８に接続された
第３の入力１８６と、前端側の合成信号作成ブロック１
３２のＳ′出力バス１８０に接続された第４の入力１８
８とを有する。各出力バス１７６，１７８，１８０は多
ビットのバスであり、各バスは、多ビットのワードを後
端側の合成信号作成論理ブロック１３４にもたらす。こ
れについて、図４及び図６を参照しつつ、以下詳述す
る。後端側の合成信号作成ブロック１３４は、ステート
変数Ｐを表す出力１９０及び１９２を有する。出力１９
０，１９２は、出力ドライバブロック１３６に接続され
る。又、第３の出力１９４は、ステート変数Ｑを表し、
一方、第４の出力１９６はステート変数Ｓを表す。第５
の出力１９８は、ステート変数Ｓのデジタル補数Ｓｂを
表す。第３の出力１９４及び第４の出力１９６は、共に
出力ドライバブロック１３６に接続される。
【００１７】出力ドライバブロック１３６は、論理ブロ
ック２００と、第１のＮＡＮＤ（ＮＯＲ）ゲート２０２
と、第２のＮＡＮＤ（ＮＯＲ）ゲート２０４と、第３の
ＮＡＮＤ（ＮＯＲ）ゲート２０６とを有する。論理ブロ
ック２００は、第１の再設定ブロック出力１５０と、第
２のインバータ１４２と、再設定入力１０６と、出力１
９０と、出力１９２からの入力を有する。論理ブロック
２００は、これらの入力を処理すると共に、ステートマ
シン２０のステート変数Ｐを表す出力２０８をもたら
す。出力２０８は、第３のＮＡＮＤゲート２０６に接続
されると共に、インバータ１７１にも接続される。第１
のＮＡＮＤゲート２０２は、３つの入力２１０，２１
２，２１４を有する。入力２１０は、再設定入力１０６
に接続され、一方、入力２１２は、後端側の合成信号作
成ブロック１３４のＱ（ステート）出力１９４に接続さ
れる。尚、入力２１０と入力２１２とは、互いに接続さ
れる。入力２１２は、後端側の合成信号作成ブロック１
３４のＳ（ステート）出力１９６に接続される。第１の
ＮＡＮＤゲート２０２の出力は、第３のＮＡＮＤゲート
２０６に接続される。第２のＮＡＮＤゲート２０４の第
１の入力２１６は、再設定入力１０６に接続される。第
２のＮＡＮＤゲート２０４の第２の入力２１８は、書込
み入力クロック１１２に接続される。上記の２つの入力
２１６，２１８は、又、互いに接続される。第２のＮＡ
ＮＤゲート２０４の第３の入力２２０は、後端側の合成
信号作成ブロック１３４のＳ（ステート）出力１９６に
接続される。第２のＮＡＮＤゲート２０４の出力は、第
３のＮＡＮＤゲート２０６に接続される。第３のＮＡＮ
Ｄゲート２０６は１つの出力を有し、この出力は、ステ
ートマシン２０の外部フルフラグ信号を表す。
ック２００と、第１のＮＡＮＤ（ＮＯＲ）ゲート２０２
と、第２のＮＡＮＤ（ＮＯＲ）ゲート２０４と、第３の
ＮＡＮＤ（ＮＯＲ）ゲート２０６とを有する。論理ブロ
ック２００は、第１の再設定ブロック出力１５０と、第
２のインバータ１４２と、再設定入力１０６と、出力１
９０と、出力１９２からの入力を有する。論理ブロック
２００は、これらの入力を処理すると共に、ステートマ
シン２０のステート変数Ｐを表す出力２０８をもたら
す。出力２０８は、第３のＮＡＮＤゲート２０６に接続
されると共に、インバータ１７１にも接続される。第１
のＮＡＮＤゲート２０２は、３つの入力２１０，２１
２，２１４を有する。入力２１０は、再設定入力１０６
に接続され、一方、入力２１２は、後端側の合成信号作
成ブロック１３４のＱ（ステート）出力１９４に接続さ
れる。尚、入力２１０と入力２１２とは、互いに接続さ
れる。入力２１２は、後端側の合成信号作成ブロック１
３４のＳ（ステート）出力１９６に接続される。第１の
ＮＡＮＤゲート２０２の出力は、第３のＮＡＮＤゲート
２０６に接続される。第２のＮＡＮＤゲート２０４の第
１の入力２１６は、再設定入力１０６に接続される。第
２のＮＡＮＤゲート２０４の第２の入力２１８は、書込
み入力クロック１１２に接続される。上記の２つの入力
２１６，２１８は、又、互いに接続される。第２のＮＡ
ＮＤゲート２０４の第３の入力２２０は、後端側の合成
信号作成ブロック１３４のＳ（ステート）出力１９６に
接続される。第２のＮＡＮＤゲート２０４の出力は、第
３のＮＡＮＤゲート２０６に接続される。第３のＮＡＮ
Ｄゲート２０６は１つの出力を有し、この出力は、ステ
ートマシン２０の外部フルフラグ信号を表す。
【００１８】図４を参照すると、前端側の合成信号作成
ブロック１３２がより詳細に示されている。前端側の合
成信号作成ブロック１３２は、図示されるように、信号
作成ブロック２３０と、Ｐ復号器ブロック２３２と、Ｑ
復号器ブロック２３４と、Ｓ復号器ブロック２３６とを
有する。信号作成ブロック２３０は、図３に示されるよ
うに、入力１６０〜１７４を有する。信号作成ブロック
２３０は複数の出力を有し、それらは、各ステート変数
Ｐ，Ｑ及びＳを表す出力，各ステート変数のデジタル補
数Ｐｂ，Ｑｂ及びＳｂを表す出力，ルックアヘッドフル
フラグ信号Ｅを表す出力及び内部ルックアヘッドフルフ
ラグ補数（信号）Ｅｂを表す出力である。Ｐ復号器（復
号論理）ブロック２３２は、８つのＮＡＮＤゲート２３
８を有する。Ｑ復号器ブロック２３４は、６つのＮＡＮ
Ｄゲート２４０を有する。同様に、Ｓ復号器ブロック２
３６は、５つのＮＡＮＤゲート２４２を有する。前端側
の合成信号作成ブロック１３２に入力された外部書込み
信号Ｗは、Ｓ復号器ブロック２３６の（５つの）ＮＡＮ
Ｄゲート２４２の１つと、Ｑ復号器ブロック２３４の
（６つの）ＮＡＮＤゲート２４０のうちの３つと、Ｐ復
号器ブロック２３２の（８つの）ＮＡＮＤゲート２３８
のうちの３つとにもたらされる。書込み信号の補数信号
Ｗｂが、Ｐ復号器ブロック２３２のＮＡＮＤゲート２３
２の１つにもたらされる。外部の読取りクロックＲが、
Ｓ復号器２３６のＮＡＮＤゲート２４２のうちの２つ
と、Ｐ復号器ブロック２３２のＮＡＮＤゲート２３８の
うちの４つとにもたらされる。読取りクロック入力の補
数信号Ｒｂが、Ｓ復号器ブロック２３６のＮＡＮＤゲー
ト２４２のうちの１つと、Ｑ復号器ブロック２３４のＮ
ＡＮＤゲート２４０のうちの３つと、Ｐ復号器ブロック
２３２のＮＡＮＤゲート２３８のうちの２つとにもたら
される。他の論理ゲートは、ＮＡＮＤゲート２３８，２
４０，２４２によって実現される機能を実行するために
使用される。
ブロック１３２がより詳細に示されている。前端側の合
成信号作成ブロック１３２は、図示されるように、信号
作成ブロック２３０と、Ｐ復号器ブロック２３２と、Ｑ
復号器ブロック２３４と、Ｓ復号器ブロック２３６とを
有する。信号作成ブロック２３０は、図３に示されるよ
うに、入力１６０〜１７４を有する。信号作成ブロック
２３０は複数の出力を有し、それらは、各ステート変数
Ｐ，Ｑ及びＳを表す出力，各ステート変数のデジタル補
数Ｐｂ，Ｑｂ及びＳｂを表す出力，ルックアヘッドフル
フラグ信号Ｅを表す出力及び内部ルックアヘッドフルフ
ラグ補数（信号）Ｅｂを表す出力である。Ｐ復号器（復
号論理）ブロック２３２は、８つのＮＡＮＤゲート２３
８を有する。Ｑ復号器ブロック２３４は、６つのＮＡＮ
Ｄゲート２４０を有する。同様に、Ｓ復号器ブロック２
３６は、５つのＮＡＮＤゲート２４２を有する。前端側
の合成信号作成ブロック１３２に入力された外部書込み
信号Ｗは、Ｓ復号器ブロック２３６の（５つの）ＮＡＮ
Ｄゲート２４２の１つと、Ｑ復号器ブロック２３４の
（６つの）ＮＡＮＤゲート２４０のうちの３つと、Ｐ復
号器ブロック２３２の（８つの）ＮＡＮＤゲート２３８
のうちの３つとにもたらされる。書込み信号の補数信号
Ｗｂが、Ｐ復号器ブロック２３２のＮＡＮＤゲート２３
２の１つにもたらされる。外部の読取りクロックＲが、
Ｓ復号器２３６のＮＡＮＤゲート２４２のうちの２つ
と、Ｐ復号器ブロック２３２のＮＡＮＤゲート２３８の
うちの４つとにもたらされる。読取りクロック入力の補
数信号Ｒｂが、Ｓ復号器ブロック２３６のＮＡＮＤゲー
ト２４２のうちの１つと、Ｑ復号器ブロック２３４のＮ
ＡＮＤゲート２４０のうちの３つと、Ｐ復号器ブロック
２３２のＮＡＮＤゲート２３８のうちの２つとにもたら
される。他の論理ゲートは、ＮＡＮＤゲート２３８，２
４０，２４２によって実現される機能を実行するために
使用される。
【００１９】Ｐ復号器ブロック２３２のＮＡＮＤゲート
２３８は、ルックアヘッドフルフラグ補数Ｅｂからの２
つの入力と、ステート変数Ｐからの２つの入力と、ステ
ート変数Ｐの補数Ｐｂからの４つの入力と、ステート変
数１３−Ｑからの５つの入力と、ステート変数Ｓからの
２つの入力と、ステート変数Ｓの補数Ｓｂからの４つの
入力とを有する。Ｑ復号器ブロック２３４は、ルックア
ヘッドフルフラグ補数Ｅｂからの１つの入力と、ステー
ト変数Ｐからの２つの入力と、ステート変数Ｐの補数Ｐ
ｂからの３つの入力と、ステート変数Ｑからの２つの入
力と、ステート変数Ｑの補数Ｑｂからの２つの入力と、
ステート変数Ｓの補数Ｓｂからの３つの入力とを有す
る。Ｓ復号器ブロック２３６は、ルックアヘッドフルフ
ラグＥからの１つの入力と、ルックアヘッドフルフラグ
の補数Ｅｂからの１つの入力と、ステート変数Ｐの補数
Ｐｂからの３つの入力と、ステート変数Ｑからの１つの
入力と、ステート変数Ｑの補数Ｑｂからの１つの入力
と、ステート変数Ｓからの１つの入力と、ステート変数
Ｓの補数Ｓｂからの１つの入力とを有する。
２３８は、ルックアヘッドフルフラグ補数Ｅｂからの２
つの入力と、ステート変数Ｐからの２つの入力と、ステ
ート変数Ｐの補数Ｐｂからの４つの入力と、ステート変
数１３−Ｑからの５つの入力と、ステート変数Ｓからの
２つの入力と、ステート変数Ｓの補数Ｓｂからの４つの
入力とを有する。Ｑ復号器ブロック２３４は、ルックア
ヘッドフルフラグ補数Ｅｂからの１つの入力と、ステー
ト変数Ｐからの２つの入力と、ステート変数Ｐの補数Ｐ
ｂからの３つの入力と、ステート変数Ｑからの２つの入
力と、ステート変数Ｑの補数Ｑｂからの２つの入力と、
ステート変数Ｓの補数Ｓｂからの３つの入力とを有す
る。Ｓ復号器ブロック２３６は、ルックアヘッドフルフ
ラグＥからの１つの入力と、ルックアヘッドフルフラグ
の補数Ｅｂからの１つの入力と、ステート変数Ｐの補数
Ｐｂからの３つの入力と、ステート変数Ｑからの１つの
入力と、ステート変数Ｑの補数Ｑｂからの１つの入力
と、ステート変数Ｓからの１つの入力と、ステート変数
Ｓの補数Ｓｂからの１つの入力とを有する。
【００２０】Ｐ復号器ブロック２３２は、ＮＡＮＤゲー
ト２３８の各ゲートからの出力をまとめてバス出力１７
６を形成し、バス出力１７６はステート変数Ｐを表す。
Ｑ復号器ブロック２３４は、ＮＡＮＤゲート２４０の各
ゲートからの出力をまとめてバス１７８を形成し、バス
１７８はステート変数Ｑを表す。同様に、Ｓ復号器ブロ
ック２３６は、ＮＡＮＤゲート２４２の各ゲートからの
全ての出力をまとめてバス出力１８０を形成し、バス出
力１８０はステート変数Ｓを表す。尚、各復号器ブロッ
ク２３２，２３４，２３６は、信号作成器ブロック２３
０の様々な出力から多入力（multiple input）を行うの
で、信号Ｅ，Ｐ，Ｑ及びＳがそれらの補数Ｅｂ，Ｐｂ，
Ｑｂ及びＳｂと共に同時に活動ステート（active(low)
digitalstate ）になることは、確実に防止されねばな
らない。このことは、信号作成ブロック２３０の内部論
理ゲートを介して達成される。
ト２３８の各ゲートからの出力をまとめてバス出力１７
６を形成し、バス出力１７６はステート変数Ｐを表す。
Ｑ復号器ブロック２３４は、ＮＡＮＤゲート２４０の各
ゲートからの出力をまとめてバス１７８を形成し、バス
１７８はステート変数Ｑを表す。同様に、Ｓ復号器ブロ
ック２３６は、ＮＡＮＤゲート２４２の各ゲートからの
全ての出力をまとめてバス出力１８０を形成し、バス出
力１８０はステート変数Ｓを表す。尚、各復号器ブロッ
ク２３２，２３４，２３６は、信号作成器ブロック２３
０の様々な出力から多入力（multiple input）を行うの
で、信号Ｅ，Ｐ，Ｑ及びＳがそれらの補数Ｅｂ，Ｐｂ，
Ｑｂ及びＳｂと共に同時に活動ステート（active(low)
digitalstate ）になることは、確実に防止されねばな
らない。このことは、信号作成ブロック２３０の内部論
理ゲートを介して達成される。
【００２１】図５を参照すると、信号作成ブロック２３
０がより詳細に示されている。信号作成ブロック２３０
は、図示されるように、交差対（式）（cross coupled
）ゲートブロック２５０，２５２，２５４，２５６を
有する。交差対ゲートブロック２５０は、図示されるよ
うに、インバータ２５８と、ＮＡＮＤゲート２６０と、
ＮＡＮＤゲート２６２とを有する。入力信号Ｐｂinがイ
ンバータ２５８にもたらされ、この信号は次にＮＡＮＤ
ゲート２６２の入力にもたらされる。信号Ｐｂinは、
又、ＮＡＮＤゲート２６０の入力にもたらされる。ＮＡ
ＮＤゲート２６０の出力は、ＮＡＮＤゲート２６２の入
力にもたらされる。同様に、ＮＡＮＤゲート２６２の出
力は、ＮＡＮＤゲート２６０の入力にもたらされる。Ｎ
ＡＮＤゲート２６０，２６２は交差対に構成されている
ので、信号及びその補数信号の両方が同時に活動ステー
トになることが確実に防止される。ＮＡＮＤゲート２６
０の出力は出力信号Ｐを作成し、一方、ＮＡＮＤゲート
２６２は出力Ｐｂを作成する。出力信号Ｐout 及びＰｂ
out は、復号器ブロック２３０，２３４，２３６への入
力をもたらす内部ステート変数である。交差対ゲートブ
ロック２５０，２５４，２５６は類似の内部構成要素，
接続及び出力を有し、変数Ｑ，Ｓのための信号及びそれ
らの補数信号，ルックアヘッドフルフラグＥのための信
号及びその補数信号を作成する。
０がより詳細に示されている。信号作成ブロック２３０
は、図示されるように、交差対（式）（cross coupled
）ゲートブロック２５０，２５２，２５４，２５６を
有する。交差対ゲートブロック２５０は、図示されるよ
うに、インバータ２５８と、ＮＡＮＤゲート２６０と、
ＮＡＮＤゲート２６２とを有する。入力信号Ｐｂinがイ
ンバータ２５８にもたらされ、この信号は次にＮＡＮＤ
ゲート２６２の入力にもたらされる。信号Ｐｂinは、
又、ＮＡＮＤゲート２６０の入力にもたらされる。ＮＡ
ＮＤゲート２６０の出力は、ＮＡＮＤゲート２６２の入
力にもたらされる。同様に、ＮＡＮＤゲート２６２の出
力は、ＮＡＮＤゲート２６０の入力にもたらされる。Ｎ
ＡＮＤゲート２６０，２６２は交差対に構成されている
ので、信号及びその補数信号の両方が同時に活動ステー
トになることが確実に防止される。ＮＡＮＤゲート２６
０の出力は出力信号Ｐを作成し、一方、ＮＡＮＤゲート
２６２は出力Ｐｂを作成する。出力信号Ｐout 及びＰｂ
out は、復号器ブロック２３０，２３４，２３６への入
力をもたらす内部ステート変数である。交差対ゲートブ
ロック２５０，２５４，２５６は類似の内部構成要素，
接続及び出力を有し、変数Ｑ，Ｓのための信号及びそれ
らの補数信号，ルックアヘッドフルフラグＥのための信
号及びその補数信号を作成する。
【００２２】図６を参照すると、後端側の合成信号作成
ブロック１３４がより詳細に示されている。後端側の合
成信号作成ブロック１３４は、図示されるように、第１
のＮＡＮＤゲート２７０と、第２のＮＡＮＤゲート２７
２と、第３のＮＡＮＤゲート２７４と、第４のＮＡＮＤ
ゲート２７６と、第５のＮＡＮＤゲート２７８と、第６
のＮＡＮＤゲート２８０と、第１のＮＯＲゲート２８２
と、第２のＮＯＲゲート２８４と、第１のインバータ２
８６と、第２のインバータ２８８とを有する。後端側の
合成信号作成ブロック１３４は、前端側の合成信号作成
ブロック１３２の出力バス１７６，１７８，１８０から
の各出力を入力する入力１８４，１８６，１８８を有す
る（出力バス１７６，１７８，１８０は、３つのステー
ト変数Ｐ，Ｑ，Ｓの各々を表す）。後端側の合成信号作
成ブロック１３４は、又、第４の入力を有し、第４の入
力は、再設定入力Ｒst１０６（図３Ａの１０６参照）を
表す。Ｐ入力の内部ビットが、第１のＮＡＮＤゲート２
７０の３つの入力と、第２のＮＡＮＤゲート２７２の２
つの入力とにもたらされる。第１のＮＡＮＤゲート２７
０により出力Ｐ０（図３Ａ，図３Ｂの１９０参照）がも
たらされ、一方、第２のＮＡＮＤゲート２７２により出
力Ｐ１（図３Ａ，図３Ｂの１９２参照）がもたらされ
る。Ｑ入力の内部ビットが、第３のＮＡＮＤゲート２７
４の４つの入力と、第４のＮＡＮＤゲート２７６の４つ
の入力とにもたらされる。第３のＮＡＮＤゲート２７４
及び第４のＮＡＮＤゲート２７６の出力は、第１のＮＯ
Ｒゲート２８２の入力にもたらされる。Ｓ入力の内部ビ
ットは、第５のＮＡＮＤゲート２７８の３つの入力と、
第６のＮＡＮＤゲート２８０の３つの入力とにもたらさ
れる。第５のＮＡＮＤゲート２７８及び第６のＮＡＮＤ
ゲート２８０の出力は、第２のＮＯＲゲート２８４の入
力にもたらされる。再設定入力Ｒstは、第１のＮＯＲゲ
ート２８２及び第２のＮＯＲゲート２８４の両方にもた
らされる。第１のＮＯＲゲート２８２の出力は、第１の
インバータ２８６を介して送られて、ステート変数Ｑ
（参照番号１９４）（図３Ａの出力１９４参照）をもた
らす。第２のＮＯＲゲート２８４からの出力は、ステー
ト変数Ｓ（参照番号１９６）（図３Ａの出力１９６参
照）をもたらす。第２のＮＯＲゲート２８４からの出力
は、又、第２のインバータ２８８を介して送られて、ス
テート変数Ｓのデジタル補数Ｓｂを表す出力１９８（図
３Ａの出力１９８参照）をもたらす。
ブロック１３４がより詳細に示されている。後端側の合
成信号作成ブロック１３４は、図示されるように、第１
のＮＡＮＤゲート２７０と、第２のＮＡＮＤゲート２７
２と、第３のＮＡＮＤゲート２７４と、第４のＮＡＮＤ
ゲート２７６と、第５のＮＡＮＤゲート２７８と、第６
のＮＡＮＤゲート２８０と、第１のＮＯＲゲート２８２
と、第２のＮＯＲゲート２８４と、第１のインバータ２
８６と、第２のインバータ２８８とを有する。後端側の
合成信号作成ブロック１３４は、前端側の合成信号作成
ブロック１３２の出力バス１７６，１７８，１８０から
の各出力を入力する入力１８４，１８６，１８８を有す
る（出力バス１７６，１７８，１８０は、３つのステー
ト変数Ｐ，Ｑ，Ｓの各々を表す）。後端側の合成信号作
成ブロック１３４は、又、第４の入力を有し、第４の入
力は、再設定入力Ｒst１０６（図３Ａの１０６参照）を
表す。Ｐ入力の内部ビットが、第１のＮＡＮＤゲート２
７０の３つの入力と、第２のＮＡＮＤゲート２７２の２
つの入力とにもたらされる。第１のＮＡＮＤゲート２７
０により出力Ｐ０（図３Ａ，図３Ｂの１９０参照）がも
たらされ、一方、第２のＮＡＮＤゲート２７２により出
力Ｐ１（図３Ａ，図３Ｂの１９２参照）がもたらされ
る。Ｑ入力の内部ビットが、第３のＮＡＮＤゲート２７
４の４つの入力と、第４のＮＡＮＤゲート２７６の４つ
の入力とにもたらされる。第３のＮＡＮＤゲート２７４
及び第４のＮＡＮＤゲート２７６の出力は、第１のＮＯ
Ｒゲート２８２の入力にもたらされる。Ｓ入力の内部ビ
ットは、第５のＮＡＮＤゲート２７８の３つの入力と、
第６のＮＡＮＤゲート２８０の３つの入力とにもたらさ
れる。第５のＮＡＮＤゲート２７８及び第６のＮＡＮＤ
ゲート２８０の出力は、第２のＮＯＲゲート２８４の入
力にもたらされる。再設定入力Ｒstは、第１のＮＯＲゲ
ート２８２及び第２のＮＯＲゲート２８４の両方にもた
らされる。第１のＮＯＲゲート２８２の出力は、第１の
インバータ２８６を介して送られて、ステート変数Ｑ
（参照番号１９４）（図３Ａの出力１９４参照）をもた
らす。第２のＮＯＲゲート２８４からの出力は、ステー
ト変数Ｓ（参照番号１９６）（図３Ａの出力１９６参
照）をもたらす。第２のＮＯＲゲート２８４からの出力
は、又、第２のインバータ２８８を介して送られて、ス
テート変数Ｓのデジタル補数Ｓｂを表す出力１９８（図
３Ａの出力１９８参照）をもたらす。
【００２３】ステートマシン２０は、一般に、そのクロ
ック信号のハイタイム（high time）が１０ｎｓ，ロー
タイム（low time）が５ｎｓで機能するように構成され
る。しかし、本発明のステートマシン２０の場合、ハイ
タイム及びロータイムが共に５ｎｓといった比較的低級
なクロックであっても、充分機能する。
ック信号のハイタイム（high time）が１０ｎｓ，ロー
タイム（low time）が５ｎｓで機能するように構成され
る。しかし、本発明のステートマシン２０の場合、ハイ
タイム及びロータイムが共に５ｎｓといった比較的低級
なクロックであっても、充分機能する。
【００２４】図７を参照すると、論理ブロック２００の
内部論理（図３Ｂ参照）がより詳細に示されている。ト
ランジスタ３００のゲートがＲrst 入力を受信し、トラ
ンジスタ３０２のゲートが入力Ｐ１を受信し、トランジ
スタ３０４のゲートが入力Ｐ０を受信する。トランジス
タ３０６のゲートも又、入力Ｐ０を受信する。トランジ
スタ３０８のゲートは、入力Ｒrstbを受信する。トラン
ジスタ３１０のゲートも又、入力Ｐ１を受信する。トラ
ンジスタ３００，３０２，３０４，３０６，３０８のソ
ース及びドレーンは、継続接続（cascated）されてい
る。出力Ｐout は、トランジスタ３０４のソースと、ト
ランジスタ３１０のドレーンとに接続される。論理ブロ
ック２００は、トランジスタ３１２と、トランジスタ３
１４と、トランジスタ３１６と、トランジスタ３１８と
を有する。トランジスタ３１２は、入力Ｒrstbを受信す
る。トランジスタ３１２，３１４，３１６，３１８のソ
ース及びドレーンは、継続接続される。トランジスタ３
１４のドレーンは、論理ブロック２００のＰout 出力
（図３Ｂの２０８参照）を作成する。トランジスタ３１
６のゲートは、論理ブロック２００のＥｆｌａｇ入力を
受信する。ゲートトランジスタ３１８は、論理ブロック
２００のＲrst 入力を受信する。
内部論理（図３Ｂ参照）がより詳細に示されている。ト
ランジスタ３００のゲートがＲrst 入力を受信し、トラ
ンジスタ３０２のゲートが入力Ｐ１を受信し、トランジ
スタ３０４のゲートが入力Ｐ０を受信する。トランジス
タ３０６のゲートも又、入力Ｐ０を受信する。トランジ
スタ３０８のゲートは、入力Ｒrstbを受信する。トラン
ジスタ３１０のゲートも又、入力Ｐ１を受信する。トラ
ンジスタ３００，３０２，３０４，３０６，３０８のソ
ース及びドレーンは、継続接続（cascated）されてい
る。出力Ｐout は、トランジスタ３０４のソースと、ト
ランジスタ３１０のドレーンとに接続される。論理ブロ
ック２００は、トランジスタ３１２と、トランジスタ３
１４と、トランジスタ３１６と、トランジスタ３１８と
を有する。トランジスタ３１２は、入力Ｒrstbを受信す
る。トランジスタ３１２，３１４，３１６，３１８のソ
ース及びドレーンは、継続接続される。トランジスタ３
１４のドレーンは、論理ブロック２００のＰout 出力
（図３Ｂの２０８参照）を作成する。トランジスタ３１
６のゲートは、論理ブロック２００のＥｆｌａｇ入力を
受信する。ゲートトランジスタ３１８は、論理ブロック
２００のＲrst 入力を受信する。
【００２５】図８を参照すると、ステートマシン２０の
タイミング図３１９が示されている。タイミング図３１
９は、先ず２つの書込み信号Ｗを受信して次に読取り信
号Ｒを受信した後のステートマシン２０を表している。
４つの遷移（transition）時間が、各々Ｔ１，Ｔ２，Ｔ
３及びＴ４として表されている。第１のタイミング波３
２０は、図示されるように書込み信号Ｗ（図３Ａ及び図
４の１６２参照）を表し、第２のタイミング波３２２
は、図示されるように読取り信号Ｒ（図３Ａ及び図４の
１６６参照）を表し、第３のタイミング波（信号）３２
４は、図示されるように外部フルフラグ信号ＦＬＡＧｂ
ext を表し、第４のタイミング波（信号）３２６は、図
示されるようにルックアヘッドフルフラグＥ（図３Ａ及
び図４の入力１６０参照）を表す。
タイミング図３１９が示されている。タイミング図３１
９は、先ず２つの書込み信号Ｗを受信して次に読取り信
号Ｒを受信した後のステートマシン２０を表している。
４つの遷移（transition）時間が、各々Ｔ１，Ｔ２，Ｔ
３及びＴ４として表されている。第１のタイミング波３
２０は、図示されるように書込み信号Ｗ（図３Ａ及び図
４の１６２参照）を表し、第２のタイミング波３２２
は、図示されるように読取り信号Ｒ（図３Ａ及び図４の
１６６参照）を表し、第３のタイミング波（信号）３２
４は、図示されるように外部フルフラグ信号ＦＬＡＧｂ
ext を表し、第４のタイミング波（信号）３２６は、図
示されるようにルックアヘッドフルフラグＥ（図３Ａ及
び図４の入力１６０参照）を表す。
【００２６】下記の表１は、ステートマシン２０の操作
を示すフローテーブル（すなわちステート図）である。
を示すフローテーブル（すなわちステート図）である。
【００２７】
【表１】
【００２８】表１の黒く塗りつぶされた箱は、ステート
マシン２０の８つのステートを示す。左端の列の数字
は、８〜３１の順に２４の安定したステートを示す。表
１の最上行の一連の数字は、二進法による３つの信号
Ｅ，Ｗ及びＲの様々な組み合わせ（８種類）を示す。こ
れらの数字のうち、最終（右端）列のＥＦは、外部フル
フラグ信号ＦＬＡＧｂext のステートを表す。列が１つ
ずつずれる度に、上記の信号（Ｅ，Ｗ，Ｒ）の１つが変
化する。例えば、列０００は、Ｅ，Ｗ及びＲが全て０の
場合の安定したステート（８，１６，２４）を示す。次
の列は、Ｒが０から１に変わると共にＥ及びＷは０のま
まの場合の安定したステート（９，１７，２５）を示
す。その次の列は、Ｗが０から１に変わると共にＲが
１，Ｅが０のままの場合の安定したステート（１０，１
８，２６）を示す。
マシン２０の８つのステートを示す。左端の列の数字
は、８〜３１の順に２４の安定したステートを示す。表
１の最上行の一連の数字は、二進法による３つの信号
Ｅ，Ｗ及びＲの様々な組み合わせ（８種類）を示す。こ
れらの数字のうち、最終（右端）列のＥＦは、外部フル
フラグ信号ＦＬＡＧｂext のステートを表す。列が１つ
ずつずれる度に、上記の信号（Ｅ，Ｗ，Ｒ）の１つが変
化する。例えば、列０００は、Ｅ，Ｗ及びＲが全て０の
場合の安定したステート（８，１６，２４）を示す。次
の列は、Ｒが０から１に変わると共にＥ及びＷは０のま
まの場合の安定したステート（９，１７，２５）を示
す。その次の列は、Ｗが０から１に変わると共にＲが
１，Ｅが０のままの場合の安定したステート（１０，１
８，２６）を示す。
【００２９】表１内の矢印は、遷移をあらわす。Ｔ１
（図８参照）において、ステートマシンは、箱２２（行
２２，列１０１であり、図８に示されるように、時間Ｔ
１においてＷが０，Ｒが１，Ｅが１であることを意味す
る）の安定ステートにある。書込み信号Ｗの補数信号が
時間Ｔ２において高い値になると、ステートマシンのス
テートは列１０１の１つ左の列，すなわち列１１１にシ
フトする。これは、安定していないステートである。従
って、ステートマシンは、この組み合わせ（１１１）に
とって安定したステート、すなわち行１３，列１１１に
シフトする。時間Ｔ１と時間Ｔ２との間に行われるこの
遷移が、ステートマシン２０の内部機能を表している。
第２の遷移は、時間Ｔ３において読取り信号Ｒの補数信
号が低い値になったとき（図８参照）起こる。つまり、
ステートマシン２０は、シフト前には行１３，列１１０
にあるが、この第２の遷移により、行２０，列１１０に
ある安定ステートとしての箱にシフトする。逆に言え
ば、このようなシフトの実行が、ステートマシン２０の
第２の遷移が成功したことを意味する。時間Ｔ４におい
て、読取り信号Ｒの補数信号が高い値になると、ステー
トマシン２０は１つ右の列の行２０，列１１１に遷移
し、次に行２１，列１１１の安定ステートへとシフトさ
れて調節が行われる。
（図８参照）において、ステートマシンは、箱２２（行
２２，列１０１であり、図８に示されるように、時間Ｔ
１においてＷが０，Ｒが１，Ｅが１であることを意味す
る）の安定ステートにある。書込み信号Ｗの補数信号が
時間Ｔ２において高い値になると、ステートマシンのス
テートは列１０１の１つ左の列，すなわち列１１１にシ
フトする。これは、安定していないステートである。従
って、ステートマシンは、この組み合わせ（１１１）に
とって安定したステート、すなわち行１３，列１１１に
シフトする。時間Ｔ１と時間Ｔ２との間に行われるこの
遷移が、ステートマシン２０の内部機能を表している。
第２の遷移は、時間Ｔ３において読取り信号Ｒの補数信
号が低い値になったとき（図８参照）起こる。つまり、
ステートマシン２０は、シフト前には行１３，列１１０
にあるが、この第２の遷移により、行２０，列１１０に
ある安定ステートとしての箱にシフトする。逆に言え
ば、このようなシフトの実行が、ステートマシン２０の
第２の遷移が成功したことを意味する。時間Ｔ４におい
て、読取り信号Ｒの補数信号が高い値になると、ステー
トマシン２０は１つ右の列の行２０，列１１１に遷移
し、次に行２１，列１１１の安定ステートへとシフトさ
れて調節が行われる。
【００３０】尚、本発明は上記においてルックアヘッド
フルフラグＥに関して説明されが、本発明がステートマ
シン２０をルックアヘッドエンプティフラグと共に用い
ることを含むのは、勿論である。
フルフラグＥに関して説明されが、本発明がステートマ
シン２０をルックアヘッドエンプティフラグと共に用い
ることを含むのは、勿論である。
【００３１】又、当事者であれば、上記の特許請求の範
囲の範囲内において本発明に種々の変更を加えてよいこ
とは明らかであろう。
囲の範囲内において本発明に種々の変更を加えてよいこ
とは明らかであろう。
【図１】本発明の好適実施の形態に基づくステートマシ
ン全体の構成を示すブロック略図である。
ン全体の構成を示すブロック略図である。
【図２】図１のステートマシンの全体構造を示すブロッ
ク図である。
ク図である。
【図３Ａ】図１のステートマシンの各構成要素の概略図
である。
である。
【図３Ｂ】図１のステートマシンの各構成要素の概略図
である。
である。
【図４】本発明の合成信号作成論理装置の前端の概略図
である。
である。
【図５】本発明の信号及びその補数信号を作成する論理
装置を示す概略図である。
装置を示す概略図である。
【図６】本発明の合成信号作成論理装置の後端の概略図
である。
である。
【図７】本発明の合成信号作成論理装置の一部分の概略
図である。
図である。
【図８】本発明の幾つかの典型的なステート遷移を示す
タイミング図である。
タイミング図である。
２０ ステートマシン Ｐ，Ｑ，Ｓ 前のステート変数 Ｐ′，Ｑ′，Ｓ′ 次のステート変数 Ｐｂ，Ｑｂ，Ｓｂ 前のステート変数の補数
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図３Ａ，図３Ｂを参照すると、ステートマ
シン２０のより詳細な概略図が示されている。図示され
るように、論理ブロック１００は、再設定処理ブロック
１３０と、前端側の合成信号作成ブロック１３２と、後
端側の合成信号作成ブロック１３４と、出力ドライバブ
ロック１３６とを有する。再設定処理ブロック１３０
は、ルックアヘッドフルフラグＥを表す入力１０２と、
ステートマシン２０の予め設定されたステートを表すＰ
ステート入力１０４と、信号Ｒrst を表す入力１０６
と、外部再設定を表すＲstb 入力１１０とを有する。再
設定処理ブロック１３０は、第１のインバータ１４０
と、第２のインバータ１４２と、第１の使用可能な（イ
ネーブルステートの，enabled ）インバータ１４４と、
第２のイネーブルステートのインバータ１４６とを含
む。Ｒstb 入力１１０は、第１のインバータ１４０に接
続され、第１のインバータ１４０は、第１のイネーブル
ステートのインバータ１４４のｐ−イネーブル（enabl
e）入力と、第２のイネーブルステートのインバータ１
４６のｎ−イネーブル入力とに接続される。Ｒstb 入力
１１０は、又、第１のイネーブルステートのインバータ
１４４のｎ−イネーブル入力と、第２のイネーブルステ
ートのインバータ１４６のｐ−イネーブル入力とに（直
接に）接続される。入力１０２は、第１のイネーブルス
テートのインバータ１４４の反転・逆転トランジスタに
接続される。入力１０２は、又、前端側の合成信号作成
ブロック１３２にも接続される。Ｐステート入力１０４
は、第２のイネーブルステートのインバータ１４６の反
転・逆転トランジスタに接続される。第１のイネーブル
ステートのインバータ１４４の出力及び第２のイネーブ
ルステートのインバータ１４６の出力は、接合されて１
つの出力１５０を形成する。Ｒrst入力１０８は、第２
のインバータ１４２と、後端側の合成信号作成ブロック
１４４と、出力ドライバブロック１３６とに接続され
る。第２のインバータ１４２も又、出力ドライバブロッ
ク１３６に接続される。
シン２０のより詳細な概略図が示されている。図示され
るように、論理ブロック１００は、再設定処理ブロック
１３０と、前端側の合成信号作成ブロック１３２と、後
端側の合成信号作成ブロック１３４と、出力ドライバブ
ロック１３６とを有する。再設定処理ブロック１３０
は、ルックアヘッドフルフラグＥを表す入力１０２と、
ステートマシン２０の予め設定されたステートを表すＰ
ステート入力１０４と、信号Ｒrst を表す入力１０６
と、外部再設定を表すＲstb 入力１１０とを有する。再
設定処理ブロック１３０は、第１のインバータ１４０
と、第２のインバータ１４２と、第１の使用可能な（イ
ネーブルステートの，enabled ）インバータ１４４と、
第２のイネーブルステートのインバータ１４６とを含
む。Ｒstb 入力１１０は、第１のインバータ１４０に接
続され、第１のインバータ１４０は、第１のイネーブル
ステートのインバータ１４４のｐ−イネーブル（enabl
e）入力と、第２のイネーブルステートのインバータ１
４６のｎ−イネーブル入力とに接続される。Ｒstb 入力
１１０は、又、第１のイネーブルステートのインバータ
１４４のｎ−イネーブル入力と、第２のイネーブルステ
ートのインバータ１４６のｐ−イネーブル入力とに（直
接に）接続される。入力１０２は、第１のイネーブルス
テートのインバータ１４４の反転・逆転トランジスタに
接続される。入力１０２は、又、前端側の合成信号作成
ブロック１３２にも接続される。Ｐステート入力１０４
は、第２のイネーブルステートのインバータ１４６の反
転・逆転トランジスタに接続される。第１のイネーブル
ステートのインバータ１４４の出力及び第２のイネーブ
ルステートのインバータ１４６の出力は、接合されて１
つの出力１５０を形成する。Ｒrst入力１０８は、第２
のインバータ１４２と、後端側の合成信号作成ブロック
１４４と、出力ドライバブロック１３６とに接続され
る。第２のインバータ１４２も又、出力ドライバブロッ
ク１３６に接続される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】後端側の合成信号作成ブロック１３４は、
再設定入力１０８に接続された第１の入力１８２と、前
端側の合成信号作成ブロック１３２のＰ′出力バス１７
６に接続された第２の入力１８４と、前端側の合成信号
作成ブロック１３２のＱ′出力バス１７８に接続された
第３の入力１８６と、前端側の合成信号作成ブロック１
３２のＳ′出力バス１８０に接続された第４の入力１８
８とを有する。各出力バス１７６，１７８，１８０は多
ビットのバスであり、各バスは、多ビットのワードを後
端側の合成信号作成論理ブロック１３４にもたらす。こ
れについて、図４及び図６を参照しつつ、以下詳述す
る。後端側の合成信号作成ブロック１３４は、ステート
変数Ｐを表す出力１９０及び１９２を有する。出力１９
０，１９２は、出力ドライバブロック１３６に接続され
る。又、第３の出力１９４は、ステート変数Ｑを表し、
一方、第４の出力１９６はステート変数Ｓを表す。第５
の出力１９８は、ステート変数Ｓのデジタル補数Ｓｂを
表す。第３の出力１９４及び第４の出力１９６は、共に
出力ドライバブロック１３６に接続される。
再設定入力１０８に接続された第１の入力１８２と、前
端側の合成信号作成ブロック１３２のＰ′出力バス１７
６に接続された第２の入力１８４と、前端側の合成信号
作成ブロック１３２のＱ′出力バス１７８に接続された
第３の入力１８６と、前端側の合成信号作成ブロック１
３２のＳ′出力バス１８０に接続された第４の入力１８
８とを有する。各出力バス１７６，１７８，１８０は多
ビットのバスであり、各バスは、多ビットのワードを後
端側の合成信号作成論理ブロック１３４にもたらす。こ
れについて、図４及び図６を参照しつつ、以下詳述す
る。後端側の合成信号作成ブロック１３４は、ステート
変数Ｐを表す出力１９０及び１９２を有する。出力１９
０，１９２は、出力ドライバブロック１３６に接続され
る。又、第３の出力１９４は、ステート変数Ｑを表し、
一方、第４の出力１９６はステート変数Ｓを表す。第５
の出力１９８は、ステート変数Ｓのデジタル補数Ｓｂを
表す。第３の出力１９４及び第４の出力１９６は、共に
出力ドライバブロック１３６に接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】出力ドライバブロック１３６は、論理ブロ
ック２００と、第１のＮＡＮＤ（ＮＯＲ）ゲート２０２
と、第２のＮＡＮＤ（ＮＯＲ）ゲート２０４と、第３の
ＮＡＮＤ（ＮＯＲ）ゲート２０６とを有する。論理ブロ
ック２００は、第１の再設定ブロック出力１５０と、第
２のインバータ１４２と、再設定入力１０６と、出力１
９０と、出力１９２からの入力を有する。論理ブロック
２００は、これらの入力を処理すると共に、ステートマ
シン２０のステート変数Ｐを表す出力２０８をもたら
す。出力２０８は、第３のＮＡＮＤゲート２０６に接続
されると共に、インバータ１７１にも接続される。第１
のＮＡＮＤゲート２０２は、３つの入力２１０，２１
２，２１４を有する。入力２１０は、外部読取りクロッ
クＲ入力１０６に接続され、一方、入力２１２は、後端
側の合成信号作成ブロック１３４のＱ（ステート）出力
１９４に接続される。尚、入力２１０と入力２１６と
は、互いに接続される。入力２１４は、後端側の合成信
号作成ブロック１３４のＳ（ステート）出力１９６に接
続される。第１のＮＡＮＤゲート２０２の出力は、第３
のＮＡＮＤゲート２０６に接続される。第２のＮＡＮＤ
ゲート２０４の第１の入力２１６は、外部読取りクロッ
クＲ入力１０６に接続される。第２のＮＡＮＤゲート２
０４の第２の入力２１８は、書込み入力クロック１１２
に接続される。上記の２つの入力２１６，２１８は、
又、互いに接続される。第２のＮＡＮＤゲート２０４の
第３の入力２２０は、後端側の合成信号作成ブロック１
３４のＳ（ステート）出力１９６に接続される。第２の
ＮＡＮＤゲート２０４の出力は、第３のＮＡＮＤゲート
２０６に接続される。第３のＮＡＮＤゲート２０６は１
つの出力を有し、この出力は、ステートマシン２０の外
部フルフラグ信号を表す。
ック２００と、第１のＮＡＮＤ（ＮＯＲ）ゲート２０２
と、第２のＮＡＮＤ（ＮＯＲ）ゲート２０４と、第３の
ＮＡＮＤ（ＮＯＲ）ゲート２０６とを有する。論理ブロ
ック２００は、第１の再設定ブロック出力１５０と、第
２のインバータ１４２と、再設定入力１０６と、出力１
９０と、出力１９２からの入力を有する。論理ブロック
２００は、これらの入力を処理すると共に、ステートマ
シン２０のステート変数Ｐを表す出力２０８をもたら
す。出力２０８は、第３のＮＡＮＤゲート２０６に接続
されると共に、インバータ１７１にも接続される。第１
のＮＡＮＤゲート２０２は、３つの入力２１０，２１
２，２１４を有する。入力２１０は、外部読取りクロッ
クＲ入力１０６に接続され、一方、入力２１２は、後端
側の合成信号作成ブロック１３４のＱ（ステート）出力
１９４に接続される。尚、入力２１０と入力２１６と
は、互いに接続される。入力２１４は、後端側の合成信
号作成ブロック１３４のＳ（ステート）出力１９６に接
続される。第１のＮＡＮＤゲート２０２の出力は、第３
のＮＡＮＤゲート２０６に接続される。第２のＮＡＮＤ
ゲート２０４の第１の入力２１６は、外部読取りクロッ
クＲ入力１０６に接続される。第２のＮＡＮＤゲート２
０４の第２の入力２１８は、書込み入力クロック１１２
に接続される。上記の２つの入力２１６，２１８は、
又、互いに接続される。第２のＮＡＮＤゲート２０４の
第３の入力２２０は、後端側の合成信号作成ブロック１
３４のＳ（ステート）出力１９６に接続される。第２の
ＮＡＮＤゲート２０４の出力は、第３のＮＡＮＤゲート
２０６に接続される。第３のＮＡＮＤゲート２０６は１
つの出力を有し、この出力は、ステートマシン２０の外
部フルフラグ信号を表す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図４を参照すると、前端側の合成信号作成
ブロック１３２がより詳細に示されている。前端側の合
成信号作成ブロック１３２は、図示されるように、信号
作成ブロック２３０と、Ｐ復号器ブロック２３２と、Ｑ
復号器ブロック２３４と、Ｓ復号器ブロック２３６とを
有する。信号作成ブロック２３０は、図３Ａ，図３Ｂ及
び図４に示されるように、入力１６０〜１７４を有す
る。信号作成ブロック２３０は複数の出力を有し、それ
らは、各ステート変数Ｐ，Ｑ及びＳを表す出力，各ステ
ート変数のデジタル補数Ｐｂ，Ｑｂ及びＳｂを表す出
力，ルックアヘッドフルフラグ信号Ｅを表す出力及び内
部ルックアヘッドフルフラグ補数（信号）Ｅｂを表す出
力である。Ｐ復号器（復号論理）ブロック２３２は、８
つのＮＡＮＤゲート２３８を有する。Ｑ復号器ブロック
２３４は、６つのＮＡＮＤゲート２４０を有する。同様
に、Ｓ復号器ブロック２３６は、５つのＮＡＮＤゲート
２４２を有する。前端側の合成信号作成ブロック１３２
に入力された外部書込み信号Ｗは、Ｓ復号器ブロック２
３６の（５つの）ＮＡＮＤゲート２４２の１つと、Ｑ復
号器ブロック２３４の（６つの）ＮＡＮＤゲート２４０
のうちの３つと、Ｐ復号器ブロック２３２の（８つの）
ＮＡＮＤゲート２３８のうちの３つとにもたらされる。
書込み信号の補数信号Ｗｂが、Ｐ復号器ブロック２３２
のＮＡＮＤゲート２３２の１つにもたらされる。外部の
読取りクロックＲが、Ｓ復号器２３６のＮＡＮＤゲート
２４２のうちの２つと、Ｐ復号器ブロック２３２のＮＡ
ＮＤゲート２３８のうちの４つとにもたらされる。読取
りクロック入力の補数信号Ｒｂが、Ｓ復号器ブロック２
３６のＮＡＮＤゲート２４２のうちの１つと、Ｑ復号器
ブロック２３４のＮＡＮＤゲート２４０のうちの３つ
と、Ｐ復号器ブロック２３２のＮＡＮＤゲート２３８の
うちの２つとにもたらされる。他の論理ゲートは、ＮＡ
ＮＤゲート２３８，２４０，２４２によって実現される
機能を実行するために使用される。
ブロック１３２がより詳細に示されている。前端側の合
成信号作成ブロック１３２は、図示されるように、信号
作成ブロック２３０と、Ｐ復号器ブロック２３２と、Ｑ
復号器ブロック２３４と、Ｓ復号器ブロック２３６とを
有する。信号作成ブロック２３０は、図３Ａ，図３Ｂ及
び図４に示されるように、入力１６０〜１７４を有す
る。信号作成ブロック２３０は複数の出力を有し、それ
らは、各ステート変数Ｐ，Ｑ及びＳを表す出力，各ステ
ート変数のデジタル補数Ｐｂ，Ｑｂ及びＳｂを表す出
力，ルックアヘッドフルフラグ信号Ｅを表す出力及び内
部ルックアヘッドフルフラグ補数（信号）Ｅｂを表す出
力である。Ｐ復号器（復号論理）ブロック２３２は、８
つのＮＡＮＤゲート２３８を有する。Ｑ復号器ブロック
２３４は、６つのＮＡＮＤゲート２４０を有する。同様
に、Ｓ復号器ブロック２３６は、５つのＮＡＮＤゲート
２４２を有する。前端側の合成信号作成ブロック１３２
に入力された外部書込み信号Ｗは、Ｓ復号器ブロック２
３６の（５つの）ＮＡＮＤゲート２４２の１つと、Ｑ復
号器ブロック２３４の（６つの）ＮＡＮＤゲート２４０
のうちの３つと、Ｐ復号器ブロック２３２の（８つの）
ＮＡＮＤゲート２３８のうちの３つとにもたらされる。
書込み信号の補数信号Ｗｂが、Ｐ復号器ブロック２３２
のＮＡＮＤゲート２３２の１つにもたらされる。外部の
読取りクロックＲが、Ｓ復号器２３６のＮＡＮＤゲート
２４２のうちの２つと、Ｐ復号器ブロック２３２のＮＡ
ＮＤゲート２３８のうちの４つとにもたらされる。読取
りクロック入力の補数信号Ｒｂが、Ｓ復号器ブロック２
３６のＮＡＮＤゲート２４２のうちの１つと、Ｑ復号器
ブロック２３４のＮＡＮＤゲート２４０のうちの３つ
と、Ｐ復号器ブロック２３２のＮＡＮＤゲート２３８の
うちの２つとにもたらされる。他の論理ゲートは、ＮＡ
ＮＤゲート２３８，２４０，２４２によって実現される
機能を実行するために使用される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】Ｐ復号器ブロック２３２のＮＡＮＤゲート
２３８は、ルックアヘッドフルフラグ補数Ｅｂからの２
つの入力と、ステート変数Ｐからの２つの入力と、ステ
ート変数Ｐの補数Ｐｂからの４つの入力と、ステート変
数Ｑからの５つの入力と、ステート変数Ｓからの２つの
入力と、ステート変数Ｓの補数Ｓｂからの４つの入力と
を有する。Ｑ復号器ブロック２３４は、ルックアヘッド
フルフラグ補数Ｅｂからの１つの入力と、ステート変数
Ｐからの２つの入力と、ステート変数Ｐの補数Ｐｂから
の３つの入力と、ステート変数Ｑからの２つの入力と、
ステート変数Ｑの補数Ｑｂからの２つの入力と、ステー
ト変数Ｓの補数Ｓｂからの３つの入力とを有する。Ｓ復
号器ブロック２３６は、ルックアヘッドフルフラグＥか
らの１つの入力と、ルックアヘッドフルフラグの補数Ｅ
ｂからの１つの入力と、ステート変数Ｐの補数Ｐｂから
の３つの入力と、ステート変数Ｑからの１つの入力と、
ステート変数Ｑの補数Ｑｂからの１つの入力と、ステー
ト変数Ｓからの１つの入力と、ステート変数Ｓの補数Ｓ
ｂからの１つの入力とを有する。
２３８は、ルックアヘッドフルフラグ補数Ｅｂからの２
つの入力と、ステート変数Ｐからの２つの入力と、ステ
ート変数Ｐの補数Ｐｂからの４つの入力と、ステート変
数Ｑからの５つの入力と、ステート変数Ｓからの２つの
入力と、ステート変数Ｓの補数Ｓｂからの４つの入力と
を有する。Ｑ復号器ブロック２３４は、ルックアヘッド
フルフラグ補数Ｅｂからの１つの入力と、ステート変数
Ｐからの２つの入力と、ステート変数Ｐの補数Ｐｂから
の３つの入力と、ステート変数Ｑからの２つの入力と、
ステート変数Ｑの補数Ｑｂからの２つの入力と、ステー
ト変数Ｓの補数Ｓｂからの３つの入力とを有する。Ｓ復
号器ブロック２３６は、ルックアヘッドフルフラグＥか
らの１つの入力と、ルックアヘッドフルフラグの補数Ｅ
ｂからの１つの入力と、ステート変数Ｐの補数Ｐｂから
の３つの入力と、ステート変数Ｑからの１つの入力と、
ステート変数Ｑの補数Ｑｂからの１つの入力と、ステー
ト変数Ｓからの１つの入力と、ステート変数Ｓの補数Ｓ
ｂからの１つの入力とを有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図５を参照すると、信号作成ブロック２３
０がより詳細に示されている。信号作成ブロック２３０
は、図示されるように、交差対（式）（cross coupled
）ゲートブロック２５０，２５２，２５４，２５６を
有する。交差対ゲートブロック２５０は、図示されるよ
うに、インバータ２５８と、ＮＡＮＤゲート２６０と、
ＮＡＮＤゲート２６２とを有する。入力信号Ｐｂinがイ
ンバータ２５８にもたらされ、この信号は次にＮＡＮＤ
ゲート２６２の入力にもたらされる。信号Ｐｂinは、
又、ＮＡＮＤゲート２６０の入力にもたらされる。ＮＡ
ＮＤゲート２６０の出力は、ＮＡＮＤゲート２６２の入
力にもたらされる。同様に、ＮＡＮＤゲート２６２の出
力は、ＮＡＮＤゲート２６０の入力にもたらされる。Ｎ
ＡＮＤゲート２６０，２６２は交差対に構成されている
ので、信号及びその補数信号の両方が同時に活動ステー
トになることが確実に防止される。ＮＡＮＤゲート２６
０の出力は出力信号Ｐを作成し、一方、ＮＡＮＤゲート
２６２は出力Ｐｂを作成する。出力信号Ｐout 及びＰｂ
out は、復号器ブロック２３２，２３４，２３６への入
力をもたらす内部ステート変数である。交差対ゲートブ
ロック２５０，２５２，２５４，２５６は類似の内部構
成要素，接続及び出力を有し、変数Ｑ，Ｓのための信号
及びそれらの補数信号，ルックアヘッドフルフラグＥの
ための信号及びその補数信号を作成する。
０がより詳細に示されている。信号作成ブロック２３０
は、図示されるように、交差対（式）（cross coupled
）ゲートブロック２５０，２５２，２５４，２５６を
有する。交差対ゲートブロック２５０は、図示されるよ
うに、インバータ２５８と、ＮＡＮＤゲート２６０と、
ＮＡＮＤゲート２６２とを有する。入力信号Ｐｂinがイ
ンバータ２５８にもたらされ、この信号は次にＮＡＮＤ
ゲート２６２の入力にもたらされる。信号Ｐｂinは、
又、ＮＡＮＤゲート２６０の入力にもたらされる。ＮＡ
ＮＤゲート２６０の出力は、ＮＡＮＤゲート２６２の入
力にもたらされる。同様に、ＮＡＮＤゲート２６２の出
力は、ＮＡＮＤゲート２６０の入力にもたらされる。Ｎ
ＡＮＤゲート２６０，２６２は交差対に構成されている
ので、信号及びその補数信号の両方が同時に活動ステー
トになることが確実に防止される。ＮＡＮＤゲート２６
０の出力は出力信号Ｐを作成し、一方、ＮＡＮＤゲート
２６２は出力Ｐｂを作成する。出力信号Ｐout 及びＰｂ
out は、復号器ブロック２３２，２３４，２３６への入
力をもたらす内部ステート変数である。交差対ゲートブ
ロック２５０，２５２，２５４，２５６は類似の内部構
成要素，接続及び出力を有し、変数Ｑ，Ｓのための信号
及びそれらの補数信号，ルックアヘッドフルフラグＥの
ための信号及びその補数信号を作成する。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３Ａ
【補正方法】変更
【補正内容】
【図３Ａ】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
フロントページの続き (71)出願人 596123420 3901 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ，Ｓａｎ Ｊｏｓｅ，Ｃａｌｉｆｏｒ ｎｉａ, (72)発明者 ピデューグ・エル・ナラヤナ アメリカ合衆国 ミシシッピー州 スター クヴィル ノース・モンゴメリー・ストリ ート 1040 ＃エス
Claims (20)
- 【請求項１】 ＦＩＦＯ（先入れ先出し）バッファが一
杯であることを表す出力フラグを作成する装置であっ
て、この装置が、 信号作成手段と、 合成信号作成手段と、 フラグ復号器手段とを含み、 上記信号作成手段が、上記ＦＩＦＯの現在のステート
（state ）を示すデジタルワードを形成する第１の組の
入力と、ルックアヘッドフルフラグを表すフラグ入力と
を有すると共に、これらの入力を操作して第１の組の出
力と第２の組の出力と第３の組の出力を作成し、上記第
１の組の出力が上記第１の組の入力で構成され、上記第
２の組の出力が上記第１の組のデジタル補数で構成さ
れ、上記第３の組の出力が上記フラグ入力及び上記フラ
グ入力のデジタル補数で構成され、 上記合成信号作成手段が、上記信号作成手段の上記第１
の組の出力と上記第２の組の出力と上記第３の組の出力
とに接続された第１の組の入力を有すると共に、この第
１の組の入力を操作して上記ＦＩＦＯの現在のステート
を表す出力組を作成し、 上記フラグ復号器手段が、上記合成信号作成手段の上記
出力組に接続された１組の復号器入力を有し、上記フラ
グ復号器手段がこの１組の復号器入力を操作して出力フ
ラグを作成し、上記出力フラグが、上記ＦＩＦＯが一杯
の場合はある一つの論理ステートにあり、上記ＦＩＦＯ
が一杯でない場合は別の論理ステートにあるＦＩＦＯバ
ッファが一杯であることを示す出力フラグを作成する装
置。 - 【請求項２】 上記合成信号作成手段が、外部書込みク
ロックと外部読取りクロックとに接続された１対もしく
はそれ以上の対のタイミング入力をさらに有し、上記合
成信号作成手段が、上記合成信号作成手段の上記第１の
組の入力と上記フラグ入力とを組み合わせて上記タイミ
ング入力を操作することにより、上記出力組を作成する
請求項１記載の装置。 - 【請求項３】 上記フラグ復号器手段が、外部書込みク
ロックと外部読取りクロックとに接続された１対もしく
はそれ以上の対のタイミング入力をさらに有すると共
に、上記１組の復号器入力と組み合わせて上記タイミン
グ入力を操作することにより、上記出力フラグを作成す
る請求項１記載の装置。 - 【請求項４】 上記信号作成手段が、上記信号作成手段
の上記第１の組の入力と上記信号作成手段の上記第１の
組の出力及び上記第２の組の出力との間に接続された１
組の交差対ゲートをさらに有し、この１組の交差対ゲー
トによって、上記信号作成手段の上記第１の組の出力と
上記第２の組の出力とが同時に活動ステートになること
が確実に防止される請求項１記載の装置。 - 【請求項５】 上記交差対ゲートが、第１のＮＡＮＤゲ
ート及び第２のＮＡＮＤゲートを有し、上記各ＮＡＮＤ
ゲートが第１の入力と第２の入力と１つの出力とを有
し、上記第１及び第２のＮＡＮＤゲートの上記各第１の
入力が、上記信号作成手段の上記第１の組の入力からの
信号に接続され、上記第１のＮＡＮＤゲートの出力が、
上記信号作成手段の上記第１の組の出力への信号をもた
らすと共に上記第２のＮＡＮＤゲートの上記第２の入力
に接続され、上記第２のＮＡＮＤゲートの出力が、上記
信号作成手段の上記第２の組の出力への信号をもたらす
と共に上記第１のＮＡＮＤゲートの上記第２の入力に接
続される請求項４記載の装置。 - 【請求項６】 上記各交差対ゲートが、上記信号作成手
段の上記第１の組の入力からの信号と上記第２のＮＡＮ
Ｄゲートの上記第１の入力との間に接続されたインバー
タをさらに有する請求項５記載の装置。 - 【請求項７】 上記合成信号作成手段が、論理ゲートの
配列をさらに有する請求項１記載の装置。 - 【請求項８】 上記ＦＩＦＯの現在のステートを表す上
記合成信号作成手段の上記出力組が、３つの変数Ｐ，Ｑ
及びＳを有する請求項１記載の装置。 - 【請求項９】 上記変数Ｐ，Ｑ及びＳが、上記ＦＩＦＯ
の８つの起こりうるステートを表す請求項８記載の装
置。 - 【請求項１０】 上記フラグ復号器手段が、上記ＦＩＦ
Ｏの８つの起こりうるステートに呼応して上記出力フラ
グを作成する請求項９記載の装置。 - 【請求項１１】 ＦＩＦＯ（先入れ先出し）バッファが
一杯であることを表すフラグを作成する装置であって、
この装置が、 前端側の合成信号作成ブロックと、 後端側の合成信号作成ブロックと、 出力ドライバとを有し、 上記前端側の合成信号作成ブロックが、上記ＦＩＦＯの
現在のステート（state ）を示すデジタルワードを形成
するルックアヘッドフルフラグを表すフラグ入力を含む
１組の入力を有すると共に、この１組の入力を操作して
上記ＦＩＦＯの現在のステートを表す１組の出力を作成
し、 上記後端側の合成信号作成ブロックが、上記前端側の合
成信号作成ブロックの上記１組の出力に接続された１組
の入力を有すると共に、この１組の入力を操作して上記
ＦＩＦＯの次のステートを表す１組の出力を作成し、 上記出力ドライバが、上記後端側の合成信号作成ブロッ
クの上記１組の出力に接続された１組の入力を有すると
共に、この１組の入力を操作して出力フラグを作成し、
上記出力フラグが、上記ＦＩＦＯが一杯の場合にはある
一つの論理ステートにあり、上記ＦＩＦＯが一杯でない
場合には別の論理ステートにあるＦＩＦＯバッファが一
杯であることを表すフラグを作成する装置。 - 【請求項１２】 再設定処理ブロックをさらに含み、こ
の再設定処理ブロックが、内部で作成されたルックアヘ
ッドフルフラグと再設定入力と予め設定されたステート
の入力とから成る１組の入力を有し、上記予め設定され
たステートの入力が、上記ＦＩＦＯが空いている場合に
は第１の論理ステートに再設定され、一方、上記ＦＩＦ
Ｏが一杯の場合には第２の論理ステートに再設定され、
又、上記再設定処理ブロックが上記１組の入力を操作し
て再設定出力を作成し、上記再設定出力が、上記装置が
主再設定モードにある場合には第１の論理ステートにあ
り、上記装置が再送信モードにある場合には第２の論理
ステートにある請求項１１記載の装置。 - 【請求項１３】 上記出力ドライバが、上記再設定処理
ブロックの上記再設定出力に接続された再設定入力を有
し、上記装置が、この出力ドライバの再設定入力が上記
第２の論理ステートにあるとき初期設定される請求項１
２記載の装置。 - 【請求項１４】 上記前端側の合成信号作成手段が、外
部書込みクロックと外部読取りクロックとに接続された
１対のもしくはそれ以上の対のタイミング入力をさらに
有すると共に、その第１の対のタイミング入力を上記フ
ラグ入力を含む上記１組の入力と組み合わせて操作し
て、上記前端側の合成信号作成手段の上記１組の出力を
作成する請求項１１記載の装置。 - 【請求項１５】 上記出力ドライバが、外部書込みクロ
ックと外部読取りクロックとに接続された１対もしくは
それ以上の対の入力をさらに有すると共に、その第１の
対の入力を上記出力ドライバの上記１組の入力及び上記
フラグ入力と組み合わせて操作して、上記出力フラグを
作成する請求項１１記載の装置。 - 【請求項１６】 上記前端側の合成信号作成ブロック
が、１組の交差対ゲートをさらに含み、この１組の交差
対ゲートによって、上記前端側の合成信号作成ブロック
の上記第１の組の出力と上記第２の組の出力とが同時に
同じデジタルステートになることが確実に防止される請
求項１１記載の装置。 - 【請求項１７】 上記ＦＩＦＯの現在のステートを表す
上記前端側の合成信号作成ブロックの上記１組の出力
が、３つの変数Ｐ，Ｑ及びＳを含む請求項１１記載の装
置。 - 【請求項１８】 上記変数Ｐ，Ｑ及びＳが、上記ＦＩＦ
Ｏの８つの起こり得るステートを表す請求項１３記載の
装置。 - 【請求項１９】 上記ＦＩＦＯの８つの起こり得るステ
ートに呼応して、フラグ復号器が上記出力フラグを作成
する請求項１８記載の装置。 - 【請求項２０】 上記出力フラグが、ＮＡＮＤゲートの
配列によって実行される所定の方法で、上記変数Ｐ，Ｑ
及びＳに呼応して作成される請求項１９記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/567,893 US5712992A (en) | 1995-12-06 | 1995-12-06 | State machine design for generating empty and full flags in an asynchronous FIFO |
| US08/567,893 | 1995-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251771A true JPH09251771A (ja) | 1997-09-22 |
Family
ID=24269068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327331A Pending JPH09251771A (ja) | 1995-12-06 | 1996-12-06 | 非同期ｆｉｆｏにおいてエンプティフラグ及びフルフラグを作成するステートマシンの構成 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5712992A (ja) |
| JP (1) | JPH09251771A (ja) |
| KR (1) | KR100403396B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844423A (en) * | 1995-12-14 | 1998-12-01 | Cypress Semiconductor Corporation | Half-full flag generator for synchronous FIFOs |
| JP3825099B2 (ja) * | 1996-09-26 | 2006-09-20 | 富士通株式会社 | 映像データ転送方式およびビデオサーバ装置 |
| US6124878A (en) * | 1996-12-20 | 2000-09-26 | Time Warner Cable, A Division Of Time Warner Enterainment Company, L.P. | Optimum bandwidth utilization in a shared cable system data channel |
| US6101329A (en) * | 1997-02-18 | 2000-08-08 | Lsi Logic Corporation | System for comparing counter blocks and flag registers to determine whether FIFO buffer can send or receive data |
| US6044416A (en) * | 1997-09-19 | 2000-03-28 | Samsung Electronics Co., Ltd. | Configurable first-in first-out memory interface |
| US6041370A (en) * | 1997-12-08 | 2000-03-21 | Intel Corporation | FIFO using a fading ones counter |
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| US6006340A (en) * | 1998-03-27 | 1999-12-21 | Phoenix Technologies Ltd. | Communication interface between two finite state machines operating at different clock domains |
| US6489805B1 (en) | 1998-12-09 | 2002-12-03 | Cypress Semiconductor Corp. | Circuits, architectures, and methods for generating a periodic signal in a memory |
| NO993483L (no) | 1999-07-15 | 2001-01-16 | Ericsson Telefon Ab L M | Fremgangsmåte og anordning for effektiv overföring av datapakker |
| US6442657B1 (en) | 1999-08-10 | 2002-08-27 | Cypress Semiconductor Corporation | Flag generation scheme for FIFOs |
| US6507877B1 (en) | 1999-09-03 | 2003-01-14 | Whamtech, Inc. | Asynchronous concurrent dual-stream FIFO |
| US6377097B1 (en) * | 2000-03-13 | 2002-04-23 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Method and apparatus for reducing the vulnerability of latches to single event upsets |
| US6400642B1 (en) * | 2000-03-24 | 2002-06-04 | Cypress Semiconductor Corp. | Memory architecture |
| US6377071B1 (en) * | 2000-03-31 | 2002-04-23 | Cypress Semiconductor Corp. | Composite flag generation for DDR FIFOs |
| US6681337B1 (en) * | 2000-04-25 | 2004-01-20 | Sun Microsystems, Inc. | Method and apparatus for loading data from an address specified by an address register into a different register wherein the registers are clocked in different time domains |
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