JPH0479175B2 - - Google Patents
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- JPH0479175B2 JPH0479175B2 JP12871488A JP12871488A JPH0479175B2 JP H0479175 B2 JPH0479175 B2 JP H0479175B2 JP 12871488 A JP12871488 A JP 12871488A JP 12871488 A JP12871488 A JP 12871488A JP H0479175 B2 JPH0479175 B2 JP H0479175B2
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- mosfet
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- gate
- photodiode array
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- 238000003491 array Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 1
Landscapes
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光結合方式を用いて入出力間を絶縁
した半導体リレー回路に関するものである。
した半導体リレー回路に関するものである。
［従来の技術］
第３図は従来の光結合型の半導体リレー回路の
回路図である。この回路にあつては、入力端子間
に接続された発光ダイオード６が発光する光信号
を、フオトダイオードアレイ１が受光して光起電
力を発生し、この光起電力を抵抗３を介して出力
用MOSFET４ａのゲート・ソース間に印加する
ものである。出力用MOSFET４ａのゲート及び
ソースには、デプレツシヨン型のMOSFETより
なる制御用トランジスタ２のドレイン及びソース
がそれぞれ接続されており、このトランジスタ２
のゲート・ソース間は抵抗３の両端に接続されて
いる。
回路図である。この回路にあつては、入力端子間
に接続された発光ダイオード６が発光する光信号
を、フオトダイオードアレイ１が受光して光起電
力を発生し、この光起電力を抵抗３を介して出力
用MOSFET４ａのゲート・ソース間に印加する
ものである。出力用MOSFET４ａのゲート及び
ソースには、デプレツシヨン型のMOSFETより
なる制御用トランジスタ２のドレイン及びソース
がそれぞれ接続されており、このトランジスタ２
のゲート・ソース間は抵抗３の両端に接続されて
いる。
発光ダイオード６に入力信号が印加されて、フ
オトダイオードアレイ１に光起電力が発生する
と、デプレツシヨン型の制御用トランジスタ２の
ドレイン・ソース間と抵抗３を介して光電流が流
れ、抵抗３の両端に電圧が発生する。この電圧に
より、トランジスタ２が高抵抗状態にバイアスさ
れるので、出力用MOSFET４ａのゲート・ソー
ス間にフオトダイオードアレイ１の光起電力が印
加されて、出力用MOSFET４ａがオンとなる。
オトダイオードアレイ１に光起電力が発生する
と、デプレツシヨン型の制御用トランジスタ２の
ドレイン・ソース間と抵抗３を介して光電流が流
れ、抵抗３の両端に電圧が発生する。この電圧に
より、トランジスタ２が高抵抗状態にバイアスさ
れるので、出力用MOSFET４ａのゲート・ソー
ス間にフオトダイオードアレイ１の光起電力が印
加されて、出力用MOSFET４ａがオンとなる。
発光ダイオード６への入力信号が遮断される
と、フオトダイオードアレイ１の光起電力が消失
し、抵抗３の両端電圧が消失するので、デプレツ
シヨン型の制御用トランジスタ２はオン状態に戻
り、出力用MOSFET４ａのゲート・ソース間の
蓄積電荷を放電するので、出力用MOSFET４ａ
はオフとなる。
と、フオトダイオードアレイ１の光起電力が消失
し、抵抗３の両端電圧が消失するので、デプレツ
シヨン型の制御用トランジスタ２はオン状態に戻
り、出力用MOSFET４ａのゲート・ソース間の
蓄積電荷を放電するので、出力用MOSFET４ａ
はオフとなる。
これらの第３図及び第４図に示す回路であつて
は、出力用MOSFET４ａとしてエンハンスメン
ト型のものを使用しており、いわゆる１ａタイプ
のリレー（無入力時に出力端子間がオープンとな
り、信号入力時に出力端子間がシヨートされる１
出力型リレー）が構成される。
は、出力用MOSFET４ａとしてエンハンスメン
ト型のものを使用しており、いわゆる１ａタイプ
のリレー（無入力時に出力端子間がオープンとな
り、信号入力時に出力端子間がシヨートされる１
出力型リレー）が構成される。
また、第４図に示す回路にあつては、ゲートと
ドレインを共通としたエンハンメント型の
MOSFET５を抵抗３に並列接続したものであ
り、抵抗３の両端に生じる電位差が所定電圧
（MOSFET５のスレシヨルド電圧）以上に上昇
しないようにしている。
ドレインを共通としたエンハンメント型の
MOSFET５を抵抗３に並列接続したものであ
り、抵抗３の両端に生じる電位差が所定電圧
（MOSFET５のスレシヨルド電圧）以上に上昇
しないようにしている。
一方、第５図に示す回路にあつては、出力用
MOSFET４ｂとしてデプレツシヨン型のものを
使用しており、いわゆる１ｂタイプのリレー（無
入力時に出力端子間がシヨートされ、信号入力時
に出力端子間がオープンとなる１出力型リレー）
が構成される。
MOSFET４ｂとしてデプレツシヨン型のものを
使用しており、いわゆる１ｂタイプのリレー（無
入力時に出力端子間がシヨートされ、信号入力時
に出力端子間がオープンとなる１出力型リレー）
が構成される。
［発明が解決しようとする課題］
上述の１ａタイプ及び１ｂタイプのリレーを共
に備えた１ｃタイプのリレーにあつては、従来で
は、単に１ａタイプのリレーと１ｂタイプのリレ
ーを別回路で構成し、１つのパツケージに収納す
るに過ぎないので、オンからオフに変化するタイ
ミングは個々の回路によつて別々に決定されてい
る。したがつて、一方がオンされる前に他方がオ
フされる、いわゆるBBM（Break Before
Make）動作を行うことは困難であつた。
に備えた１ｃタイプのリレーにあつては、従来で
は、単に１ａタイプのリレーと１ｂタイプのリレ
ーを別回路で構成し、１つのパツケージに収納す
るに過ぎないので、オンからオフに変化するタイ
ミングは個々の回路によつて別々に決定されてい
る。したがつて、一方がオンされる前に他方がオ
フされる、いわゆるBBM（Break Before
Make）動作を行うことは困難であつた。
本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、BBM動作が可
能な半導体リレー回路を提供することにある。
あり、その目的とするところは、BBM動作が可
能な半導体リレー回路を提供することにある。
［課題を解決するための手段］
本発明にあつては、上記の課題を解決するため
に、第１図に示すように、エンハンスメント型の
第１の出力用MOSFET４ａとデプレツシヨン型
の第２の出力用MOSFET４ｂとをソースを共通
にして逆直列接続し、第１の出力用MOSFET４
ａのゲートに一端を接続された第１のフオトダイ
オードアレイ１ａの他端を第１の抵抗３ａを介し
て第１の出力用MOSFET４ａのソースに接続
し、第１のフオトダイオードアレイ１ａの他端に
一端を接続された第２のフオトダイオードアレイ
１ｂの他端を第２の抵抗３ｂを介して第２の出力
用MOSFET４ｂのゲートに接続し、第１の出力
用MOSFET４ａのゲート及びソースにドレイン
及びソースを接続されたデプレツシヨン型の第１
の制御用トランジスタ２ａのゲートを第１のフオ
トダイオードアレイ１ａの上記他端に接続し、第
２の出力用MOSFET４ｂのソース及びゲートに
ドレイン及びソースを接続されたデプレツシヨン
型の第２の制御用トランジスタ２ｂのゲートを第
２のフオトダイオードアレイ１ｂの上記他端に接
続し、第１及び第２のフオトダイオードアレイ１
ａ，１ｂに光結合された発光素子６を入力端子間
に接続し、各出力用MOSFET４ａ，４ｂのドレ
イン及びソースを出力端子に接続して成ることを
特徴とするものである。
に、第１図に示すように、エンハンスメント型の
第１の出力用MOSFET４ａとデプレツシヨン型
の第２の出力用MOSFET４ｂとをソースを共通
にして逆直列接続し、第１の出力用MOSFET４
ａのゲートに一端を接続された第１のフオトダイ
オードアレイ１ａの他端を第１の抵抗３ａを介し
て第１の出力用MOSFET４ａのソースに接続
し、第１のフオトダイオードアレイ１ａの他端に
一端を接続された第２のフオトダイオードアレイ
１ｂの他端を第２の抵抗３ｂを介して第２の出力
用MOSFET４ｂのゲートに接続し、第１の出力
用MOSFET４ａのゲート及びソースにドレイン
及びソースを接続されたデプレツシヨン型の第１
の制御用トランジスタ２ａのゲートを第１のフオ
トダイオードアレイ１ａの上記他端に接続し、第
２の出力用MOSFET４ｂのソース及びゲートに
ドレイン及びソースを接続されたデプレツシヨン
型の第２の制御用トランジスタ２ｂのゲートを第
２のフオトダイオードアレイ１ｂの上記他端に接
続し、第１及び第２のフオトダイオードアレイ１
ａ，１ｂに光結合された発光素子６を入力端子間
に接続し、各出力用MOSFET４ａ，４ｂのドレ
イン及びソースを出力端子に接続して成ることを
特徴とするものである。
［作用］
本発明にあつては、このように、エンハンスメ
ント型の第１の出力用MOSFET４ａのゲート・
ソース間にデプレツシヨン型の第１の制御用トラ
ンジスタ２ａを接続し、デプレツシヨン型の第２
の出力用MOSFET４ｂのゲート・ソース間にデ
プレツシヨン型の第２の制御用トランジスタ２ｂ
を接続し、第１の制御用トランジスタ２ａにオフ
バイアスを与えるさための第１の抵抗３ａには、
第１の制御用トランジスタ２ａと第２の制御用ト
ランジスタ２ｂを介して逆方向に電流が流れるよ
うに構成したので、第２の制御用トランジスタ２
ｂが高インピーダンス化されて第２の出力用
MOSFET４ｂがオフされてから、第１の制御用
トランジスタ２ａが高インピーダンス化されて第
１の出力用MOSFET４ａがオンされるものであ
り、BBM動作が可能となるものである。
ント型の第１の出力用MOSFET４ａのゲート・
ソース間にデプレツシヨン型の第１の制御用トラ
ンジスタ２ａを接続し、デプレツシヨン型の第２
の出力用MOSFET４ｂのゲート・ソース間にデ
プレツシヨン型の第２の制御用トランジスタ２ｂ
を接続し、第１の制御用トランジスタ２ａにオフ
バイアスを与えるさための第１の抵抗３ａには、
第１の制御用トランジスタ２ａと第２の制御用ト
ランジスタ２ｂを介して逆方向に電流が流れるよ
うに構成したので、第２の制御用トランジスタ２
ｂが高インピーダンス化されて第２の出力用
MOSFET４ｂがオフされてから、第１の制御用
トランジスタ２ａが高インピーダンス化されて第
１の出力用MOSFET４ａがオンされるものであ
り、BBM動作が可能となるものである。
［実施例］
第１図は本発明の一実施例の回路図である。第
１の出力用MOSFET４ａはエンハンスメント型
であり、そのドレイン及びソースは常開出力端子
O1および共通出力端子O2に接されている。第２
の出力用MOSFET４ｂはデプレツシヨン型であ
り、そのドレイン及びソースは常閉出力端子O3
及び共通出力端子O2に接続されている。第１の
出力用MOSFET４ａのゲートは第１のフオトダ
イオードアレイ１ａの正極に接続されており、ソ
ースは第１の抵抗３ａを介して第１のフオトダイ
オードアレイ１ａの負極に接続されている。第２
の出力用MOSFET４ｂのソースは第１の抵抗３
ａを介して第２のフオトダイオードアレイ１ｂの
正極に接続され、ゲートは第２の抵抗３ｂを介し
て第２のフオトダイオードアレイ１ｂの負極に接
続されている。第１及び第２の制御用トランジス
タ２ａ，２ｂは共にデプレツシヨン型の
MOSFETよりなる。第１の制御用トランジスタ
２ａのドレイン及びソースは第１の出力用
MOSFET４ａのゲート及びソースに接続され、
ゲートは第１のフオトダイオードアレイ１ａの負
極に接続されている。第２の制御用トランジスタ
２ｂのドレイン及びソースは第２の出力用
MOSFET４ｂのソース及びゲートに接続され、
ゲートは第２のフオトダイオードアレイ１ｂの負
極に接続されている。第１及び第２のフオトダイ
オードアレイ１ａ，１ｂには、発光ダイオードの
ような発光素子６が光結合されており、この発光
素子６は入力端子I1，I2に接続されている。
１の出力用MOSFET４ａはエンハンスメント型
であり、そのドレイン及びソースは常開出力端子
O1および共通出力端子O2に接されている。第２
の出力用MOSFET４ｂはデプレツシヨン型であ
り、そのドレイン及びソースは常閉出力端子O3
及び共通出力端子O2に接続されている。第１の
出力用MOSFET４ａのゲートは第１のフオトダ
イオードアレイ１ａの正極に接続されており、ソ
ースは第１の抵抗３ａを介して第１のフオトダイ
オードアレイ１ａの負極に接続されている。第２
の出力用MOSFET４ｂのソースは第１の抵抗３
ａを介して第２のフオトダイオードアレイ１ｂの
正極に接続され、ゲートは第２の抵抗３ｂを介し
て第２のフオトダイオードアレイ１ｂの負極に接
続されている。第１及び第２の制御用トランジス
タ２ａ，２ｂは共にデプレツシヨン型の
MOSFETよりなる。第１の制御用トランジスタ
２ａのドレイン及びソースは第１の出力用
MOSFET４ａのゲート及びソースに接続され、
ゲートは第１のフオトダイオードアレイ１ａの負
極に接続されている。第２の制御用トランジスタ
２ｂのドレイン及びソースは第２の出力用
MOSFET４ｂのソース及びゲートに接続され、
ゲートは第２のフオトダイオードアレイ１ｂの負
極に接続されている。第１及び第２のフオトダイ
オードアレイ１ａ，１ｂには、発光ダイオードの
ような発光素子６が光結合されており、この発光
素子６は入力端子I1，I2に接続されている。
入力端子I1，I2間に入力信号が無いときには、
発光素子６が光信号を発生しないので、第１及び
第２のフオトダイオードアレイ１ａ，１ｂは光起
電力を発生しない。このため、デプレツシヨン型
の第１及び第２の制御用トランジスタ２ａ，２ｂ
は共にバイアスされず、そのドレイン・ソース間
は低インピーダンスとなつている。また、第１及
び第２の出力用MOSFET４ａ，４ｂのゲート・
ソース間には電圧が印加されず、エンハンスメン
ト型の第１の出力用MOSFET４ａのドレイン・
ソース間は高インピーダンスとなり、デプレツシ
ヨン型の第２の出力用MOSFET４ｂのドレイ
ン・ソース間は低インピーダンスとなつている。
発光素子６が光信号を発生しないので、第１及び
第２のフオトダイオードアレイ１ａ，１ｂは光起
電力を発生しない。このため、デプレツシヨン型
の第１及び第２の制御用トランジスタ２ａ，２ｂ
は共にバイアスされず、そのドレイン・ソース間
は低インピーダンスとなつている。また、第１及
び第２の出力用MOSFET４ａ，４ｂのゲート・
ソース間には電圧が印加されず、エンハンスメン
ト型の第１の出力用MOSFET４ａのドレイン・
ソース間は高インピーダンスとなり、デプレツシ
ヨン型の第２の出力用MOSFET４ｂのドレイ
ン・ソース間は低インピーダンスとなつている。
次に、入力端子I1，I2間に入力信号が印加され
ると、発光素子６が光信号を発生し、第１及び第
２のフオトダイオードアレイ１ａ，１ｂが光起電
力を発生する。第１のフオトダイオードアレイ１
ａに発生する光起電力は、第１のフオトダイオー
ドアレイ１ａの正極から、第１の制御用トランジ
スタ２ａ、抵抗３ａを介して第１のフオトダイオ
ードアレイ１ａの負極に戻る経路で光電流として
流れる。また、第２のフオトダイオードアレイ１
ｂに発生する光起電力は、第２のフオトダイオー
ドアレイ１ｂの正極から、抵抗３ａ、第２の制御
用トランジスタ２ｂ、抵抗３ｂを介して第２のフ
オトダイオードアレイ１ｂの負極に戻る経路で光
電流として流れる。したがつて、抵抗３ａには互
いに逆方向に電流が流れるので、実質的には電流
が流れていないことになり、その両端電圧は上昇
しない。一方、抵抗３ｂには一方向にのみ電流が
流れるので、その両端電圧が上昇し、第２の制御
用トランジスタ２ｂを高インピーダンス状態にバ
イアスする。このため、第１のフオトダイオード
アレイ１ａの正極から第１の制御用トランジスタ
２ａのドレイン及びソース、第２の出力用
MOSFET４ｂのソース及びゲート、第２の抵抗
３ｂを介して第２のフオトダイオードアレイ１ｂ
の負極に戻る経路で電流が流れて、第２の出力用
MOSFET４ｂのゲート・ソース間電圧が上昇す
るので、第２の出力用MOSFET４ｂのドレイ
ン・ソース間は高インピーダンス状態となる。ま
た、第２の制御用トランジスタ２ｂが高インピー
ダンス状態となることにより、抵抗３ａには実質
的には一方向にのみ電流が流れるようになるの
で、その両端電圧が上昇し、第１の制御用トラン
ジスタ２ａが高インピーダンス状態となる。この
ため、第１のフオトダイオードアレイ１ｂの正極
から、第１の出力用MOSFET４ａのゲート及び
ソース、第１の抵抗３ａを介して第１のフオトダ
イオードアレイ１ａの負極に戻る経路で電流が流
れて、第１の出力用MOSFET４ａのゲート・ソ
ース間電圧が上昇するので、第１の出力用
MOSFET４ａのドレイン・ソース間は低インピ
ーダンス状態となる。したがつて、入力信号が印
加されたときには、常閉出力端子O3と共通出力
端子O2の間が先にオフとなり、その後、常開出
力端子O1と共通出力端子O2の間がオンとなるも
のであり、いわゆるBBM動作が実現される。
ると、発光素子６が光信号を発生し、第１及び第
２のフオトダイオードアレイ１ａ，１ｂが光起電
力を発生する。第１のフオトダイオードアレイ１
ａに発生する光起電力は、第１のフオトダイオー
ドアレイ１ａの正極から、第１の制御用トランジ
スタ２ａ、抵抗３ａを介して第１のフオトダイオ
ードアレイ１ａの負極に戻る経路で光電流として
流れる。また、第２のフオトダイオードアレイ１
ｂに発生する光起電力は、第２のフオトダイオー
ドアレイ１ｂの正極から、抵抗３ａ、第２の制御
用トランジスタ２ｂ、抵抗３ｂを介して第２のフ
オトダイオードアレイ１ｂの負極に戻る経路で光
電流として流れる。したがつて、抵抗３ａには互
いに逆方向に電流が流れるので、実質的には電流
が流れていないことになり、その両端電圧は上昇
しない。一方、抵抗３ｂには一方向にのみ電流が
流れるので、その両端電圧が上昇し、第２の制御
用トランジスタ２ｂを高インピーダンス状態にバ
イアスする。このため、第１のフオトダイオード
アレイ１ａの正極から第１の制御用トランジスタ
２ａのドレイン及びソース、第２の出力用
MOSFET４ｂのソース及びゲート、第２の抵抗
３ｂを介して第２のフオトダイオードアレイ１ｂ
の負極に戻る経路で電流が流れて、第２の出力用
MOSFET４ｂのゲート・ソース間電圧が上昇す
るので、第２の出力用MOSFET４ｂのドレイ
ン・ソース間は高インピーダンス状態となる。ま
た、第２の制御用トランジスタ２ｂが高インピー
ダンス状態となることにより、抵抗３ａには実質
的には一方向にのみ電流が流れるようになるの
で、その両端電圧が上昇し、第１の制御用トラン
ジスタ２ａが高インピーダンス状態となる。この
ため、第１のフオトダイオードアレイ１ｂの正極
から、第１の出力用MOSFET４ａのゲート及び
ソース、第１の抵抗３ａを介して第１のフオトダ
イオードアレイ１ａの負極に戻る経路で電流が流
れて、第１の出力用MOSFET４ａのゲート・ソ
ース間電圧が上昇するので、第１の出力用
MOSFET４ａのドレイン・ソース間は低インピ
ーダンス状態となる。したがつて、入力信号が印
加されたときには、常閉出力端子O3と共通出力
端子O2の間が先にオフとなり、その後、常開出
力端子O1と共通出力端子O2の間がオンとなるも
のであり、いわゆるBBM動作が実現される。
第２図は本発明の他の実施例の回路図である。
本実施例にあつては、ゲートとドレインを共通と
したエンハンスメント型のMOSFET５ａを抵抗
３ａに並列接続すると共に、同じ構成のエンハン
スメント型のMOSFET５ｂを抵抗３ｂに並列接
続したものであり、抵抗３ａ，３ｂの両端に生じ
る電位差が所定電圧（MOSFET５ａ，５ｂのス
レシヨルド電圧）以上に上昇しないようにしてい
る。このようなエンハンスメント型のMOSFET
５ａ，５ｂを接続することにより、制御用トラン
ジスタ２ａ，２ｂが高インピーダンス状態となつ
た後に、出力用MOSFET４ａ，４ｂのゲート・
ソース間容量を急速に充電することができるもの
であり、スイツチング速度が改善されるものであ
る。
本実施例にあつては、ゲートとドレインを共通と
したエンハンスメント型のMOSFET５ａを抵抗
３ａに並列接続すると共に、同じ構成のエンハン
スメント型のMOSFET５ｂを抵抗３ｂに並列接
続したものであり、抵抗３ａ，３ｂの両端に生じ
る電位差が所定電圧（MOSFET５ａ，５ｂのス
レシヨルド電圧）以上に上昇しないようにしてい
る。このようなエンハンスメント型のMOSFET
５ａ，５ｂを接続することにより、制御用トラン
ジスタ２ａ，２ｂが高インピーダンス状態となつ
た後に、出力用MOSFET４ａ，４ｂのゲート・
ソース間容量を急速に充電することができるもの
であり、スイツチング速度が改善されるものであ
る。
なお、上記構成のMOSFET５ａ，５ｂに代え
て、ツエナダイオードを接続しても構わない。
て、ツエナダイオードを接続しても構わない。
［発明の効果］
本発明にあつては、上述のように、第１及び第
２のフオトダイオードアレイの出力にてそれぞれ
バイアスされる常開出力用のMOSFET及び常閉
出力用のMOSFETのゲート・ソース間に、デプ
レツシヨン型の第１及び第２の制御用トランジス
タをそれぞれ接続し、第１の制御用トランジスタ
をオフバイアスするための第１の抵抗には第２の
制御用トランジスタを介してバイアス電圧を消去
するような電流が流れるように構成したので、入
力信号が発生したときには、まず第２の制御用ト
ランジスタがオフされて、これにより第１の抵抗
のバイアス電圧を消去する電流が低減されてか
ら、第１の制御用トランジスタがオフされること
になるので、常閉出力用のMOSFETがオフされ
てから、常開出力用のMOSFETがオンされるも
のであり、BBM動作が確実に実現されるという
効果がある。
２のフオトダイオードアレイの出力にてそれぞれ
バイアスされる常開出力用のMOSFET及び常閉
出力用のMOSFETのゲート・ソース間に、デプ
レツシヨン型の第１及び第２の制御用トランジス
タをそれぞれ接続し、第１の制御用トランジスタ
をオフバイアスするための第１の抵抗には第２の
制御用トランジスタを介してバイアス電圧を消去
するような電流が流れるように構成したので、入
力信号が発生したときには、まず第２の制御用ト
ランジスタがオフされて、これにより第１の抵抗
のバイアス電圧を消去する電流が低減されてか
ら、第１の制御用トランジスタがオフされること
になるので、常閉出力用のMOSFETがオフされ
てから、常開出力用のMOSFETがオンされるも
のであり、BBM動作が確実に実現されるという
効果がある。
第１図は本発明の一実施例の回路図、第２図は
本発明の他の実施例の回路図、第３図は従来例の
回路図、第４図は他の従来例の回路図、第５図は
さらに他の従来例の回路図である。 １ａ，１ｂはフオトダイオードアレイ、２ａ，
２ｂは制御用トランジスタ、３ａ，３ｂは抵抗、
４ａ，４ｂは出力用MOSFET、５ａ，５ｂは
MOSFET、６は発光素子である。
本発明の他の実施例の回路図、第３図は従来例の
回路図、第４図は他の従来例の回路図、第５図は
さらに他の従来例の回路図である。 １ａ，１ｂはフオトダイオードアレイ、２ａ，
２ｂは制御用トランジスタ、３ａ，３ｂは抵抗、
４ａ，４ｂは出力用MOSFET、５ａ，５ｂは
MOSFET、６は発光素子である。
Claims (1)
- １ エンハンスメント型の第１の出力用
MOSFETとデプレツシヨン型の第２の出力用
MOSFETとをソースを共通にして逆直列接続
し、第１の出力用MOSFETのゲートに一端を接
続された第１のフオトダイオードアレイの他端を
第１の抵抗を介して第１の出力用MOSFETのソ
ースに接続し、第１のフオトダイオードアレイの
他端に一端を接続された第２のフオトダイオード
アレイの他端を第２の抵抗を介して第２の出力用
MOSFETのゲートに接続し、第１の出力用
MOSFETのゲート及びソースにドレイン及びソ
ースを接続されたデプレツシヨン型の第１の制御
用トランジスタのゲートを第１のフオトダイオー
ドアレイの上記他端に接続し、第２の出力用
MOSFETのソース及びゲートにドレイン及びソ
ースを接続されたデプレツシヨン型の第２の制御
用トランジスタのゲートを第２のフオトダイオー
ドアレイの上記他端に接続し、第１及び第２のフ
オトダイオードアレイに光結合された発光素子を
入力端子間に接続し、各出力用MOSFETのドレ
イン及びソースを出力端子に接続して成ることを
特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128714A JPH01297915A (ja) | 1988-05-26 | 1988-05-26 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128714A JPH01297915A (ja) | 1988-05-26 | 1988-05-26 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297915A JPH01297915A (ja) | 1989-12-01 |
| JPH0479175B2 true JPH0479175B2 (ja) | 1992-12-15 |
Family
ID=14991612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128714A Granted JPH01297915A (ja) | 1988-05-26 | 1988-05-26 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297915A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472724U (ja) * | 1990-11-07 | 1992-06-26 | ||
| CN103516343A (zh) * | 2012-06-21 | 2014-01-15 | 贵州航天电器股份有限公司 | 一种固体继电器 |
-
1988
- 1988-05-26 JP JP63128714A patent/JPH01297915A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01297915A (ja) | 1989-12-01 |
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