JPH0926780A - ディスプレイ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 線描画・面描画をともに高速化し、且つ解像
度や表示色数の仕様変更を容易化したディスプレイ制御
回路を得る。 【構成】 描画制御回路２とフレームメモリ４とのデー
タ接続間に描画デ−タ制御回路３を備えて構成される。
この描画データ制御回路３は、フレ−ムメモリ４に書き
込みまたは読み出しを行う。描画データ制御回路３は、
パックトピクセル形式アクセスモ−ド時には単純にフレ
−ムメモリ４と双方向にデ−タを授受し、プレ−ン形式
アクセスモ−ド時にはアクセス幅に応じてフレ−ムメモ
リ４の連続した領域のデ−タから一定形式のプレ−ン形
式デ−タを得るように並び替えを行う。本構成によれ
ば、線描画・面描画をともに高速化し、フレ−ムメモリ
４の容量を追加／削減することにより容易に解像度や表
示色数を変更できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレイ制御回路
に関し、特に、描画性能の高速手段を備えるディスプレ
イ制御回路に関する。

【０００２】

【従来の技術】従来、ディスプレイ制御には一般的に、
パックトピクセル形式とプレーン形式との２種類の方式
が存在する。図７および図８はこれらの方式を説明する
ための図である。図７は画面イメージ上、また図８はフ
レームメモリ上での両者の相違を概念的に表している。
一方のパックトピクセル形式メモリアクセス６では、フ
レームメモリのデータアクセスにおいて、一画面分のデ
ータを連続したピクセルデータの集合として扱う。また
他方のプレーン形式メモリアクセス７では、一画面分の
データを複数のプレーンのデータの集合として扱う。

【０００３】これらの２種類の方式を描画性能という観
点から見た場合、一般的に、それぞれ異なった下記の特
徴点がある。一方のパックトピクセル形式では、１ピク
セルを構成する全てのビットが同一アドレスに存在す
る。このため、ピクセル単位でフレームメモリを読み書
きする線図形描画を高速で行える。また、他方のプレー
ン形式では、１ピクセルを構成するビット内の、重み付
けの同じ１ビットのみを複数の連続ピクセル分まとめて
同一アドレスに位置付ける。よって、１つのピクセルを
構成する各ビットがそれぞれ異なるアドレスに存在す
る。このため、連続した複数ピクセルを同時に読み書き
する面描画を高速で行える。

【０００４】これらの２種類の方式は、通常、用途に応
じていずれか一方のモードのみを使用する。しかし、プ
レーン形式アクセスとパックトピクセル形式アクセスの
両方式の利点を生かし、線描画、面描画ともに高速描画
を実現する提案が成されている。

【０００５】特開平１−１２８０９４号では、描画性能
向上のため、フレームメモリの構成をプレーン形式とし
て描画回路と複数枚のプレーン・メモリとを備え、この
プレーン・メモリに書き込みまたは読み出しを行なう。
本従来例の描画制御装置において、プレーン描画モード
の際には、各々のプレーン・メモリのいずれか１枚と双
方向にデータを授受する。また、パックトピクセル描画
モードの際には、各々のプレーンメモリからのビット信
号線を一定形式のピクセル・データを得るように順次並
び替える制御部を具備する。これらにより、プレーン形
式アクセスとパックトピクセル形式アクセスの両方式の
利点を生かすとしている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のプレーン形式のフレーム構成では、表示のためのデ
ータ読み出しを全てのプレーンに対して同時に行わねば
ならない。このため、予め解像度や表示色数の最大値を
決めておく必要がある。よって、後からフレームメモリ
の容量を追加／削減して解像度や表示色数を変えること
が困難である。また、コストに応じた仕様のディスプレ
イ制御回路を構成する柔軟性に欠けるという問題点を伴
う。

【０００７】本発明は、線描画・面描画をともに高速化
し、且つ解像度や表示色数の仕様変更を容易化したディ
スプレイ制御回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】かかる目的を達成するた
め、本発明のディスプレイ制御回路は、システムバスと
接続されこのシステムバスを介して表示アクセスを受け
る描画制御回路と、描画制御回路とフレームメモリとの
データ接続間に存し表示アクセスがパックトピクセル形
式の時には単純にフレームメモリと双方向にデータを授
受し、プレーン形式の時にはアクセス幅に応じてフレー
ムメモリの連続した領域のデータの並び替えを行い所定
のプレーン形式データを得る描画データ制御回路と、デ
ータをパックトピクセル形式で記憶するフレームメモリ
とを備え、パックトピクセル形式またはプレーン形式の
いずれのアクセスモードでの書き込みまたは読み出しを
も可能としたことを特徴としている。

【０００９】また、上記のフレームメモリはライトパー
ビット機能付きメモリであり、描画データ制御回路がフ
レームメモリのライトパービット制御回路を備えるとよ
い。

【００１０】さらに、パックトピクセル形式およびプレ
ーン形式のアクセスモードの識別は、入力アドレスの所
定のビットを用いて行うとよい。

【００１１】

【作用】したがって、本発明のディスプレイ制御回路に
よれば、描画制御回路とフレームメモリとのデータ接続
間に介在している描画データ制御回路が、表示アクセス
がパックトピクセル形式の時には単純にフレームメモリ
と双方向にデータを授受し、プレーン形式の時にはアク
セス幅に応じてフレームメモリの連続した領域のデータ
から所定のプレーン形式データを得るように並び替えを
行う。よって、データをパックトピクセル形式で記憶す
るフレームメモリに対し、パックトピクセル形式または
プレーン形式のいずれのアクセスモードでの書き込みま
たは読み出しを可能とする。

【００１２】

【実施例】次に添付図面を参照して本発明によるディス
プレイ制御回路の実施例を詳細に説明する。図１〜図６
を参照すると本発明のディスプレイ制御回路の実施例が
示されている。図１は本発明によるディスプレイ制御回
路のシステムへの適用例を示すブロック図、図２は実施
例の詳細構成図、図３はメモリの論理アドレスマップ、
図４は各メモリ内の物理アドレスマップ、図５は描画制
御回路２から入力アドレスに応じて生成される信号の変
換テーブル、図６はパックトピクセル形式アクセス及び
プレーン形式アクセスでのデータ形式を表した図であ
る。

【００１３】（回路の構成）図１は、本実施例のディス
プレイ制御回路１のブロック構成を表示デバイス５およ
びシステムバスとの接続適用形態例において示してい
る。本実施例のディスプレイ制御回路１は、描画制御回
路２、描画データ制御回路３、フレームメモリ４を有し
て構成される。

【００１４】図２は、上記のディスプレイ制御回路１の
より詳細な回路構成例を示している。図２において、デ
ィスプレイ制御回路１は、システムバスと接続された１
チップの描画制御回路２と、この描画制御回路２および
フレームメモリ４間に接続された１チップの描画データ
制御回路３と、メモリＡ４１、Ｂ４２、…メモリＨ４８
の８チップで構成されたフレームメモリ４とで構成され
る。

【００１５】これら構成部の描画制御回路２は、システ
ムバスを介して入力されるシステムアドレスに応じ、フ
レームメモリ４に対する読み出し／書き込み（以降、Ｒ
／Ｗと略す）の態様を制御する制御回路である。この制
御には、描画データ制御回路３を用いて制御の負担を軽
減化している。

【００１６】描画データ制御回路３は、フレームメモリ
４に対してデータのＲ／Ｗを実行する回路である。フレ
ームメモリ４との間でＲ／Ｗされたデータは、描画デー
タ制御回路３を介して描画制御回路２と授受される。読
み出しの際には、８つのメモリＡ４１〜メモリＨ４８か
ら８ビット×８＝６４ビットのデータが、描画データ制
御回路３へ入力される。各メモリＡ４１〜メモリＨ４８
から入力された８ビット８組のデータにより、描画制御
回路２から入力されるＢ＿Ａ信号のアクセスプレーン番
号（図５の注２参照）に基づき、描画データ制御回路３
が８ビットのプレーン形式データを生成する。また、書
き込みの際には、８ピクセルのデータ（８ビット×８＝
６４ビットの連続データ）の、各々のピクセルのデータ
の中のＢ＿Ａ信号として入力されるアクセスプレーン番
号によって指定される１ビット／ピクセル（８ビット／
８ピクセル）のみを、描画データ制御回路３がプレーン
形式データに変更する。

【００１７】フレームメモリ４は、８ビットのデータバ
ス幅を持つ８個のメモリにより構成される。この構成に
基づく６４ビット幅のデータバスは、描画データ制御回
路３と接続され、Ｒ／Ｗアクセスは描画データ制御回路
３との間で実行される。

【００１８】本ディスプレイ制御回路では、システムか
らのメモリアクセスに対して、図５に示す変換テーブル
に応じて描画制御回路２から各メモリへのチップセレク
ト信号（以降、ＣＳ信号と略す）とアドレス信号が、ま
たアクセス種類に応じてライトイネーブル信号（以降、
ＷＥ信号と略す）またはアウトプットイネーブル信号
（以降、ＯＥ信号と略す）が生成される。

【００１９】（メモリおよびメモリ周辺の構成）図３は
論理アドレスマップを、また図４は物理アドレスマップ
をそれぞれ表している。本実施例では、システムバスか
ら描画制御回路２に入力されるシステムアドレスに対し
て、パックトピクセル形式およびプレーン形式の２種類
で構成されている。この構成内容は、図３に示す通り、
100000ｈ（ｈは１６進数を表す）番地から180000ｈ番地
までのメモリアクセスは、パックトピクセル形式であ
る。また、200000ｈ番地から280000ｈ番地までのメモリ
アクセスは、プレーン形式である。プレーン形式の振り
分けは、200000ｈ−210000ｈ：プレーン０、210000ｈ−
220000ｈ：プレーン１、…、270000ｈ−280000ｈ：プレ
ーン７、で行われる８ビット／ピクセルのフレームメモ
リ構成となっている。

【００２０】各メモリＡ４１〜メモリＨ４８内の物理ア
ドレス・マップは、図４に示す通り、ピクセルの並びに
応じてメモリＡ４１からメモリＨ４８の順番にマップし
ている。よって、メモリへのデータ格納形式からみた場
合、回路的にはパックトピクセル構成で実現されてい
る。よって、解像度や表示色数に対するシステム変更要
求に対し、メモリの追加または削減するだけで容易に対
応が可能である。

【００２１】本実施例では、上述の通り、メモリのバス
幅を６４ビット（８ピクセル分）で構成している。メモ
リへの実際のアドレス（ＡＤＤＲＥＳＳ信号）は、入力
アドレスのビット１８〜ビット３の１６ビットのみが供
給され、最下位の３ビット（ビット２〜ビット０）はＣ
Ｓ信号の生成およびＢ＿Ａ信号として描画データ制御回
路に入力され、８ピクセル分のデータバスのいずれか一
つを選択するために使用される。また、メモリへのライ
トアクセス時にはＷＥ信号が、リードアクセス時にはＯ
Ｅ信号がアクティブとなる。

【００２２】（パックトピクセル形式アクセス時の動
作）上記の構成において、システムアドレス100000ｈ番
地〜17FFFFｈ番地のメモリアクセスが発生した場合、本
ディスプレイ制御回路はパックトピクセル形式メモリア
クセスを発生する。この場合、書き込みあるいは読み出
される８ビットのデータは、図６の上段に示す通り１ド
ットのピクセルデータそのままであり、図５の変換テー
ブルに従い入力アドレスに応じて描画制御回路２が生成
するＣＳ信号（ＣＳ−Ａ〜ＣＳ−Ｈのいずれか１つのみ
アクティブとなる）に応じた１つのメモリへのアクセス
が行われる。なお、図５においてＰ／Ｐの欄は“０”が
パックトピクセル形式のアクセスを“１”がプレーン形
式のアクセスを示し、ＣＳ−ＡからＣＳ−Ｈの欄は
“０”がメモリ・アクティブを“１”がメモリ・インア
クティブをそれぞれ示している。

【００２３】（プレーン形式アクセス時の動作）システ
ムアドレス200000ｈ番地〜27FFFFｈ番地のメモリアクセ
スが発生した場合、本ディスプレイ制御回路はプレーン
形式メモリアクセスを発生する。書き込みあるいは読み
出される８ビットのデータは図６の下段に示されるよう
に連続した８ピクセル分のデータの各々のピクセルから
特定１ビットを取り出して連結したものとなる。従っ
て、この場合には図５のＣＳ−ＡからＣＳ−Ｈの全てが
アクティブとなり、８つのメモリを一度にアクセスする
ことにより連続した８ピクセル分のデータを同時に取り
扱う。

【００２４】読み出しの際には、描画データ制御回路３
に８つのメモリＡ４１〜メモリＨ４８から８ビット×８
＝６４ビットのデータが入力される。Ｂ＿Ａ信号により
入力されるアクセスプレーン番号（図５の注３参照）に
より、各メモリから入力される８ビットのデータから各
々１ビットずつを選択してピクセルの順番に並べ、８ビ
ットのプレーン形式データを生成する。この時同時にＯ
Ｅ信号がアクティブとなる。

【００２５】書き込みの際には、描画データ制御回路３
に接続された８ビット×８＝６４ビットの連続した８ピ
クセルのデータの、各々のピクセルのデータの中のＢ＿
Ａ信号として入力されるアクセスプレーン番号によって
指定される１ビット（×８＝８ビット）のみを変更し、
前記アクセスプレーン番号によって選択されなかった７
ビット（×８＝５６ビット）は変更しない。

【００２６】（その他の説明）通常のメモリを使用した
場合には、同一アドレスのデータの特定のビットのみの
変更において、予め書き込み先のアドレスのデータを読
み出しておき、書き込みたいビット位置のデータのみを
置き替えて書き込むというリードモディファイライトの
タイミングを生成しなければならない。この時、まずＯ
Ｅ信号がアクティブになり、その後ＷＥ信号がアクティ
ブとなる。従ってメモリ書き込み時の性能はパックトピ
クセル形式アクセスよりも悪化する。

【００２７】この性能悪化を防ぐためには、描画データ
制御回路３の中にライトパービット制御回路を追加し、
フレームメモリ４としてライトパービット機能付きのメ
モリを使用すれば良い。この場合にも読み出しの手順は
通常のメモリの場合とまったく同一である。

【００２８】書き込みの際には、前記アクセスプレーン
番号から選択された特定のビットのみを書き込むための
ライトマスク信号を生成し、ライトパービットのタイミ
ングを発生させればよい。データ書き込み時に通常メモ
リのように予め書き込み先のデータを読み出しておい
て、書き込みたいビット位置のデータのみを置き替えて
書き込むというリードモディファイライトのタイミング
に必要なメモリの読み出しタイミングを追加する必要が
ない。このため、ＷＥ信号のみをアクティブにすればよ
く、パックトピクセル形式アクセスと同等の性能を実現
可能である。

【００２９】なお、上述の実施例は本発明の好適な実施
の一例ではあるが本発明はこれに限定されるものではな
く、本発明の要旨を逸脱しない範囲において種々変形実
施可能である。

【００３０】

【発明の効果】以上の説明より明かなように、本発明の
ディスプレイ制御回路は、描画データ制御回路が、パッ
クトピクセル形式の表示アクセス時には単純にフレーム
メモリと双方向にデータを授受し、プレーン形式の表示
アクセス時にはアクセス幅に応じてフレームメモリの連
続した領域のデータから所定のプレーン形式データを得
るように並び替えを行う。よって、パックトピクセル形
式で記憶するフレームメモリに対し、パックトピクセル
形式またはプレーン形式のいずれのアクセスモードでの
書き込みまたは読み出しを可能とする。

【００３１】この構成によれば、高速描画可能なディス
プレイ制御回路を、コスト／実装形態に応じて柔軟に構
成することが可能となる。さらに、フレームメモリの容
量を追加／削除することで、容易に解像度や表示色数の
仕様変更に対応することができる。

【図面の簡単な説明】

【図１】本発明の実施例のディスプレイ制御回路の適用
例を示す部分システム構成図である。

【図２】図１の実施例のディスプレイ制御回路の構成図
である。

【図３】メモリの論理アドレス・マップである。

【図４】各メモリの物理アドレス・マップである。

【図５】アドレス信号変換テーブルである。

【図６】パックトピクセル形式アクセス時及びプレーン
形式アクセス時のデータ形式を示した図である。

【図７】従来の２種のメモリアクセス形式の相違を画面
イメージ上において説明するための図である。

【図８】従来の２種のメモリアクセス形式の相違をフレ
ームメモリ上において説明するための図である。

【符号の説明】

１ ディスプレイ制御回路 ２ 描画制御回路 ３ 描画データ制御回路 ４、４１、４２、４３〜４８ フレームメモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 システムバスと接続され該システムバス
   を介して表示アクセスを受ける描画制御回路と、 該描画制御回路とフレームメモリとのデータ接続間に存
   し前記表示アクセスがパックトピクセル形式の時には単
   純に前記フレームメモリと双方向にデータを授受し、プ
   レーン形式の時にはアクセス幅に応じて前記フレームメ
   モリの連続した領域のデータの並び替えを行い所定のプ
   レーン形式データを得る描画データ制御回路と、 前記データをパックトピクセル形式で記憶するフレーム
   メモリとを備え、 前記パックトピクセル形式またはプレーン形式のいずれ
   のアクセスモードでの書き込みまたは読み出しをも可能
   としたことを特徴とするディスプレイ制御回路。
2. 【請求項２】 前記フレームメモリはライトパービット
   機能付きメモリであり、前記描画データ制御回路が前記
   フレームメモリのライトパービット制御回路を備えるこ
   とを特徴とする請求項１記載のディスプレイ制御回路。
3. 【請求項３】 前記パックトピクセル形式およびプレー
   ン形式のアクセスモードの識別は、入力アドレスの所定
   のビットを用いて行うことを特徴とする請求項１または
   ２記載のディスプレイ制御回路。