JPH09274603A - シリアルデータ出力装置及び該装置の入力ポート - Google Patents

Abstract

(57)【要約】 【課題】 シリアルポートの応答速度をあげる。 【解決手段】 最初の６ｂｉｔはＡ０〜Ａ５で、このＡ
０〜Ａ５で、２⁶（＝６４）ビットのポートのビットＮ
Ｏ（又はアドレス）を表わす。次の２ｂｉｔはＣ０，Ｃ
１で、このＣ０，Ｃ１で指定されたビットのセット（０
１），リセット（０ ０）を指定する。このようにすれ
ば、転送周波数（＝１ＭＨｚ）で、９μｓでの転送が可
能になり（従来、６５μｓ）、トータルの転送時間が大
幅に短縮できる。なお、セットリセット以外にも、何も
しない現状維持（１ ０）、全ビットクリア（１ １）等
の機能を付加しておれば、実用上非常に便利である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータ出
力装置及びその入力ポートに関し、より詳細には、ＣＰ
Ｕ回路のＩ／Ｏ部、特に、ＰＰＣ等、Ｉ／Ｏの数が非常
に多いＣＰＵ周辺回路に関する。

【０００２】

【従来の技術】複写機では制御する入出力素子の数は非
常に多い。しかし、その入出力各ビットの変化速度はあ
まり高速が要求されないものが多い。そのため、イレー
サ、操作部表示キー入力等ではデータをシリアル化して
クロック同期でＣＰＵと通信している場合が多い（特開
平６−２８２１５３号公報参照）。それ以外の分野でも
パッケージのピン数を減らし、コストダウンをする意味
で、データ入出力をシリアル化するメリットは大きい。
例えば、シリアル化の利点として、ＰＷＢ内のパターン
単純化、ハーネスの本数の削除等がある。

【０００３】

【発明が解決しようとする課題】しかし、シリアル化の
欠点として、多くのビットを順番に送り出すため、応答
速度が遅くなる。図７は、従来のクロック同期型のデー
タ転送方式を説明するための図で、同図は、例えば、ク
ロックに同期してデータを６４ビット転送すると、ラッ
チまでの時間を含めて６５μｓかかることを示してい
る。本発明は、上述のごとき実情に鑑みてなされたもの
で、シリアルポートでありながら応答速度をあげること
を目的としてなされたものである。

【０００４】

【課題を解決するための手段】請求項１の発明は、クロ
ックに同期させてシリアルデータをやりとりするタイプ
のシリアルポートにおいて、クロックに同期させて送る
データの構成が、「転送先のポート番号（アドレス）を
示すデータの部分」及び「指定されたポートの内容を制
御するデータの部分」から構成され、出力側の送信動作
をＣＰＵ等の書き込み部から、送信バッファへの書きこ
みをきっかけとして行なう手段を有することを特徴と
し、もって、必要なビットだけを操作するようにし、早
い応答速度でビット操作を可能にするようにしたもので
ある。

【０００５】請求項２の発明は、請求項１に記載のシリ
アルデータ出力装置のシリアルポートに接続される入力
ポートとして、入力ポートの入力レベルの変化を検知す
る検知手段と、レベル変化のあったポート番号（アドレ
ス）を検知し、ポート番号及び該ポートの変化内容の２
つの部分にデータを分けるデータ分け手段と、前記入力
レベルの変化をきっかけとして受信側（ＣＰＵ部等）に
向けてクロックに同期して前記変化のデータ転送を行な
う転送手段を有することを特徴とし、もって、入力ポー
トのうち変化のあったビット情報のみ変化に応じてシリ
アルデータとして転送するようにし、応答速度を早くし
たものである。

【０００６】請求項３の発明は、請求項１に記載のシリ
アルデータ出力装置において、複数のユニットから、送
信バッファに書き込む書き込み手段と、前記複数ユニッ
ト間に優先順位を設け、下位のデータ転送中に上位ユニ
ットからの書き込みがあった場合、下位のデータ転送を
即座に中止し、上位ユニットのデータを転送する転送手
段と、前記上位ユニットのデータ転送終了後、中止され
ていた下位のデータ転送をもう一度行なう手段を有する
ことを特徴とし、もって、優先順位の高いビット操作要
求があった場合に即座に対応できるようにし、応答速度
を良くしたものである。

【０００７】

【発明の実施の形態】図１は、本発明の一実施例を説明
するための図で、まず、最初の６ｂｉｔはＡ０〜Ａ５
で、このＡ０〜Ａ５で、２⁶（＝６４）ビットのポート
のビットＮＯ（又はアドレス）を表わす。次の２ｂｉｔ
はＣ０，Ｃ１で、このＣ０，Ｃ１で指定されたビットの
セット（０ １），リセット（０ ０）を指定する。ビッ
ト単位のセットリセット以外にも、何もしない現状維持
（１ ０）、全ビットクリア（１１）等の機能を付加し
ておれば、実用上非常に便利である。この実施例では、
図７と同じ転送周波数（＝１ＭＨｚ）で、９μｓでの転
送が可能になり、トータルの転送時間が大幅に短縮でき
る。

【０００８】図２は、本発明のハード構成の一実施例を
説明するためのブロック図で、図中、１はシフトレジス
タ、２はデコーダ、３はＡＮＤ（アンド）回路、４はパ
ルス制御回路で、転送バッファであるシフトレジスタ１
を選ぶデコーダ２の出力とＷＲパルスのＡＮＤ（実際は
負論理）をＡＮＤ回路３でとり、データバスのＬＳＢＤ
０のラッチ（データロード）と同時にアドレスのＡ０〜
Ａ５もシフトレジスタ１でラッチされる。本実施例では
６４ｂｉｔの転送データがＡ０〜Ａ５であらわされる６
４個のアドレスのＬＳＢに割り当てられている。実際の
Ｉ／Ｏ動作としては、ビット操作が殆どであるので、こ
の構成の方が便利である。ラッチパルスは、同時にバル
ス制御回路４を起動し、シフトレジスタ１に対しシフト
クロックを出力する。シフトレジスタ１からシリアル出
力８ｂｉｔ分が出力された後、パルス制御回路４は、ラ
ッチパルスを出力する。

【０００９】図３は、本発明の他の実施例を説明するた
めのブロック図で、この回路は、ＣＰＵ周辺の入力ポー
トとして、６３ビットをパラレルで受け、それをシリア
ルデータに変換し、そのシリアル出力をＣＰＵ側に伝送
するものである。今、Ｐ０〜Ｐ６２の６３ビットのう
ち、いずれかに変化があった場合、それをエッジ検知回
路５で検知して、ラッチ回路６でラッチする。６３個の
ラッチされた結果は、プライオリティエンコーダ７で最
小番号のエッジ検出ポートを６ｂｉｔデータとして出力
する。

【００１０】例えば、Ｐ１３，Ｐ１５でエッジが検知さ
れた場合、Ｐ１３のみが選びだされ、Ｐ１３→００１１
０１のビットデータとして出力される。選択された、ポ
ート番号のデータをマルチプレクサ８で選びだし、選び
だされたデータ、及び、ポート番号をシフトレジスタ９
でラッチ（ロード）し、ポート番号とデータをシリアル
フォーマット化して（図１参照）ＣＰＵ側に向け転送す
る。この一連の出力シーケンスは転送制御ユニット１０
で制御する。プライオリティエンコーダ７から出力され
る６ｂｉｔのデータが、Ｐ６３のときは、何もエッジが
検出されていないことをあらわす。それ以外のデータの
ときは、シフトレジスタ９にデータをロードし、データ
をシリアル出力する。出力後、転送制御ユニット１０
は、終了信号を出し、デコーダ１１を通して終了したポ
ート番号のラッチデータをクリアし、次の処理に入る。
このやり方で、ポートに変化があったときに、即座にデ
ータ転送が可能になり、それ以外の転送が不要になる。

【００１１】図４は、本発明の更に他の実施例を説明す
るためのブロック図で、レジスタ１２には、高速動作が
要求されるビット操作のデータ（ビット番号、操作内
容）がラッチパルスにより格納される。レジスタ１３に
は、ＷＲパルスにより、レジスタ１２と同様のフォーマ
ットのデータが格納される。レジスタ１２は、パルスモ
ータの位相出力等、ハード操作により、高速動作するポ
ートのデータが格納される。レジスタ１３には、ＣＰＵ
からのソフト操作により、通常のポートとして使うデー
タが格納される。転送制御回路１５では、レジスタ１２
のラッチパルス又はＷＲ信号を受けとり、マルチプレク
サ１４で該当するデータを選び、シフトレジスタ１６に
ロードする。ロード後、転送クロックに従い、データを
転送する。

【００１２】この実施例では、レジスタ１２（以下、チ
ャンネル１）に対応するデータの優先順位をレジスタ１
３（以下、チャンネル２）のデータよりも高くする。こ
のため、図５の制御状態遷移図に示すように、チャンネ
ル２のデータ転送中に、チャンネル１の転送要求があっ
た場合、チャンネル２の転送を中断して、チャンネル１
のデータを送信する。チャンネル１の送信が終了した後
にチャンネル２の送信を最初からやり直す。なお、図６
は、上記実施例のタイミングチャートを示し、図中、Ａ
０〜Ａ５は、チャンネル２のアドレス、Ｂ０〜Ｂ５は、
チャンネル１のアドレスである。

【００１３】

【発明の効果】請求項１の発明によると、クロックに同
期させてシリアルデータをやりとりするタイプのシリア
ルポートにおいて、クロックに同期させて送るデータの
構成が、「転送先のポート番号（アドレス）を示すデー
タの部分」及び「指定されたポートの内容を制御するデ
ータの部分」から構成され、出力側の送信動作をＣＰＵ
等の書き込み部から、送信バッファへの書きこみをきっ
かけとして行なう手段を有し、必要なビットだけを操作
するようにしたので、早い応答速度のビット操作が可能
になる。

【００１４】請求項２の発明によると、請求項１に記載
のシリアルデータ出力装置のシリアルポートに接続され
る入力ポートとして、入力ポートの入力レベルの変化を
検知する検知手段と、レベル変化のあったポート番号
（アドレス）を検知し、ポート番号及び該ポートの変化
内容の２つの部分にデータを分けるデータ分け手段と、
前記入力レベルの変化をきっかけとして受信側（ＣＰＵ
部等）に向けてクロックに同期して前記変化のデータ転
送を行なう転送手段を有し、入力ポートのうち変化のあ
ったビット情報のみを変化に応じてシリアルデータとし
て転送するので、応答速度が早くなる。

【００１５】請求項３の発明によると、請求項１に記載
のシリアルデータ出力装置において、複数のユニットか
ら、送信バッファに書き込む書き込み手段と、前記複数
ユニット間に優先順位を設け、下位のデータ転送中に上
位ユニットからの書き込みがあった場合、下位のデータ
転送を即座に中止し、上位ユニットのデータを転送する
転送手段と、前記上位ユニットの下位のデータ転送終了
後、中止されていたデータ転送をもう一度行なう手段を
有し、優先順位の高いビット操作要求があった場合に即
座に対応できるようにしたので、応答速度が良くなる。

【図面の簡単な説明】

【図１】 本発明の一実施例を説明するためのタイムチ
ャートである。

【図２】 本発明のハード構成の一実施例を説明するた
めのブロック図である。

【図３】 本発明の他の実施例を説明するためのブロッ
ク図である。

【図４】 本発明の更に他の実施例を説明するためのブ
ロック図である。

【図５】 本発明による制御の状態遷移図である。

【図６】 本発明の実施例のタイムチャートである。

【図７】 従来のクロック同期型のデータ転送方式を示
す図である。

【符号の説明】

１，９，１６…シフトレジスタ、２，１１…デコーダ、
３…ＡＮＤ回路、４…パルス制御回路、５…エッジ検知
回路、６…ラッチ、７…プライオリティエンコーダ、
８，１４…マルチブレクサ、１０…転送制御ユニット、
１２，１３…レジスタ、１５…転送制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロックに同期させてシリアルデータを
   やりとりするシリアルポートにおいて、クロックに同期
   させて送るデータが、「転送先のポート番号（アドレ
   ス）を示すデータの部分」及び「指定されたポートの内
   容を制御するデータの部分」から構成され、出力側の送
   信動作をＣＰＵ等の書き込み部から、送信バッファへの
   書きこみをきっかけとして行なうことを特徴とするシリ
   アルデータ出力装置。
2. 【請求項２】 請求項１に記載のシリアルデータ出力装
   置のシリアルポートに接続される入力ポートであって、
   該入力ポートは、入力ポートの入力レベルの変化を検知
   する検知手段と、レベル変化のあったポート番号（アド
   レス）を検知し、ポート番号及び該ポートの変化内容の
   ２つの部分にデータを分けるデータ分け手段と、前記入
   力レベルの変化をきっかけとして受信側（ＣＰＵ部等）
   に向けてクロックに同期して前記変化のデータ転送を行
   なう転送手段を有することを特徴とする入力ポート。
3. 【請求項３】 請求項１に記載のシリアルデータ出力装
   置において、複数のユニットから、送信バッファに書き
   込む書き込み手段と、前記複数ユニット間に優先順位を
   設け、下位のデータ転送中に上位ユニットからの書き込
   みがあった場合、下位のデータ転送を即座に中止し、上
   位ユニットのデータを転送する転送手段と、前記上位ユ
   ニットのデータ転送終了後、中止されていた下位のデー
   タ転送をもう一度行なう手段を有することを特徴とする
   シリアルデータ出力装置。