JPH09283765A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH09283765A JPH09283765A JP9635896A JP9635896A JPH09283765A JP H09283765 A JPH09283765 A JP H09283765A JP 9635896 A JP9635896 A JP 9635896A JP 9635896 A JP9635896 A JP 9635896A JP H09283765 A JPH09283765 A JP H09283765A
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/053—Field effect transistors fets
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 製造コストの低減。リーク電流の低減。
【構成】 ガラス基板１上に遮光金属膜２を形成し
〔（ａ）図〕、その上に層間絶縁膜３を形成した後、そ
の上にスパッタ法によりノンドープのＩＴＯ膜４、リン
ドープＩＴＯ膜５を連続して成膜する〔（ｂ）図〕。リ
ンドープＩＴＯ膜５とＩＴＯ膜４をパターニングしてソ
ース・ドレイン電極６を形成する〔（ｃ）図〕。薄膜ト
ランジスタの活性層となるａ−Ｓｉ膜７、ゲート絶縁膜
８、ゲート電極を形成するためのＣｒ膜９ａを成膜する
〔（ｄ）図〕。その後Ｃｒ膜９ａ、ゲート絶縁膜８、ａ
−Ｓｉ膜７をパターニングして薄膜トランジスタを形成
する。
〔（ａ）図〕、その上に層間絶縁膜３を形成した後、そ
の上にスパッタ法によりノンドープのＩＴＯ膜４、リン
ドープＩＴＯ膜５を連続して成膜する〔（ｂ）図〕。リ
ンドープＩＴＯ膜５とＩＴＯ膜４をパターニングしてソ
ース・ドレイン電極６を形成する〔（ｃ）図〕。薄膜ト
ランジスタの活性層となるａ−Ｓｉ膜７、ゲート絶縁膜
８、ゲート電極を形成するためのＣｒ膜９ａを成膜する
〔（ｄ）図〕。その後Ｃｒ膜９ａ、ゲート絶縁膜８、ａ
−Ｓｉ膜７をパターニングして薄膜トランジスタを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等に
用いる薄膜トランジスタおよびその製造方法に関し、特
に、半導体層とソース・ドレイン電極との間のオーミッ
クコンタクトの形成方法に関する。
用いる薄膜トランジスタおよびその製造方法に関し、特
に、半導体層とソース・ドレイン電極との間のオーミッ
クコンタクトの形成方法に関する。
【０００２】
【従来の技術】ＴＦＴカラー液晶表示装置は、低価格化
の要求が極めて高いが、特に、薄膜トランジスタアレイ
が全体の製造コスト低減のための鍵を握るものとして重
要視されている。而して、現在広く採用されている逆ス
タガード型（ボトムゲート型）薄膜トランジスタより順
スタガード型（トップゲート型）薄膜トランジスタの方
が、特に画素電極を形成する透明導電膜によりソース・
ドレイン電極を形成する構造の順スタガード型のもの
が、製造工程数を少なくできることからコスト面で有利
であるとされている。
の要求が極めて高いが、特に、薄膜トランジスタアレイ
が全体の製造コスト低減のための鍵を握るものとして重
要視されている。而して、現在広く採用されている逆ス
タガード型（ボトムゲート型）薄膜トランジスタより順
スタガード型（トップゲート型）薄膜トランジスタの方
が、特に画素電極を形成する透明導電膜によりソース・
ドレイン電極を形成する構造の順スタガード型のもの
が、製造工程数を少なくできることからコスト面で有利
であるとされている。
【０００３】従来の順スタガード型の薄膜トランジスタ
の製造工程を、図３（ａ）〜（ｃ）に示す。ガラス基板
１上に、画素電極、信号線、ソース・ドレイン電極とな
るＩＴＯ（Indium Tin Oxide）膜４と不純物添加アモル
ファスシリコン膜（以下ｎ+型ａ−Ｓｉと記す）１０と
をそれぞれスパッタ法およびＣＶＤ法により成膜し〔図
３（ａ）〕、通常のフォトリソグラフィ、エッチングの
技術を用いてＩＴＯ膜４とｎ+ 型ａ−Ｓｉ膜１０をパタ
ーニングしてソース・ドレイン電極６を形成する〔図３
（ｂ）〕。ｎ+ 型ａ−Ｓｉ膜１０は、後に形成されるア
モルファスシリコン膜（以下、ａ−Ｓｉと記す）７とＩ
ＴＯ膜４とのオーミックコンタクトを形成するために挿
入される半導体層である。
の製造工程を、図３（ａ）〜（ｃ）に示す。ガラス基板
１上に、画素電極、信号線、ソース・ドレイン電極とな
るＩＴＯ（Indium Tin Oxide）膜４と不純物添加アモル
ファスシリコン膜（以下ｎ+型ａ−Ｓｉと記す）１０と
をそれぞれスパッタ法およびＣＶＤ法により成膜し〔図
３（ａ）〕、通常のフォトリソグラフィ、エッチングの
技術を用いてＩＴＯ膜４とｎ+ 型ａ−Ｓｉ膜１０をパタ
ーニングしてソース・ドレイン電極６を形成する〔図３
（ｂ）〕。ｎ+ 型ａ−Ｓｉ膜１０は、後に形成されるア
モルファスシリコン膜（以下、ａ−Ｓｉと記す）７とＩ
ＴＯ膜４とのオーミックコンタクトを形成するために挿
入される半導体層である。
【０００４】次に、ａ−Ｓｉ膜７、シリコン窒化膜から
なるゲート絶縁膜８をプラズマＣＶＤ（Ｐ−ＣＶＤ）法
により連続成膜し、さらにクロムなどの金属膜をスパッ
タ法により成膜した後、通常のフォトリソグラフィ法、
ドライエッチングの技術を用いてこれらをパターニング
して、図３（ｃ）に示すように、ゲート電極９、ゲート
絶縁膜８、ａ−Ｓｉ膜７を有する順スタガード型薄膜ト
ランジスタが完成する（以下、この従来技術を第１の従
来例という）。なお、この方式の順スタガード型薄膜ト
ランジスタは、例えば特開昭６１−１９８６７８号公報
により公知となっている。
なるゲート絶縁膜８をプラズマＣＶＤ（Ｐ−ＣＶＤ）法
により連続成膜し、さらにクロムなどの金属膜をスパッ
タ法により成膜した後、通常のフォトリソグラフィ法、
ドライエッチングの技術を用いてこれらをパターニング
して、図３（ｃ）に示すように、ゲート電極９、ゲート
絶縁膜８、ａ−Ｓｉ膜７を有する順スタガード型薄膜ト
ランジスタが完成する（以下、この従来技術を第１の従
来例という）。なお、この方式の順スタガード型薄膜ト
ランジスタは、例えば特開昭６１−１９８６７８号公報
により公知となっている。
【０００５】また、特開昭６２−８１０６４号公報に
は、不純物を含むプラズマ雰囲気で処理することによっ
てオーミックコンタクトを形成する方法が提案されてい
る。図４（ａ）〜（ｃ）は、この方法を示す工程順の断
面図である。図４（ａ）に示すように、ガラス基板１上
にＩＴＯ膜４を被着する。次に、ＩＴＯ膜４をパターニ
ングしてソース・ドレイン電極６を形成した後、ＰＨ3
プラズマ１１による処理を行ってＩＴＯ膜４の表面にリ
ン含有ＩＴＯ層４ａを形成する〔図４（ｂ）〕。その
後、ａ−Ｓｉ膜７、シリコン窒化膜からなるゲート絶縁
膜８をＰ−ＣＶＤ法により連続成膜し、さらにゲート電
極となる金属膜をスパッタ法により成膜する。そして、
通常のフォトリソグラフィ法およびドライエッチング法
を適用してゲート電極９を形成するとともにゲート絶縁
膜８、ａ−Ｓｉ膜８をパターニングして図４（ｃ）に示
す順スタガード型薄膜トランジスタを得る（以下、この
従来技術を第２の従来例という）。
は、不純物を含むプラズマ雰囲気で処理することによっ
てオーミックコンタクトを形成する方法が提案されてい
る。図４（ａ）〜（ｃ）は、この方法を示す工程順の断
面図である。図４（ａ）に示すように、ガラス基板１上
にＩＴＯ膜４を被着する。次に、ＩＴＯ膜４をパターニ
ングしてソース・ドレイン電極６を形成した後、ＰＨ3
プラズマ１１による処理を行ってＩＴＯ膜４の表面にリ
ン含有ＩＴＯ層４ａを形成する〔図４（ｂ）〕。その
後、ａ−Ｓｉ膜７、シリコン窒化膜からなるゲート絶縁
膜８をＰ−ＣＶＤ法により連続成膜し、さらにゲート電
極となる金属膜をスパッタ法により成膜する。そして、
通常のフォトリソグラフィ法およびドライエッチング法
を適用してゲート電極９を形成するとともにゲート絶縁
膜８、ａ−Ｓｉ膜８をパターニングして図４（ｃ）に示
す順スタガード型薄膜トランジスタを得る（以下、この
従来技術を第２の従来例という）。
【０００６】また、ＩＴＯ膜全体にリンを含有させるこ
とにより、ａ−Ｓｉ膜とのオーミックコンタクトを実現
する方法も提案されている（特開昭６２−８１０５７号
公報等、以下、この従来技術を第３の従来例という）。
ＩＴＯ膜へのリンの添加方法としては、リン含有ＩＴ
Ｏをターゲットとしたスパッタ法によりリン含有ＩＴＯ
膜を成膜する、成膜したＩＴＯ膜にＰＨ3 プラズマ処
理を施す、成膜したＩＴＯ膜にリンを熱拡散する、な
どが挙げられている。
とにより、ａ−Ｓｉ膜とのオーミックコンタクトを実現
する方法も提案されている（特開昭６２−８１０５７号
公報等、以下、この従来技術を第３の従来例という）。
ＩＴＯ膜へのリンの添加方法としては、リン含有ＩＴ
Ｏをターゲットとしたスパッタ法によりリン含有ＩＴＯ
膜を成膜する、成膜したＩＴＯ膜にＰＨ3 プラズマ処
理を施す、成膜したＩＴＯ膜にリンを熱拡散する、な
どが挙げられている。
【０００７】
【発明が解決しようとする課題】上述した第１の従来例
のＩＴＯ膜上にｎ+ 型ａ−Ｓｉ膜を成膜する方法では、
ｎ+ 型ａ−Ｓｉ膜が一般に他の膜との密着性が悪いた
め、ＩＴＯ膜とｎ+ 型ａ−Ｓｉ膜との界面あるいはａ−
Ｓｉ膜とｎ+ 型ａ−Ｓｉ膜との界面で膜剥離が発生しや
すいというという問題がある。また、オーミックコンタ
クト形成のためにＩＴＯ成膜装置とは異なる装置内にお
いてｎ+ 型ａ−Ｓｉ膜を成膜しなければならず工程数が
増え、コストが上がるという問題点もある。
のＩＴＯ膜上にｎ+ 型ａ−Ｓｉ膜を成膜する方法では、
ｎ+ 型ａ−Ｓｉ膜が一般に他の膜との密着性が悪いた
め、ＩＴＯ膜とｎ+ 型ａ−Ｓｉ膜との界面あるいはａ−
Ｓｉ膜とｎ+ 型ａ−Ｓｉ膜との界面で膜剥離が発生しや
すいというという問題がある。また、オーミックコンタ
クト形成のためにＩＴＯ成膜装置とは異なる装置内にお
いてｎ+ 型ａ−Ｓｉ膜を成膜しなければならず工程数が
増え、コストが上がるという問題点もある。
【０００８】上述した第２の従来例では、ＩＴＯ膜上の
みならずガラス基板１表面にもリン含有層１ａが形成さ
れるため、その上に形成したａ−Ｓｉ膜中にもリンが拡
散し、ＩＴＯ電極間でリーク電流が生じトランジスタ特
性が劣化するという問題がある。また、この第２の従来
例においても、オーミックコンタクト形成のために特別
の工程が必要となるため工程数が増えコスト増を招くと
いう欠点があった。
みならずガラス基板１表面にもリン含有層１ａが形成さ
れるため、その上に形成したａ−Ｓｉ膜中にもリンが拡
散し、ＩＴＯ電極間でリーク電流が生じトランジスタ特
性が劣化するという問題がある。また、この第２の従来
例においても、オーミックコンタクト形成のために特別
の工程が必要となるため工程数が増えコスト増を招くと
いう欠点があった。
【０００９】また、上述した第３の従来例では、ＩＴＯ
膜全体に高濃度に不純物が添加されるため、ＩＴＯ膜の
抵抗値が高くなるという問題がある。さらに、の方法
を採る場合、高額なリン添加ＩＴＯターゲットが必要と
なるという問題点もある。また、、の方法を用いる
場合、第１、第２の従来例の場合と同様にオーミックコ
ンタクト形成のために特別の工数が必要となるという問
題がある。また、の熱拡散によりリンドープを行う方
法は、５００℃台の軟化点を持つガラス基板を用いる場
合には現実的ではない。
膜全体に高濃度に不純物が添加されるため、ＩＴＯ膜の
抵抗値が高くなるという問題がある。さらに、の方法
を採る場合、高額なリン添加ＩＴＯターゲットが必要と
なるという問題点もある。また、、の方法を用いる
場合、第１、第２の従来例の場合と同様にオーミックコ
ンタクト形成のために特別の工数が必要となるという問
題がある。また、の熱拡散によりリンドープを行う方
法は、５００℃台の軟化点を持つガラス基板を用いる場
合には現実的ではない。
【００１０】したがって、本発明の解決すべき課題は、
低抵抗の透明導電膜をソース・ドレイン電極とし、リー
ク電流が少なく特性のよい順スタガード型薄膜トランジ
スタをローコストで製造しうるようにすることである。
低抵抗の透明導電膜をソース・ドレイン電極とし、リー
ク電流が少なく特性のよい順スタガード型薄膜トランジ
スタをローコストで製造しうるようにすることである。
【００１１】
【課題を解決するための手段】上述した本発明の課題
は、ソース・ドレイン電極となる透明導電膜を、不純物
のドープされていない透明導電膜とこれと同一パターン
のIII 族またはＶ族不純物がドープされた透明導電膜の
２層膜によって構成することによって解決することがで
きる。
は、ソース・ドレイン電極となる透明導電膜を、不純物
のドープされていない透明導電膜とこれと同一パターン
のIII 族またはＶ族不純物がドープされた透明導電膜の
２層膜によって構成することによって解決することがで
きる。
【００１２】
【発明の実施の形態】本発明による薄膜トランジスタ
は、透明絶縁性基板（１）若しくはその上に形成された
層間絶縁膜（３）上に、第１の透明導電膜（４）とその
上に形成されたこれと同一パターンの第２の透明導電膜
（５）との２層構造からなる透明電極膜によりソース電
極（６）およびドレイン電極（６）が互いに分離して形
成され、前記ソース電極およびドレイン電極のそれぞれ
の少なくとも一部上並びに前記ソース電極−ドレイン電
極間に半導体膜（７）が形成され、該半導体膜上にゲー
ト絶縁膜（８）が形成され、該ゲート絶縁膜上にゲート
電極（９）が形成されているものであって、前記第２の
透明電極膜はIII 族またはＶ族の不純物がドープされ前
記半導体層にオーミックに接触していることを特徴とし
ている。
は、透明絶縁性基板（１）若しくはその上に形成された
層間絶縁膜（３）上に、第１の透明導電膜（４）とその
上に形成されたこれと同一パターンの第２の透明導電膜
（５）との２層構造からなる透明電極膜によりソース電
極（６）およびドレイン電極（６）が互いに分離して形
成され、前記ソース電極およびドレイン電極のそれぞれ
の少なくとも一部上並びに前記ソース電極−ドレイン電
極間に半導体膜（７）が形成され、該半導体膜上にゲー
ト絶縁膜（８）が形成され、該ゲート絶縁膜上にゲート
電極（９）が形成されているものであって、前記第２の
透明電極膜はIII 族またはＶ族の不純物がドープされ前
記半導体層にオーミックに接触していることを特徴とし
ている。
【００１３】また、本発明の薄膜トランジスタの製造方
法は、（１）透明絶縁性基板若しくはその上に形成され
た層間絶縁膜上に第１の透明導電膜を成膜する工程と、
（２）前記第１の透明導電膜上にIII 族またはＶ族の不
純物を含有する第２の透明導電膜を成膜する工程と〔図
２（ｂ）〕、（３）前記第１および第２の透明導電膜を
パターンニングしてソース電極とドレイン電極を形成す
る工程と〔図２（ｃ）〕、（４）薄膜トランジスタの活
性層となる半導体層と、ゲート絶縁膜となる絶縁層と、
ゲート電極となる導電層とを順次成膜する工程と〔図２
（ｄ）〕、（５）前記導電層、絶縁層および半導体層を
少なくとも一部が前記ソース電極およびドレイン電極に
かかるようにパターンニングする工程と（図１）、を有
している。
法は、（１）透明絶縁性基板若しくはその上に形成され
た層間絶縁膜上に第１の透明導電膜を成膜する工程と、
（２）前記第１の透明導電膜上にIII 族またはＶ族の不
純物を含有する第２の透明導電膜を成膜する工程と〔図
２（ｂ）〕、（３）前記第１および第２の透明導電膜を
パターンニングしてソース電極とドレイン電極を形成す
る工程と〔図２（ｃ）〕、（４）薄膜トランジスタの活
性層となる半導体層と、ゲート絶縁膜となる絶縁層と、
ゲート電極となる導電層とを順次成膜する工程と〔図２
（ｄ）〕、（５）前記導電層、絶縁層および半導体層を
少なくとも一部が前記ソース電極およびドレイン電極に
かかるようにパターンニングする工程と（図１）、を有
している。
【００１４】そして、好ましくは、前記第（１）および
第（２）の工程は、それぞれＩＴＯターゲット、III 族
あるいはＶ族の不純物が添加されたＩＴＯターゲットを
用いたスパッタ法により行われる。
第（２）の工程は、それぞれＩＴＯターゲット、III 族
あるいはＶ族の不純物が添加されたＩＴＯターゲットを
用いたスパッタ法により行われる。
【００１５】［作用］透明絶縁性基板（または層間絶縁
膜）上のＩＴＯ電極を、通常の（ノンドープの）第１の
ＩＴＯ膜とリンのようなＶ族の不純物を導入した第２の
ＩＴＯ膜の２層構造にすることにより、ＩＴＯ膜が除去
された透明絶縁性基板（または層間絶縁膜）上にリンの
ようなＶ族の不純物が付着しないようにすることがで
き、ＩＴＯ膜パターニング後、ＩＴＯ電極間でリーク電
流が流れないようにすることができる。また、ＩＴＯ膜
中に不純物を含ませると抵抗が高くなるが、通常の（ノ
ンドープ）第１のＩＴＯ膜とリンのようなＶ族の不純物
を導入した第２のＩＴＯ膜の２層構造とするため、ＩＴ
Ｏ膜の配線抵抗の上昇を抑えることができる。したがっ
て、信頼性の高い高品質の薄膜トランジスタを提供する
ことが可能になる。また、２層構造のＩＴＯ膜を単にタ
ーゲットの交換を行うのみで同一装置内において連続し
て成膜を行うことができ、さらに、ＩＴＯ電極上にａ−
Ｓｉを成膜するとき、基板温度を２００℃から３５０℃
に上げることにより、ＩＴＯ中のリンをａ−Ｓｉ界面に
拡散させ、オーミックコンタクトを形成することができ
る。したがって、オーミックコンタクト形成のために、
工程数が増加することはなくコストの低減を図ることが
できる。
膜）上のＩＴＯ電極を、通常の（ノンドープの）第１の
ＩＴＯ膜とリンのようなＶ族の不純物を導入した第２の
ＩＴＯ膜の２層構造にすることにより、ＩＴＯ膜が除去
された透明絶縁性基板（または層間絶縁膜）上にリンの
ようなＶ族の不純物が付着しないようにすることがで
き、ＩＴＯ膜パターニング後、ＩＴＯ電極間でリーク電
流が流れないようにすることができる。また、ＩＴＯ膜
中に不純物を含ませると抵抗が高くなるが、通常の（ノ
ンドープ）第１のＩＴＯ膜とリンのようなＶ族の不純物
を導入した第２のＩＴＯ膜の２層構造とするため、ＩＴ
Ｏ膜の配線抵抗の上昇を抑えることができる。したがっ
て、信頼性の高い高品質の薄膜トランジスタを提供する
ことが可能になる。また、２層構造のＩＴＯ膜を単にタ
ーゲットの交換を行うのみで同一装置内において連続し
て成膜を行うことができ、さらに、ＩＴＯ電極上にａ−
Ｓｉを成膜するとき、基板温度を２００℃から３５０℃
に上げることにより、ＩＴＯ中のリンをａ−Ｓｉ界面に
拡散させ、オーミックコンタクトを形成することができ
る。したがって、オーミックコンタクト形成のために、
工程数が増加することはなくコストの低減を図ることが
できる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の順スタガード
型薄膜トランジスタの構造を示す断面図である。図１に
示すように、ガラス基板１上に例えばＣｒからなるの遮
光金属膜２が配置され、その上を例えばシリコン酸化膜
からなる層間絶縁膜３が覆っている。そして、層間絶縁
膜３上にはノンドープのＩＴＯ膜４とリンが添加された
リンドープＩＴＯ膜５からなる２層構造のソース・ドレ
イン電極６が配置され、この透明電極上および電極間に
は薄膜トランジスタの活性層となるａ−Ｓｉ膜７、シリ
コン窒化膜からなるゲート絶縁膜８およびＣｒ膜からな
るゲート電極９の積層パターンが配置されている。ここ
で、リンドープＩＴＯ膜５により、ａ−Ｓｉ膜７はソー
ス・ドレイン電極６にオーミックに接触している。
て説明する。図１は、本発明の一実施例の順スタガード
型薄膜トランジスタの構造を示す断面図である。図１に
示すように、ガラス基板１上に例えばＣｒからなるの遮
光金属膜２が配置され、その上を例えばシリコン酸化膜
からなる層間絶縁膜３が覆っている。そして、層間絶縁
膜３上にはノンドープのＩＴＯ膜４とリンが添加された
リンドープＩＴＯ膜５からなる２層構造のソース・ドレ
イン電極６が配置され、この透明電極上および電極間に
は薄膜トランジスタの活性層となるａ−Ｓｉ膜７、シリ
コン窒化膜からなるゲート絶縁膜８およびＣｒ膜からな
るゲート電極９の積層パターンが配置されている。ここ
で、リンドープＩＴＯ膜５により、ａ−Ｓｉ膜７はソー
ス・ドレイン電極６にオーミックに接触している。
【００１７】次に、本発明の一実施例の薄膜トランジス
タの製造方法について図２（ａ）〜（ｄ）を参照して説
明する。図２（ａ）〜（ｄ）は、本発明に係わる順スタ
ガード型の薄膜トランジスタの製造工程を示す工程順断
面図である。図２（ａ）に示すように、ガラス基板１上
にＣｒ膜を約１０００Åの膜厚にスパッタ法により成膜
し、通常のフォトリソグラフィ法およびドライエッチン
グ法によりパターニングして遮光金属膜２を形成する。
次に、図２（ｂ）に示すように、シリコン酸化膜をスパ
ッタ法により２０００Åから４０００Åの膜厚に成膜し
て層間絶縁膜３を形成した後、画素電極、信号線および
ソース・ドレイン電極を形成するためのＩＴＯ膜４とリ
ンドープＩＴＯ膜５を連続成膜する。通常のＩＴＯ膜
４、リンドープＩＴＯ膜５を、インライン型のスパッタ
装置で成膜する場合は、通常（ノンドープ）のＩＴＯタ
ーゲットとリンを添加したＩＴＯターゲットの２種類の
ターゲットを取り付け、２層のＩＴＯ膜を連続成膜す
る。枚葉型のスパッタ装置で成膜する場合は、通常のＩ
ＴＯターゲットとリンを添加したＩＴＯターゲットの２
種類のターゲットを別のチャンバー取り付け１回の成膜
工程で２層のＩＴＯ膜を連続成膜する。
タの製造方法について図２（ａ）〜（ｄ）を参照して説
明する。図２（ａ）〜（ｄ）は、本発明に係わる順スタ
ガード型の薄膜トランジスタの製造工程を示す工程順断
面図である。図２（ａ）に示すように、ガラス基板１上
にＣｒ膜を約１０００Åの膜厚にスパッタ法により成膜
し、通常のフォトリソグラフィ法およびドライエッチン
グ法によりパターニングして遮光金属膜２を形成する。
次に、図２（ｂ）に示すように、シリコン酸化膜をスパ
ッタ法により２０００Åから４０００Åの膜厚に成膜し
て層間絶縁膜３を形成した後、画素電極、信号線および
ソース・ドレイン電極を形成するためのＩＴＯ膜４とリ
ンドープＩＴＯ膜５を連続成膜する。通常のＩＴＯ膜
４、リンドープＩＴＯ膜５を、インライン型のスパッタ
装置で成膜する場合は、通常（ノンドープ）のＩＴＯタ
ーゲットとリンを添加したＩＴＯターゲットの２種類の
ターゲットを取り付け、２層のＩＴＯ膜を連続成膜す
る。枚葉型のスパッタ装置で成膜する場合は、通常のＩ
ＴＯターゲットとリンを添加したＩＴＯターゲットの２
種類のターゲットを別のチャンバー取り付け１回の成膜
工程で２層のＩＴＯ膜を連続成膜する。
【００１８】不純物を導入したＩＴＯターゲットは、通
常のノンドープのＩＴＯターゲットと比較して、製造工
程で不純物を添加する工程が増加するため製造コストが
上がり、また原材料費が高くなるため高価になる。ま
た、ＩＴＯ膜の比抵抗の点からも、リンドープＩＴＯ膜
の膜厚は、２層のＩＴＯ膜の全膜厚のうち、約１０％程
度あるいはそれ以下でよい。そこで、本実施例では、ノ
ンドープのＩＴＯ膜４の膜厚を約４５０Å、リンドープ
ＩＴＯ膜５の膜厚を約５０Åとした。次に、通常のフォ
トリソグラフィ法およびドライエッチング法を適用して
ＩＴＯ膜４、リンドープＩＴＯ膜５をパターニングして
ソース・ドレイン電極６および図外ソースバス、画素電
極を形成する〔図２（ｃ）〕。次に、図２（ｄ）に示す
ように、ａ−Ｓｉ膜７、ゲート絶縁膜８となるシリコン
窒化膜をＰ−ＣＶＤ法で、連続成膜する。さらにゲート
電極を形成するためのＣｒ膜９ａをスパッタ法により１
０００Åから２０００Åの膜厚に成膜し、通常のフォト
リソグラフィ法およびドライエッチング法により、ゲー
ト電極９を形成するとともにゲート絶縁膜８、ａ−Ｓｉ
膜７をパターニングすれば、図１に示す本実施例の順ス
タガード型薄膜トランジスタを得ることができる。
常のノンドープのＩＴＯターゲットと比較して、製造工
程で不純物を添加する工程が増加するため製造コストが
上がり、また原材料費が高くなるため高価になる。ま
た、ＩＴＯ膜の比抵抗の点からも、リンドープＩＴＯ膜
の膜厚は、２層のＩＴＯ膜の全膜厚のうち、約１０％程
度あるいはそれ以下でよい。そこで、本実施例では、ノ
ンドープのＩＴＯ膜４の膜厚を約４５０Å、リンドープ
ＩＴＯ膜５の膜厚を約５０Åとした。次に、通常のフォ
トリソグラフィ法およびドライエッチング法を適用して
ＩＴＯ膜４、リンドープＩＴＯ膜５をパターニングして
ソース・ドレイン電極６および図外ソースバス、画素電
極を形成する〔図２（ｃ）〕。次に、図２（ｄ）に示す
ように、ａ−Ｓｉ膜７、ゲート絶縁膜８となるシリコン
窒化膜をＰ−ＣＶＤ法で、連続成膜する。さらにゲート
電極を形成するためのＣｒ膜９ａをスパッタ法により１
０００Åから２０００Åの膜厚に成膜し、通常のフォト
リソグラフィ法およびドライエッチング法により、ゲー
ト電極９を形成するとともにゲート絶縁膜８、ａ−Ｓｉ
膜７をパターニングすれば、図１に示す本実施例の順ス
タガード型薄膜トランジスタを得ることができる。
【００１９】ａ−Ｓｉ膜７とシリコン窒化膜８の成膜時
にＰ−ＣＶＤ装置内で基板温度は２００℃から３５０℃
に加熱され、このとき、リンドープＩＴＯ膜５中のリン
がａ−Ｓｉ膜中に拡散するため、ａ−Ｓｉ膜７とリンド
ープＩＴＯ膜５とのオーミックコンタクトは特別な処理
を経由することなく形成される。以上のように形成した
本発明の薄膜トランジスタでは、ＩＴＯ膜上での膜剥が
れがなく、ソース・ドレイン電極間にリンなどの不純物
が存在していないため第２の従来例で１０-10 Ａであっ
たＩＴＯ電極間でのリーク電流を1 ０-12 Ａと約２桁下
げることができ、また第３の従来例で１０００Ω／□
（膜厚５００Åのとき）であったＩＴＯ膜のシート抵抗
を１００〜５００Ω／□と低減することができ、特性お
よび信頼性の向上を図ることができる。また、オーミッ
クコンタクト形成のための工程が不要となり、不純物を
添加した高価なＩＴＯターゲットを多量に消費すること
がないため、製造コストの低減を図ることができる。
にＰ−ＣＶＤ装置内で基板温度は２００℃から３５０℃
に加熱され、このとき、リンドープＩＴＯ膜５中のリン
がａ−Ｓｉ膜中に拡散するため、ａ−Ｓｉ膜７とリンド
ープＩＴＯ膜５とのオーミックコンタクトは特別な処理
を経由することなく形成される。以上のように形成した
本発明の薄膜トランジスタでは、ＩＴＯ膜上での膜剥が
れがなく、ソース・ドレイン電極間にリンなどの不純物
が存在していないため第２の従来例で１０-10 Ａであっ
たＩＴＯ電極間でのリーク電流を1 ０-12 Ａと約２桁下
げることができ、また第３の従来例で１０００Ω／□
（膜厚５００Åのとき）であったＩＴＯ膜のシート抵抗
を１００〜５００Ω／□と低減することができ、特性お
よび信頼性の向上を図ることができる。また、オーミッ
クコンタクト形成のための工程が不要となり、不純物を
添加した高価なＩＴＯターゲットを多量に消費すること
がないため、製造コストの低減を図ることができる。
【００２０】なお、上記の実施例では、ＩＴＯにドープ
する不純物としてはリンを用いていたがこれをヒ素（Ａ
ｓ）に替えることができまたボロン（Ｂ）などのIII 族
の不純物を用いてもよい。また、透明導電膜としてＩＴ
Ｏを用いていたが２層の透明導電膜のうちの一方あるい
は両方を酸化錫または酸化インジウムとすることができ
る。
する不純物としてはリンを用いていたがこれをヒ素（Ａ
ｓ）に替えることができまたボロン（Ｂ）などのIII 族
の不純物を用いてもよい。また、透明導電膜としてＩＴ
Ｏを用いていたが２層の透明導電膜のうちの一方あるい
は両方を酸化錫または酸化インジウムとすることができ
る。
【００２１】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタは、ノンドープの透明導電膜とその上に形成さ
れたこれと同一パターンの不純物ドープの透明導電膜と
の２層構造の透明導電膜を用いてソース・ドレイン電極
を形成するものであるので、特別の工程を付加すること
なくまた高価な資材を多量に使用することなく、さらに
リーク電流を増大させることなく、ａ−Ｓｉ膜−ソース
・ドレイン電極間のオーミックコンタクトを実現するこ
とができる。したがって、本発明によれば、ＴＦＴアレ
イのコストダウンと高品質化を達成することができる。
ンジスタは、ノンドープの透明導電膜とその上に形成さ
れたこれと同一パターンの不純物ドープの透明導電膜と
の２層構造の透明導電膜を用いてソース・ドレイン電極
を形成するものであるので、特別の工程を付加すること
なくまた高価な資材を多量に使用することなく、さらに
リーク電流を増大させることなく、ａ−Ｓｉ膜−ソース
・ドレイン電極間のオーミックコンタクトを実現するこ
とができる。したがって、本発明によれば、ＴＦＴアレ
イのコストダウンと高品質化を達成することができる。
【図１】本発明の一実施例の順スタガード型薄膜トラン
ジスタの断面図。
ジスタの断面図。
【図２】図１に示す薄膜トランジスタの製造方法を説明
するための工程順断面図。
するための工程順断面図。
【図３】第１の従来例の製造方法を示す工程順断面図。
【図４】第２の従来例の製造方法を示す工程順断面図。
１ ガラス基板 １ａ リン含有層 ２ 遮光金属膜 ３ 層間絶縁膜 ４ ＩＴＯ膜 ４ａ リン含有ＩＴＯ層 ５ リンドープＩＴＯ膜 ６ ソース・ドレイン電極 ７ ａ−Ｓｉ膜（アモルファスシリコン膜） ８ ゲート絶縁膜 ９ ゲート電極 ９ａ Ｃｒ膜 １０ ｎ+ 型ａ−Ｓｉ膜 １１ フォスフィン（ＰＨ3 ）プラズマ
Claims (3)
- 【請求項１】 透明絶縁性基板若しくはその上に形成さ
れた層間絶縁膜上に、第１の透明導電膜とその上に形成
されたこれと同一パターンの第２の透明導電膜との２層
構造からなる透明導電膜によりソース電極およびドレイ
ン電極が互いに分離して形成され、前記ソース電極およ
びドレイン電極のそれぞれの少なくとも一部上並びに前
記ソース電極−ドレイン電極間に半導体膜が形成され、
該半導体膜上にゲート絶縁膜が形成され、該ゲート絶縁
膜上にゲート電極が形成されている薄膜トランジスタに
おいて、前記第２の透明電極膜はIII 族またはＶ族の不
純物がドープされ前記半導体層にオーミックに接触して
いることを特徴とする薄膜トランジスタ。 - 【請求項２】 （１）透明絶縁性基板若しくはその上に
形成された層間絶縁膜上に第１の透明導電膜を成膜する
工程と、 （２）前記第１の透明導電膜上にIII 族またはＶ族の不
純物を含有する第２の透明導電膜を成膜する工程と、 （３）前記第１および第２の透明導電膜をパターンニン
グしてソース電極とドレイン電極を形成する工程と、 （４）薄膜トランジスタの活性層となる半導体層と、ゲ
ート絶縁膜となる絶縁 層と、ゲート電極となる導電層とを順次成膜する工程
と、 （５）前記導電層、絶縁層および半導体層を少なくとも
一部が前記ソース電極およびドレイン電極にかかるよう
にパターンニングする工程と、を有する薄膜トランジス
タの製造方法。 - 【請求項３】 前記第（１）および第（２）の工程が、
それぞれＩＴＯ（Indium Tin Oxide）ターゲット、III
族あるいはＶ族の不純物が添加されたＩＴＯターゲット
を用いたスパッタ法により行われることを特徴とする請
求項２記載の薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9635896A JP2757850B2 (ja) | 1996-04-18 | 1996-04-18 | 薄膜トランジスタおよびその製造方法 |
| TW086105002A TW395060B (en) | 1996-04-18 | 1997-04-17 | Staggered thin film transistor with an improved ohmic contact structure and its fabricating method |
| US08/842,770 US5864149A (en) | 1996-04-18 | 1997-04-17 | Staggered thin film transistor with transparent electrodes and an improved ohmic contact structure |
| KR1019970014422A KR100286730B1 (ko) | 1996-04-18 | 1997-04-18 | 오믹접촉구조가개선된스태거드박막트랜지스터와그제조방법 |
| US08/985,875 US6087205A (en) | 1996-04-18 | 1997-12-05 | Method of fabricating staggered thin film transistor with an improved ohmic contact structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9635896A JP2757850B2 (ja) | 1996-04-18 | 1996-04-18 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283765A true JPH09283765A (ja) | 1997-10-31 |
| JP2757850B2 JP2757850B2 (ja) | 1998-05-25 |
Family
ID=14162779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9635896A Expired - Fee Related JP2757850B2 (ja) | 1996-04-18 | 1996-04-18 | 薄膜トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2757850B2 (ja) |
| KR (1) | KR100286730B1 (ja) |
| TW (1) | TW395060B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822263B2 (en) * | 1999-11-18 | 2004-11-23 | Nec Corporation | Thin film transistor formed on a transparent substrate |
| KR100520379B1 (ko) * | 1998-08-22 | 2006-03-09 | 비오이 하이디스 테크놀로지 주식회사 | 폴리 실리콘 박막 트랜지스터 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3955156B2 (ja) * | 1998-08-31 | 2007-08-08 | エルジー フィリップス エルシーディー カンパニー リミテッド | 電子機器用構成基板と電子機器 |
| US6579749B2 (en) * | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| JP2002026326A (ja) * | 2000-06-26 | 2002-01-25 | Koninkl Philips Electronics Nv | ボトムゲート形薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置 |
| US6566687B2 (en) * | 2001-01-18 | 2003-05-20 | International Business Machines Corporation | Metal induced self-aligned crystallization of Si layer for TFT |
| JP4247377B2 (ja) * | 2001-12-28 | 2009-04-02 | 独立行政法人産業技術総合研究所 | 薄膜トランジスタ及びその製造方法 |
| US7067843B2 (en) * | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| US7972663B2 (en) * | 2002-12-20 | 2011-07-05 | Applied Materials, Inc. | Method and apparatus for forming a high quality low temperature silicon nitride layer |
| US7172792B2 (en) * | 2002-12-20 | 2007-02-06 | Applied Materials, Inc. | Method for forming a high quality low temperature silicon nitride film |
| KR101325053B1 (ko) * | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| JP5363009B2 (ja) * | 2008-02-29 | 2013-12-11 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
| US8822995B2 (en) * | 2008-07-24 | 2014-09-02 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the same |
| RU2392688C1 (ru) * | 2009-05-20 | 2010-06-20 | Федеральное агентство по образованию Государственное образовательное учреждение высшего профессионального образования Рязанский государственный радиотехнический университет | Способ создания омических контактов в тонкопленочных устройствах на аморфных нелегированных полупроводниках |
| US8211782B2 (en) | 2009-10-23 | 2012-07-03 | Palo Alto Research Center Incorporated | Printed material constrained by well structures |
| JP5724657B2 (ja) * | 2011-06-14 | 2015-05-27 | 旭硝子株式会社 | ガラス基板保持手段、およびそれを用いたｅｕｖマスクブランクスの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103676A (ja) * | 1983-11-11 | 1985-06-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタアレイの製造方法 |
| JPS6281057A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 透明導電膜 |
| DE3685623T2 (de) * | 1985-10-04 | 1992-12-24 | Hosiden Corp | Duennfilmtransistor und verfahren zu seiner herstellung. |
| US5470768A (en) * | 1992-08-07 | 1995-11-28 | Fujitsu Limited | Method for fabricating a thin-film transistor |
| US5728592A (en) * | 1992-10-09 | 1998-03-17 | Fujitsu Ltd. | Method for fabricating a thin film transistor matrix device |
| JP2755376B2 (ja) * | 1994-06-03 | 1998-05-20 | 株式会社フロンテック | 電気光学素子の製造方法 |
| JPH09270519A (ja) * | 1996-03-31 | 1997-10-14 | Furontetsuku:Kk | 薄膜トランジスタの製造方法 |
-
1996
- 1996-04-18 JP JP9635896A patent/JP2757850B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-17 TW TW086105002A patent/TW395060B/zh not_active IP Right Cessation
- 1997-04-17 US US08/842,770 patent/US5864149A/en not_active Expired - Lifetime
- 1997-04-18 KR KR1019970014422A patent/KR100286730B1/ko not_active Expired - Fee Related
- 1997-12-05 US US08/985,875 patent/US6087205A/en not_active Expired - Lifetime
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| KR100520379B1 (ko) * | 1998-08-22 | 2006-03-09 | 비오이 하이디스 테크놀로지 주식회사 | 폴리 실리콘 박막 트랜지스터 |
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| US7119363B2 (en) | 1999-11-18 | 2006-10-10 | Nec Corporation | Thin film transistor formed on a transparent substrate |
| US7585708B2 (en) | 1999-11-18 | 2009-09-08 | Nec Corporation | Method for manufacturing a thin-film transistor |
Also Published As
| Publication number | Publication date |
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| US6087205A (en) | 2000-07-11 |
| KR100286730B1 (ko) | 2001-09-17 |
| JP2757850B2 (ja) | 1998-05-25 |
| KR970072462A (ko) | 1997-11-07 |
| US5864149A (en) | 1999-01-26 |
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