JPH09294071A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
- Publication number
- JPH09294071A JPH09294071A JP8104906A JP10490696A JPH09294071A JP H09294071 A JPH09294071 A JP H09294071A JP 8104906 A JP8104906 A JP 8104906A JP 10490696 A JP10490696 A JP 10490696A JP H09294071 A JPH09294071 A JP H09294071A
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- Japan
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- variable
- circuit
- frequency
- oscillator
- pll synthesizer
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】周波数可変範囲の異なる複数の可変発振器を切
り替え、広帯域に発振周波数を制御するＰＬＬシンセサ
イザ回路のスプリアスを低減する。 【解決手段】周波数可変範囲の異なる複数の可変発振器
を切り替え、広帯域に発振周波数を制御するＰＬＬシン
セサイザ回路で、可変発振器の発振信号が電源ライン、
スイッチ等を経てデータラッチ回路１３０に入力され
る。データラッチ回路１３０とプログラマブルデバイダ
７０、位相比較器３０等が、ＰＬＬＩＣの内部のように
狭い面積内に高密度で実装されていると、この発振信号
は、プログラマブルデバイダ７０、位相比較器３０等に
誘導され、所望の周波数近くにスプリアスを生じるた
め、誘起された発振信号を抑圧するような周波数特性を
もつフィルタ１００、フィルタ１１０を設ける。
り替え、広帯域に発振周波数を制御するＰＬＬシンセサ
イザ回路のスプリアスを低減する。 【解決手段】周波数可変範囲の異なる複数の可変発振器
を切り替え、広帯域に発振周波数を制御するＰＬＬシン
セサイザ回路で、可変発振器の発振信号が電源ライン、
スイッチ等を経てデータラッチ回路１３０に入力され
る。データラッチ回路１３０とプログラマブルデバイダ
７０、位相比較器３０等が、ＰＬＬＩＣの内部のように
狭い面積内に高密度で実装されていると、この発振信号
は、プログラマブルデバイダ７０、位相比較器３０等に
誘導され、所望の周波数近くにスプリアスを生じるた
め、誘起された発振信号を抑圧するような周波数特性を
もつフィルタ１００、フィルタ１１０を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は周波数可変範囲の異
なる複数の可変発振器を切り替え、広帯域に発振周波数
を制御するＰＬＬシンセサイザ回路に関する。
なる複数の可変発振器を切り替え、広帯域に発振周波数
を制御するＰＬＬシンセサイザ回路に関する。
【０００２】
【従来の技術】近年、ディジタル放送や通信等で位相雑
音が低く、広帯域な周波数可変範囲を有する発振器が必
要とされている。このため、複数の可変発振器を一つの
ＰＬＬ回路で切り替え、周波数を制御するＰＬＬシンセ
サイザ回路が用いられる。
音が低く、広帯域な周波数可変範囲を有する発振器が必
要とされている。このため、複数の可変発振器を一つの
ＰＬＬ回路で切り替え、周波数を制御するＰＬＬシンセ
サイザ回路が用いられる。
【０００３】図３に従来のＰＬＬシンセサイザ回路を示
す。
す。
【０００４】同図で、１０は基準発振器、２０はリファ
レンスデバイダ、３０は位相比較器、４０はループフィ
ルタ、５０は可変発振器、６０は可変発振器、７０はプ
ログラマブルデバイダ、８０はスイッチ、９０はスイッ
チ、１２０は電源回路、１３０はデータラッチ回路、１
４０は制御回路、１５０は制御データ入力端子である。
レンスデバイダ、３０は位相比較器、４０はループフィ
ルタ、５０は可変発振器、６０は可変発振器、７０はプ
ログラマブルデバイダ、８０はスイッチ、９０はスイッ
チ、１２０は電源回路、１３０はデータラッチ回路、１
４０は制御回路、１５０は制御データ入力端子である。
【０００５】図３のＰＬＬシンセサイザ回路は、周波数
可変範囲の異なる可変発振器５０、可変発振器６０のど
ちらか一方にのみ電源を供給し、広帯域に周波数を制御
する。図３は、可変発振器は５０，６０の二つのみが存
在するが、三つ以上の周波数可変範囲の異なる可変発振
器を制御する場合も同様に一つの可変発振器のみに電源
を供給し、周波数を広帯域に制御する。
可変範囲の異なる可変発振器５０、可変発振器６０のど
ちらか一方にのみ電源を供給し、広帯域に周波数を制御
する。図３は、可変発振器は５０，６０の二つのみが存
在するが、三つ以上の周波数可変範囲の異なる可変発振
器を制御する場合も同様に一つの可変発振器のみに電源
を供給し、周波数を広帯域に制御する。
【０００６】可変発振器５０，６０は、制御データ入力
端子１５０から入力された制御信号により、所望の周波
数で発振を行うように制御される。
端子１５０から入力された制御信号により、所望の周波
数で発振を行うように制御される。
【０００７】まず、可変発振器５０の周波数可変範囲内
の周波数で発振するにＰＬＬシンセサイザ回路を制御す
るものとする。
の周波数で発振するにＰＬＬシンセサイザ回路を制御す
るものとする。
【０００８】制御回路１４０は、制御データ入力端子１
５０に入力された制御データに基づき、プログラマブル
デバイダ７０の分周比Ｎを設定し、また、スイッチ８０
がオン、スイッチ９０がオフとなるようにデータラッチ
回路１３０を制御する。スイッチ８０，９０はオンのと
きは電源回路１２０からの電源を可変発振回路５０，６
０にそれぞれ供給し、動作させ、オフのときは動作を停
止させる。従って、このとき、可変発振回路５０が動作
し、可変発振回路６０は動作を停止する。
５０に入力された制御データに基づき、プログラマブル
デバイダ７０の分周比Ｎを設定し、また、スイッチ８０
がオン、スイッチ９０がオフとなるようにデータラッチ
回路１３０を制御する。スイッチ８０，９０はオンのと
きは電源回路１２０からの電源を可変発振回路５０，６
０にそれぞれ供給し、動作させ、オフのときは動作を停
止させる。従って、このとき、可変発振回路５０が動作
し、可変発振回路６０は動作を停止する。
【０００９】位相比較器３０は、基準発振器１０からの
安定した周波数の発振信号をリファレンスデバイダ２０
で１／Ｒ（Ｒは自然数）の周波数に分周したものと、可
変発振器５０からの発振信号をプログラマブルデバイダ
７０で１／Ｎ（Ｎは自然数）の周波数に分周したものと
を比較し、その位相差に比例した信号をループフィルタ
４０に供給する。ループフィルタ４０は位相比較器３０
からの信号を平滑し、リファレンスデバイダ２０からの
信号と、プログラマブルデバイダ７０からの信号の位相
差が零となるように可変発振器５０の発振周波数を制御
する。
安定した周波数の発振信号をリファレンスデバイダ２０
で１／Ｒ（Ｒは自然数）の周波数に分周したものと、可
変発振器５０からの発振信号をプログラマブルデバイダ
７０で１／Ｎ（Ｎは自然数）の周波数に分周したものと
を比較し、その位相差に比例した信号をループフィルタ
４０に供給する。ループフィルタ４０は位相比較器３０
からの信号を平滑し、リファレンスデバイダ２０からの
信号と、プログラマブルデバイダ７０からの信号の位相
差が零となるように可変発振器５０の発振周波数を制御
する。
【００１０】可変発振器６０の周波数可変範囲内の周波
数で発振するようにＰＬＬシンセサイザ回路を制御する
ときは、制御回路１４０は、制御データ入力端子１５０
に入力された制御データに基づき、プログラマブルデバ
イダ７０の分周比Ｎを設定し、また、スイッチ８０がオ
フ、スイッチ９０がオンとなるようにデータラッチ回路
１３０を制御する。以下同様な動作をし、ＰＬＬシンセ
サイザ回路は、リファレンスデバイダ２０からの信号
と、プログラマブルデバイダ７０からの信号の位相差が
零となるように可変発振器６０の発振周波数を制御す
る。
数で発振するようにＰＬＬシンセサイザ回路を制御する
ときは、制御回路１４０は、制御データ入力端子１５０
に入力された制御データに基づき、プログラマブルデバ
イダ７０の分周比Ｎを設定し、また、スイッチ８０がオ
フ、スイッチ９０がオンとなるようにデータラッチ回路
１３０を制御する。以下同様な動作をし、ＰＬＬシンセ
サイザ回路は、リファレンスデバイダ２０からの信号
と、プログラマブルデバイダ７０からの信号の位相差が
零となるように可変発振器６０の発振周波数を制御す
る。
【００１１】
【発明が解決しようとする課題】データラッチ回路、プ
ログラマブルデバイダ、位相比較器等が、例えば、ＰＬ
ＬＩＣの内部のように狭い面積内に高密度で実装されて
いると、ＰＬＬシンセサイザ回路で可変発振器を高周波
で発振させたとき、可変発振器の発振信号が電源ライン
に誘起され、スイッチを通してデータラッチ回路に入力
され、プログラマブルデバイダ、位相比較器等に誘導さ
れ、所望の周波数近傍にスプリアスを生じ、位相雑音を
劣化させる。
ログラマブルデバイダ、位相比較器等が、例えば、ＰＬ
ＬＩＣの内部のように狭い面積内に高密度で実装されて
いると、ＰＬＬシンセサイザ回路で可変発振器を高周波
で発振させたとき、可変発振器の発振信号が電源ライン
に誘起され、スイッチを通してデータラッチ回路に入力
され、プログラマブルデバイダ、位相比較器等に誘導さ
れ、所望の周波数近傍にスプリアスを生じ、位相雑音を
劣化させる。
【００１２】本発明の目的は、このスプリアスを抑圧す
る機能を持つＰＬＬシンセサイザ回路を提供することに
ある。
る機能を持つＰＬＬシンセサイザ回路を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明では、図３のスイ
ッチからデータラッチ回路までのラインにフィルタを挿
入し、可変発振器の電源ラインに誘起された発振信号を
抑圧し、プログラマブルデバイダ、位相比較器等の誤動
作を防ぎ、スプリアスを抑圧する。
ッチからデータラッチ回路までのラインにフィルタを挿
入し、可変発振器の電源ラインに誘起された発振信号を
抑圧し、プログラマブルデバイダ、位相比較器等の誤動
作を防ぎ、スプリアスを抑圧する。
【００１４】
【発明の実施の形態】図１は、本発明の実施例としての
ＰＬＬシンセサイザ回路を示すブロック図である。同図
で、５１は可変発振回路の電源端子、６１は可変発振回
路の電源端子である。
ＰＬＬシンセサイザ回路を示すブロック図である。同図
で、５１は可変発振回路の電源端子、６１は可変発振回
路の電源端子である。
【００１５】図１のＰＬＬシンセサイザ回路は、周波数
可変範囲の異なる可変発振器５０、可変発振器６０のど
ちらか一方にのみ電源を供給し、広帯域に周波数を制御
する。図１は、可変発振器は５０，６０の二つのみが存
在するが、三つ以上の周波数可変範囲の異なる可変発振
器を制御する場合も同様に一つの可変発振器のみに電源
を供給し、周波数を広帯域に制御する。
可変範囲の異なる可変発振器５０、可変発振器６０のど
ちらか一方にのみ電源を供給し、広帯域に周波数を制御
する。図１は、可変発振器は５０，６０の二つのみが存
在するが、三つ以上の周波数可変範囲の異なる可変発振
器を制御する場合も同様に一つの可変発振器のみに電源
を供給し、周波数を広帯域に制御する。
【００１６】可変発振器５０，６０は、制御データ入力
端子１５０から入力される制御信号により、所望の周波
数で発振を行うように制御される。
端子１５０から入力される制御信号により、所望の周波
数で発振を行うように制御される。
【００１７】まず、可変発振器５０の周波数可変範囲内
の周波数で発振するようにＰＬＬシンセサイザ回路を制
御するものとする。
の周波数で発振するようにＰＬＬシンセサイザ回路を制
御するものとする。
【００１８】制御回路１４０は、制御データ入力端子１
５０に入力された制御データに基づき、プログラマブル
デバイダ７０の分周比Ｎを設定し、また、スイッチ８０
がオン、スイッチ９０がオフとなるようにデータラッチ
回路１３０を制御する。スイッチ８０，９０はオンのと
きは電源回路１２０からの電源を可変発振器５０，６０
にそれぞれ供給し、動作させ、オフのときは動作を停止
させる。従って、このとき、可変発振回路５０が動作
し、可変発振回路６０は停止する。
５０に入力された制御データに基づき、プログラマブル
デバイダ７０の分周比Ｎを設定し、また、スイッチ８０
がオン、スイッチ９０がオフとなるようにデータラッチ
回路１３０を制御する。スイッチ８０，９０はオンのと
きは電源回路１２０からの電源を可変発振器５０，６０
にそれぞれ供給し、動作させ、オフのときは動作を停止
させる。従って、このとき、可変発振回路５０が動作
し、可変発振回路６０は停止する。
【００１９】位相比較器３０は、基準発振器１０からの
安定した周波数の発振信号をリファレンスデバイダ２０
で１／Ｒの周波数に分周したものと、可変発振器５０か
らの発振信号をプログラマブルデバイダ７０で１／Ｎの
周波数に分周したものとを比較し、その位相差に比例し
た信号をループフィルタ４０に供給する。ループフィル
タ４０は位相比較器３０からの信号を平滑し、リファレ
ンスデバイダ２０からの信号と、プログラマブルデバイ
ダ７０からの信号の位相差が零となるように可変発振回
路５０の発振周波数を制御する。
安定した周波数の発振信号をリファレンスデバイダ２０
で１／Ｒの周波数に分周したものと、可変発振器５０か
らの発振信号をプログラマブルデバイダ７０で１／Ｎの
周波数に分周したものとを比較し、その位相差に比例し
た信号をループフィルタ４０に供給する。ループフィル
タ４０は位相比較器３０からの信号を平滑し、リファレ
ンスデバイダ２０からの信号と、プログラマブルデバイ
ダ７０からの信号の位相差が零となるように可変発振回
路５０の発振周波数を制御する。
【００２０】このとき、可変発振回路５０が高周波で発
振していると、可変発振回路の電源端子５１に誘起され
ている発振信号がスイッチ８０を通過し、データラッチ
回路１３０に入力される。また、図１の回路の実装によ
っては、可変発振器５０が発振しているにもかかわら
ず、発振信号はプリント基板をつたわり、可変発振回路
の電源端子６１に誘起され、スイッチ９０を通過し、デ
ータラッチ回路１３０に入力されることもある。データ
ラッチ回路１３０、プログラマブルデバイダ７０、位相
比較器３０等が、例えば、ＰＬＬＩＣの内部のように狭
い面積内に高密度で実装されていると、この発振信号
は、プログラマブルデバイダ７０、位相比較器３０等に
誘導される。これは、本来のＰＬＬシンセサイザで考慮
されている信号の経路とは別の経路となるため、ＰＬＬ
シンセサイザ回路は所望の周波数近傍にスプリアスを生
じ、位相雑音を劣化させる。
振していると、可変発振回路の電源端子５１に誘起され
ている発振信号がスイッチ８０を通過し、データラッチ
回路１３０に入力される。また、図１の回路の実装によ
っては、可変発振器５０が発振しているにもかかわら
ず、発振信号はプリント基板をつたわり、可変発振回路
の電源端子６１に誘起され、スイッチ９０を通過し、デ
ータラッチ回路１３０に入力されることもある。データ
ラッチ回路１３０、プログラマブルデバイダ７０、位相
比較器３０等が、例えば、ＰＬＬＩＣの内部のように狭
い面積内に高密度で実装されていると、この発振信号
は、プログラマブルデバイダ７０、位相比較器３０等に
誘導される。これは、本来のＰＬＬシンセサイザで考慮
されている信号の経路とは別の経路となるため、ＰＬＬ
シンセサイザ回路は所望の周波数近傍にスプリアスを生
じ、位相雑音を劣化させる。
【００２１】そこで、誘起された発振信号を抑圧するよ
うな周波数特性をもつフィルタ１００、フィルタ１１０
を設け、データラッチ回路１３０に誘起された発振信号
が入力されるのを防ぐ。これにより、ＰＬＬシンセサイ
ザ回路のスプリアスを抑圧し、位相雑音を減少させる。
うな周波数特性をもつフィルタ１００、フィルタ１１０
を設け、データラッチ回路１３０に誘起された発振信号
が入力されるのを防ぐ。これにより、ＰＬＬシンセサイ
ザ回路のスプリアスを抑圧し、位相雑音を減少させる。
【００２２】可変発振器６０の周波数可変範囲内の周波
数で発振するようにＰＬＬシンセサイザ回路を制御する
ときは、制御回路１４０は、制御データ入力端子１５０
に入力された制御データに基づき、プログラマブルデバ
イダ７０の分周比Ｎを設定し、また、データラッチ回路
１３０にスイッチ８０がオフ、スイッチ９０がオンとな
るように制御する。以下同様な動作をし、ＰＬＬシンセ
サイザ回路は、リファレンスデバイダ２０からの信号
と、プログラマブルデバイダ７０からの信号の位相差が
零となるように可変発振器６０の発振周波数を制御す
る。このときも、フィルタ１００、フィルタ１１０によ
りＰＬＬシンセサイザ回路のスプリアスを抑圧し、位相
雑音を減少させる。
数で発振するようにＰＬＬシンセサイザ回路を制御する
ときは、制御回路１４０は、制御データ入力端子１５０
に入力された制御データに基づき、プログラマブルデバ
イダ７０の分周比Ｎを設定し、また、データラッチ回路
１３０にスイッチ８０がオフ、スイッチ９０がオンとな
るように制御する。以下同様な動作をし、ＰＬＬシンセ
サイザ回路は、リファレンスデバイダ２０からの信号
と、プログラマブルデバイダ７０からの信号の位相差が
零となるように可変発振器６０の発振周波数を制御す
る。このときも、フィルタ１００、フィルタ１１０によ
りＰＬＬシンセサイザ回路のスプリアスを抑圧し、位相
雑音を減少させる。
【００２３】図２は、図１のＰＬＬシンセサイザ回路例
である。同図で、１６０はＰＬＬＩＣであり、リファレ
ンスデバイダ２０、位相比較器３０、プログラマブルデ
バイダ７０、データラッチ回路１３０、制御回路１４０
等を内蔵している。ＰＬＬＩＣ１６０の内部では、リフ
ァレンスデバイダ２０、位相比較器３０、プログラマブ
ルデバイダ７０、データラッチ回路１３０、制御回路１
４０等が狭い面積内に高密度で実装されているため、可
変発振器５０，６０の発振信号が高周波で発振している
と、可変発振回路の電源端子５１，６１にそれぞれ誘起
され、上記の経路を経てＰＬＬＩＣ１６０内部に飛び込
み、プログラマブルデバイダ７０、位相比較器３０等に
誘導される。フィルタ８０、フィルタ９０としてコンデ
ンサを挿入し、この別経路の発振信号を抑圧し、所望の
周波数近傍のスプリアスを抑圧し、位相雑音を減少させ
る。尚、三つ以上の可変発振器を用いる場合も同様にス
プリアスを抑圧可能である。
である。同図で、１６０はＰＬＬＩＣであり、リファレ
ンスデバイダ２０、位相比較器３０、プログラマブルデ
バイダ７０、データラッチ回路１３０、制御回路１４０
等を内蔵している。ＰＬＬＩＣ１６０の内部では、リフ
ァレンスデバイダ２０、位相比較器３０、プログラマブ
ルデバイダ７０、データラッチ回路１３０、制御回路１
４０等が狭い面積内に高密度で実装されているため、可
変発振器５０，６０の発振信号が高周波で発振している
と、可変発振回路の電源端子５１，６１にそれぞれ誘起
され、上記の経路を経てＰＬＬＩＣ１６０内部に飛び込
み、プログラマブルデバイダ７０、位相比較器３０等に
誘導される。フィルタ８０、フィルタ９０としてコンデ
ンサを挿入し、この別経路の発振信号を抑圧し、所望の
周波数近傍のスプリアスを抑圧し、位相雑音を減少させ
る。尚、三つ以上の可変発振器を用いる場合も同様にス
プリアスを抑圧可能である。
【００２４】
【発明の効果】データラッチ回路、プログラマブルデバ
イダ、位相比較器等が、例えば、ＰＬＬＩＣの内部のよ
うに狭い面積内に高密度で実装されていると、ＰＬＬシ
ンセサイザ回路で可変発振器を高周波で発振させたと
き、可変発振器の発振信号が電源ラインに誘起され、ス
イッチを通してデータラッチ回路に入力され、プログラ
マブルデバイダ、位相比較器等に誘導され、所望の周波
数近くにスプリアスを生じ、位相雑音を劣化させる。本
発明は、この別経路を通過する発振信号を抑圧すること
により、スプリアスを抑圧し、発振器の位相雑音を低減
させる。
イダ、位相比較器等が、例えば、ＰＬＬＩＣの内部のよ
うに狭い面積内に高密度で実装されていると、ＰＬＬシ
ンセサイザ回路で可変発振器を高周波で発振させたと
き、可変発振器の発振信号が電源ラインに誘起され、ス
イッチを通してデータラッチ回路に入力され、プログラ
マブルデバイダ、位相比較器等に誘導され、所望の周波
数近くにスプリアスを生じ、位相雑音を劣化させる。本
発明は、この別経路を通過する発振信号を抑圧すること
により、スプリアスを抑圧し、発振器の位相雑音を低減
させる。
【図１】実施例を示すブロック図。
【図２】実施例の回路図。
【図３】従来例を示すブロック図。
【符号の説明】 １０…基準発振器、２０…リファレンスデバイダ、３０
…位相比較器、４０…ループフィルタ、５０…可変発振
器、５１…可変発振回路の電源端子、６０…可変発振
器、６１…可変発振回路の電源端子、７０…プログラマ
ブルデバイダ、８０…スイッチ、９０…スイッチ、１０
０…フィルタ、１１０…フィルタ、１２０…電源回路、
１３０…データラッチ回路、１４０…制御回路、１５０
…制御データ入力端子、１６０…ＰＬＬＩＣ。
…位相比較器、４０…ループフィルタ、５０…可変発振
器、５１…可変発振回路の電源端子、６０…可変発振
器、６１…可変発振回路の電源端子、７０…プログラマ
ブルデバイダ、８０…スイッチ、９０…スイッチ、１０
０…フィルタ、１１０…フィルタ、１２０…電源回路、
１３０…データラッチ回路、１４０…制御回路、１５０
…制御データ入力端子、１６０…ＰＬＬＩＣ。
フロントページの続き (72)発明者 長嶋 敏夫 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内
Claims (2)
- 【請求項１】基準発振器と、前記基準発振器の発振周波
数を分周するリファレンスデバイダと、第一の可変発振
器と、第二の可変発振器と、前記第一或は第二の可変発
振器の発振周波数を分周比で分周するプログラマブルデ
バイダと、所望の発振周波数により、前記第一或は第二
の可変発振器のどちらか一方にのみ電源を供給するスイ
ッチと、前記スイッチを制御するデータラッチ回路と、
前記データラッチ回路と前記プログラマブルデバイダを
制御する制御回路と、前記制御回路に所望の発振周波数
で前記第一或は第二の可変発振器を発振させるデータを
入力する制御データ入力端子と、前記リファレンスデバ
イダと前記プログラマブルデバイダの出力信号の位相を
比較し、その誤差に比例する信号を出力する位相比較器
と、前記位相比較器の出力信号を平滑するループフィル
タと、前記ループフィルタの出力信号で発振している前
記第一或は第二の可変発振器の発振周波数を制御するＰ
ＬＬシンセサイザ回路において、前記スイッチと前記デ
ータラッチ回路間にフィルタを設けたことを特徴とする
ＰＬＬシンセサイザ回路。 - 【請求項２】請求項１に記載の前記ループフィルタにロ
ーパスフィルタを用いたＰＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104906A JPH09294071A (ja) | 1996-04-25 | 1996-04-25 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104906A JPH09294071A (ja) | 1996-04-25 | 1996-04-25 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294071A true JPH09294071A (ja) | 1997-11-11 |
Family
ID=14393173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8104906A Pending JPH09294071A (ja) | 1996-04-25 | 1996-04-25 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355790B1 (ko) * | 2000-08-25 | 2002-10-19 | 삼성전기주식회사 | 듀얼밴드 위상동기루프의 합성장치 |
| CN119865166A (zh) * | 2025-03-19 | 2025-04-22 | 上海船舶研究设计院 | 用于机械谐振的模拟锁相控制系统 |
-
1996
- 1996-04-25 JP JP8104906A patent/JPH09294071A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355790B1 (ko) * | 2000-08-25 | 2002-10-19 | 삼성전기주식회사 | 듀얼밴드 위상동기루프의 합성장치 |
| CN119865166A (zh) * | 2025-03-19 | 2025-04-22 | 上海船舶研究设计院 | 用于机械谐振的模拟锁相控制系统 |
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